JP5328920B2

JP5328920B2 - 差動型ｓｒフリップフロップおよびそれを用いた試験装置

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Description

本発明は、差動出力を有するＳＲフリップフロップに関する。

セット端子とリセット端子を備え、それぞれに入力される信号のエッジに応答して、その出力レベルが遷移するＳＲフリップフロップは、広く電子回路に利用されている。図１（ａ）、（ｂ）は、一般的なＳＲフリップフロップの構成を示す回路図および動作を示すタイムチャートである。図１（ａ）はＮＡＮＤ型のＳＲフリップフロップの回路図および動作波形図を示す。ＮＡＮＤ型のＳＲフリップフロップは、反転セット端子＃Ｓと、反転リセット端子＃Ｒを備える。ＳＲフリップフロップ２００は、反転セット信号＃Ｓのネガティブエッジに応答して、その出力Ｑがハイレベルに遷移し、反転リセット信号＃Ｒのネガティブエッジに応答して、その出力Ｑがローレベルに遷移する。本明細書および図面において、信号もしくは端子の符号に付された”＃”もしくはバー”−”は、論理反転を示す。

図１（ａ）の下段には、ＳＲフリップフロップ２００の動作波形が示される。反転セット信号＃Ｓがアサート（ネガティブエッジ）されると、ＮＡＮＤゲート２０２の伝搬遅延Ｔｐｄを経て、非反転出力（以下、単に出力ともいう）Ｑがハイレベルに遷移し、その出力ＱがさらにＮＡＮＤゲート２０４の伝搬遅延Ｔｐｄを経て、反転出力＃Ｑがローレベルに遷移する。また反転リセット信号＃Ｒがアサート（ネガティブエッジ）されると、ＮＡＮＤゲート２０４の伝搬遅延Ｔｐｄを経て、反転出力＃Ｑがハイレベルに遷移し、その反転出力＃ＱがさらにＮＡＮＤゲート２０２の伝搬遅延Ｔｐｄを経て、出力Ｑがローレベルに遷移する。

つまり、ＮＡＮＤ型のＳＲフリップフロップは、出力Ｑと反転出力＃Ｑが同時に遷移しないという問題がある。この問題は、セット時とリセット時で、出力Ｑと反転出力＃Ｑの前後関係が反対となるため、単なるスキューアジャスタでは、このタイミングずれをキャンセルすることはできない。

図１（ｂ）には、ＮＯＲゲート３０２、３０４を含むＳＲフリップフロップ３００およびその動作波形が示される。ＮＯＲ型のＳＲフリップフロップ３００においても、出力Ｑおよび反転出力＃Ｑの遷移タイミングは一致しない。この問題を、「非対称性」とも称する。

米国特許第５，７５１，１７６号明細書米国特許第６，０６９，５１０号明細書米国特許第６，２０８，１８６号明細書米国特許第７，１１９，６０２号明細書米国特許第６，２３２，８１０号明細書米国特許第５，７１０，７４４号明細書

ＳＲフリップフロップを用いるアプリケーションによっては、出力Ｑと反転出力＃Ｑの非対称性が問題を引き起こす場合がある。たとえばＳＲフリップフロップ２００や３００の出力信号Ｑ、＃Ｑのペアが差動線路を伝搬する場合、信号Ｑ、＃Ｑの遷移は、ノルマルモードノイズが発生するのと同様にみなすことができる。このことは差動信号ペアを受信する回路におけるジッタ増加の要因となる。さらにこのような非対称性は、グランドノイズの発生源ともなる。つまり本来、差動信号の利点であるはずである低ノイズ性および耐ノイズ性という性質が生かせないばかりか、むしろ悪影響を及ぼすことになる。

この非対称性の問題を改善するために、特許文献１から５において、さまざまな試みが提案されているが、いずれも出力Ｑと反転出力＃Ｑの非対称性が残っていたり、回路構成が複雑になるという問題がある。

本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、出力Ｑおよび反転出力＃Ｑのタイミングずれを解消したＳＲフリップフロップの提供にある。

本発明のある態様は、セット信号とリセット信号を受け、差動出力ペアを生成する差動型ＳＲフリップフロップに関する。
差動型ＳＲフリップフロップは、セット信号に応じた信号とリセット信号に応じた信号を受け、非反転出力および反転出力を生成する第１ＳＲフリップフロップと、セット信号とリセット信号を受け、非反転出力および反転出力を生成する第２ＳＲフリップフロップと、第１ＳＲフリップフロップの一方の出力に応じた第１信号と第２ＳＲフリップフロップの一方の出力に応じた第２信号とを平均化して第１出力信号を生成するとともに、第１ＳＲフリップフロップの他方の出力に応じた第３信号と第２ＳＲフリップフロップの他方の出力に応じた第４信号とを平均化して第２出力信号を生成する平均化回路と、を備える。第１出力信号に応じた信号と第２出力信号に応じた信号とを差動出力ペアとして出力する。

本発明の別の態様もまた、セット信号とリセット信号を受け、差動出力ペアを生成する差動型ＳＲフリップフロップに関する。この差動型ＳＲフリップフロップは、セット信号に応じた信号とリセット信号に応じた信号を受け、非反転出力および反転出力を生成する、ＮＯＲ（否定論理和）型の第１ＳＲフリップフロップと、セット信号に応じた信号とリセット信号に応じた信号を受け、非反転出力および反転出力を生成する、ＮＡＮＤ（否定論理積）型の第２ＳＲフリップフロップと、第１ＳＲフリップフロップに対し、正論理のセット信号およびリセット信号を分配し、第２ＳＲフリップフロップに対し、反転論理のセット信号およびリセット信号を分配するインバータツリーと、を備える。
第１ＳＲフリップフロップは、セット端子、リセット端子、非反転出力端子および反転出力端子と、第１端子がセット端子に接続された第１入力抵抗と、第１端子がリセット端子に接続された第２入力抵抗と、第１入力抵抗の第２端子の信号を反転し、反転出力端子へと出力する第３インバータと、第２入力抵抗の第２端子の信号を反転し、非反転出力端子へと出力する第４インバータと、非反転出力端子と第１入力抵抗の第２端子の間に設けられた第１フィードバック抵抗と、反転出力端子と第２入力抵抗の第２端子の間に設けられた第２フィードバック抵抗と、を含む。
第２ＳＲフリップフロップは、反転セット端子、反転リセット端子、非反転出力端子および反転出力端子と、第１端子が反転セット端子に接続された第３入力抵抗と、第１端子が反転リセット端子に接続された第４入力抵抗と、第３入力抵抗の第２端子の信号を反転し、非反転出力端子へと出力する第５インバータと、第４入力抵抗の第２端子の信号を反転し、反転出力端子へと出力する第６インバータと、反転出力端子と第３入力抵抗の第２端子の間に設けられた第３フィードバック抵抗と、非反転出力端子と第４入力抵抗の第２端子の間に設けられた第４フィードバック抵抗と、を含む。
差動型ＳＲフリップフロップは、第１入力抵抗の第２端子と第４入力抵抗の第２端子の間に設けられた第１配線と、第２入力抵抗の第２端子と第３入力抵抗の第２端子の間に設けられた第２配線と、をさらに備える。
差動型ＳＲフリップフロップは、第１ＳＲフリップフロップの非反転出力端子および反転出力端子の信号ペアおよび第２ＳＲフリップフロップの非反転出力端子および反転出力端子の信号ペアの少なくとも一方を、差動出力ペアとして出力する。

これらの態様によると、２つのフリップフロップによって、タイミングがずれた２つの反転出力と２つの非反転出力を生成し、それらを平均化することにより、第１、第２出力信号の実質的な遷移タイミングを、もとの２つの信号の遷移タイミングの間にシフトさせることができる。その結果、第１、第２出力信号のタイミングずれを低減することができる。

本発明のさらに別の態様もまた、セット信号とリセット信号を受け、差動出力ペアを生成する差動型ＳＲフリップフロップに関する。この差動型ＳＲフリップフロップは、セット信号に応じた信号とリセット信号に応じた信号を受け、非反転出力および反転出力を生成するＳＲフリップフロップと、ＳＲフリップフロップの反転出力を反転する第１インバータと、ＳＲフリップフロップの非反転出力を反転する第２インバータと、ＳＲフリップフロップの非反転出力と第１インバータの出力を平均化して第１出力信号を生成するとともに、ＳＲフリップフロップの反転出力と第２インバータの出力を平均化して第２出力信号を生成する平均化回路と、を備える。差動型ＳＲフリップフロップは、第１出力信号に応じた信号と第２出力信号に応じた信号とを差動出力ペアとして出力する。

本発明のさらに別の態様は、試験装置である。この試験装置は、被試験デバイスに供給すべきテストパターン信号を記述する波形データを生成する波形データ生成部と、波形データを受け、テストパターン信号を生成する波形生成部と、を備える。波形生成部は、波形データにもとづき、テストパターン信号のポジティブエッジのタイミングでアサートされるセットパルスおよびテストパターン信号のネガティブエッジのタイミングでアサートされるリセットパルスを生成するエッジ生成部と、セットパルスおよびリセットパルスに応じて出力レベルが遷移してテストパターン信号を生成する、上述のいずれかの差動型ＳＲフリップフロップと、を備える。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、ＳＲフリップフロップの出力Ｑおよび反転出力＃Ｑのタイミングずれを解消することができる。

図１（ａ）、（ｂ）は、一般的なＳＲフリップフロップの構成を示す回路図および動作を示すタイムチャートである。本発明の第１の実施例に係る差動型ＳＲフリップフロップの構成を示す回路図である。図２の差動型ＳＲフリップフロップの動作を示すタイムチャートである。第２の実施例に係る差動型ＳＲフリップフロップの構成を示す回路図である。図５（ａ）、（ｂ）は、図４のインバータツリーの別の構成例を示す回路図である。図４の差動型ＳＲフリップフロップの動作を示すタイムチャートである。ＮＯＲゲートとＮＡＮＤゲートの構成を示す図である。第３の実施例に係る差動型ＳＲフリップフロップの構成を示す回路図である。図８の差動型ＳＲフリップフロップのシミュレーション波形を示すタイムチャートである。第４の実施例に係る差動型ＳＲフリップフロップの構成を示す回路図である。図１０の差動型ＳＲフリップフロップのシミュレーション波形を示すタイムチャートである。第５の実施例に係る差動型ＳＲフリップフロップの構成を示す回路図である。第６の実施例に係る差動型ＳＲフリップフロップの構成を示す回路図である。図１３の差動型ＳＲフリップフロップの動作を示すタイムチャートである。第７の実施例に係る差動型ＳＲフリップフロップの構成を示す回路図である。図１５の差動型ＳＲフリップフロップの動作を示すタイムチャートである。第８の実施例に係る差動型ＳＲフリップフロップの構成を示す回路図である。第９の実施例に係る差動型ＳＲフリップフロップの構成を示す回路図である。第１０の実施例に係る差動型ＳＲフリップフロップの構成を示す回路図である。差動型ＳＲフリップフロップを備える試験装置の構成を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
また「信号Ａに応じた信号Ｂ」とは、信号Ｂが信号Ａそのものである場合の他、信号Ａを論理反転した信号、信号Ａをレベルシフトした信号、信号Ａを遅延した信号などを含む。

（実施例１）
図２は、本発明の実施の形態に係る差動型ＳＲフリップフロップ１００の第１の実施例を示す回路図である。
差動型ＳＲフリップフロップ１００は、セット端子１０２、リセット端子１０４、非反転出力端子１０６、反転出力端子１０８を有する。
差動型ＳＲフリップフロップ１００は、セット端子１０２にセット信号Ｓを、リセット端子１０４にリセット信号Ｒを受ける。差動型ＳＲフリップフロップ１００は、セット信号Ｓおよびリセット信号Ｒに応じてレベルが遷移する差動出力ペアＱ、＃Ｑを生成して、非反転出力端子１０６および反転出力端子１０８から出力する。

差動型ＳＲフリップフロップ１００は、第１ＳＲフリップフロップ（以下、第１フリップフロップ）ＦＦ１、第２ＳＲフリップフロップ（以下、第２フリップフロップ）ＦＦ２、平均化回路１０を備える。
第１フリップフロップＦＦ１および第２フリップフロップＦＦ２はそれぞれ、セット信号Ｓとリセット信号Ｒを受け、非反転出力Ｑおよび反転出力＃Ｑを生成する。
平均化回路１０は、第１フリップフロップＦＦ１の一方の出力（非反転出力Ｑ）に応じた第１信号Ｑ１と、第２フリップフロップＦＦ２の一方の出力（反転出力＃Ｑ）に応じた第２信号Ｑ２とを平均化して、第１出力信号Ｑ３を生成する。また平均化回路１０は、第１フリップフロップＦＦ１の他方の出力（反転出力＃Ｑ）に応じた第３信号＃Ｑ１と、第２フリップフロップＦＦ２の他方の出力（非反転出力Ｑ）に応じた第４信号＃Ｑ２とを平均化して、第２出力信号＃Ｑ３を生成する。
差動型ＳＲフリップフロップ１００は、第１出力信号Ｑ３に応じた信号および第２出力信号＃Ｑ３に応じた信号とを、差動出力ペアＱ、＃Ｑとして出力する。

平均化回路１０は、抵抗分圧によって２つの信号を平均化してもよい。平均化回路１０は、平均化すべき第１の信号ペア（Ｑ１、Ｑ２）が生ずるノードの間に直列に設けられた第１抵抗Ｒ１、第２抵抗Ｒ２と、平均化すべき第２の信号ペア（＃Ｑ１、＃Ｑ２）が生ずるノードの間に直列に設けられた第３抵抗Ｒ３、第４抵抗Ｒ４と、を含む。ここで第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値は等しく、第３抵抗Ｒ１３と第４抵抗Ｒ４の抵抗値は等しいことが望ましく、すべての抵抗Ｒ１〜Ｒ４の抵抗値を等しく設計してもよい。抵抗Ｒ１〜Ｒ４の抵抗値は、数Ω〜数ｋΩ程度でよい。

第１キャパシタＣ１は、第１抵抗Ｒ１と第２抵抗Ｒ２の接続ノードと、固定電圧端子（接地端子）の間に設けられ、第２キャパシタＣ２は、第３抵抗Ｒ３と第４抵抗Ｒ４の接続ノードと、固定電圧端子（接地端子）の間に設けられる。第１キャパシタＣ１および第２キャパシタＣ２は、配線の寄生容量、後段のバッファＢＵＦ１、ＢＵＦ２のゲート容量であってよく、必ずしもそれらが明示的な回路素子として形成されている必要はない。

第２出力バッファＢＵＦ２は、あるしきい値Ｖｔｈ１を基準として第１出力信号Ｑ３を反転することにより反転出力＃Ｑを生成し、反転出力端子１０８から出力する。第１出力バッファＢＵＦ１は、あるしきい値Ｖｔｈ２を基準に第２出力信号＃Ｑ３を反転することにより非反転出力Ｑを生成し、非反転出力端子１０６から出力する。しきい値Ｖｔｈ１とＶｔｈ２は等しくてもよいし、異なる値に設定されてもよい。第１出力バッファＢＵＦ１および第２出力バッファＢＵＦ２によって、平均化回路１０によって生成された第１出力信号Ｑ３および第２出力信号＃Ｑ３がハイ、ロー２値のデジタル信号に波形整形される。

ここまでの構成は、後述のいくつかの実施例（図４、図８、図１０、図１２、図１３、図１５など）と共通する基本構成といえる。

図２に示す第１の実施例において、第１フリップフロップＦＦ１と第２フリップフロップＦＦ２は同型（たとえばＮＯＲ型）である。
第１インバータＮ１は、第２フリップフロップＦＦ２の反転出力＃Ｑを反転する。第２インバータＮ２は、第２フリップフロップＦＦ２の非反転出力Ｑを反転する。

平均化回路１０の第１抵抗Ｒ１および第２抵抗Ｒ２は、第１フリップフロップＦＦ１の非反転出力端子Ｑと第１インバータＮ１の出力端子の間に直列に設けられる。また第３抵抗Ｒ３および第４抵抗Ｒ４は、第１フリップフロップＦＦ１の反転出力端子＃Ｑと第２インバータＮ２の出力端子の間に直列に設けられる。

以上が図２の差動型ＳＲフリップフロップ１００の構成である。続いて、図２の差動型ＳＲフリップフロップ１００の動作を説明する。図３は、図２の差動型ＳＲフリップフロップ１００の動作を示すタイムチャートである。図３には、信号Ｑ３、＃Ｑ３のペアが２つ示される。下段のペアＢは実際の波形を示し、上段のペアＡは、理解の容易化のために示した模式的な波形である。信号Ｑ１とＱ２を単純に平均化すると理想的にはペアＢの信号Ｑ３を得るが、実際の回路では、抵抗Ｒ１、Ｒ２およびキャパシタＣ１が形成するローパスフィルタによってＡに破線で示すように波形がなまり、Ｂに示す信号Ｑ３を得る。信号＃Ｑ３についても同様である。図３のタイムチャートにおいて、第１フリップフロップＦＦ１および第２フリップフロップＦＦ２の内部のゲート素子および第１インバータＮ１、第２インバータＮ２の伝搬遅延は等しいものと仮定し、Ｔｐｄと示される。

第１出力信号Ｑ３を、第２出力バッファＢＵＦ２で波形整形することにより、反転出力＃Ｑを得る。また、第２出力信号＃Ｑ３を、第１出力バッファＢＵＦ１で波形整形することにより、非反転出力Ｑを得る。

図３から明らかなように、図２の差動型ＳＲフリップフロップ１００によれば、差動出力ペアＱ、＃Ｑのタイミングずれを解消することができる。端的に言えば、早く遷移する非反転信号Ｑ１と遅く遷移する非反転信号Ｑ２同士を平均化するとともに、早く遷移する非反転信号＃Ｑ１と遅く遷移する非反転信号＃Ｑ２同士を平均化することにより、差動出力ペアＱ、＃Ｑの対称性が向上している。

さらに以下の点に着目すべきである。すなわち、差動型ＳＲフリップフロップ１００の差動出力ペアＱ、＃Ｑは、セット信号Ｓのポジティブエッジから略（３×Ｔｐｄ）遅延して遷移し、リセット信号Ｒのポジティブエッジからもまた、略（３×Ｔｐｄ）遅延して遷移している。つまり図２の差動型ＳＲフリップフロップ１００は、セット信号Ｓ、リセット信号Ｒに対して、等しい応答性を有するといえる。このことは、差動型ＳＲフリップフロップにとって非常に重要な特性である。

図３のタイムチャートにおいて、第１出力信号Ｑ３および第２出力信号＃Ｑ３の波形なまりは、抵抗Ｒ１〜Ｒ４の抵抗値およびキャパシタＣ１、Ｃ２の容量値に依存し、より具体的には抵抗値と容量値の積（時定数）に依存する。つまり図２の回路では、抵抗値Ｒ１〜Ｒ４および容量値Ｃ１、Ｃ２のパラメータを最適化することにより、出力信号Ｑ、＃Ｑのタイミングを高精度で揃えることができる。さらにしきい値Ｖｔｈ１、Ｖｔｈ２の最適化によっても、タイミングを調節することが可能である。

図２の差動型ＳＲフリップフロップ１００において、第１フリップフロップＦＦ１、第２フリップフロップＦＦ２を、ＮＡＮＤ型としても同様の効果を得ることができる。

（実施例２）
続いて第２の実施例について説明する。
図４は、第２の実施例に係る差動型ＳＲフリップフロップ１００ａの構成を示す回路図である。図４の差動型ＳＲフリップフロップ１００ａは、２つのフリップフロップＦＦ１、ＦＦ２と、平均化回路１０、第１出力バッファＢＵＦ１、第２出力バッファＢＵＦ２を備える点で図２の差動型ＳＲフリップフロップ１００と共通する。以下、図２との相違点を中心に差動型ＳＲフリップフロップ１００ａの構成を説明する。

図２において第１フリップフロップＦＦ１と第２フリップフロップＦＦ２が同型であったのに対して、図４では、２つのフリップフロップは異なる型で構成される。具体的には第１フリップフロップＦＦ１はＮＯＲ型であり、第２フリップフロップＦＦ２はＮＡＮＤ型である。

差動型ＳＲフリップフロップ１００ａは、インバータツリー２０を備える。インバータツリー２０は、第１フリップフロップＦＦ１に対し、正論理のセット信号Ｓ２およびリセット信号Ｒ２を分配し、第２フリップフロップＦＦ２に対し、反転論理のセット信号＃Ｓ３およびリセット信号＃Ｒ３を分配する。たとえばインバータツリー２０は、インバータＮ１０〜Ｎ１７を含む。

図５（ａ）、（ｂ）は、図４のインバータツリー２０の別の構成例を示す回路図である。インバータツリー２０の構成は、図示したものに限定されず、同等の機能を有する別の構成も有効である。

図６は、図４の差動型ＳＲフリップフロップ１００ａの動作を示すタイムチャートである。図６のタイムチャートにおいても、各ゲート素子の伝搬遅延Ｔｐｄは等しいものと仮定している。ＮＡＮＤ型、ＮＯＲ型のＳＲフリップフロップの状態遷移は、図１（ａ）、（ｂ）で説明した通りである。

図４の差動型ＳＲフリップフロップ１００ａによれば、図２の差動型ＳＲフリップフロップ１００と同様に、非反転出力Ｑと非反転出力＃Ｑの遷移タイミングを揃えることができる。また、セット信号Ｓ、リセット信号Ｒのエッジから、出力Ｑ、＃Ｑが遷移するまでの遅延を等しくすることができる。

ＮＡＮＤゲートやＮＯＲゲートは、ＭＯＳトランジスタのみを用いて構成するのが一般的であるが、これらは抵抗論理回路とインバータを用いて構成できる。図７は、ＮＯＲゲートとＮＡＮＤゲートの構成を示す図である。以下では、抵抗論理回路とインバータを利用した差動型ＳＲフリップフロップを説明する。

（実施例３）
図８は、第３の実施例に係る差動型ＳＲフリップフロップ１００ｂの構成を示す回路図である。
図８の差動型ＳＲフリップフロップ１００ｂにおいて、第１フリップフロップＦＦ１および第２フリップフロップＦＦ２は、抵抗論理回路とＣＭＯＳインバータで構成される。

第１フリップフロップＦＦ１はＮＯＲ型であり、セット端子４１、リセット端子４２、非反転出力端子４４、反転出力端子４３を備える。第１入力抵抗Ｒｉ１の第１端子は、セット端子４１に接続される。第２入力抵抗Ｒｉ２の第１端子は、リセット端子４２に接続される。第１プルアップ抵抗Ｒｕ１は、第１入力抵抗Ｒｉ１の第２端子と第１固定電圧端子（電源端子Ｖｄｄ）の間に設けられる。第２プルアップ抵抗Ｒｕ２は、第２入力抵抗Ｒｉ２の第２端子と第１固定電圧端子（電源端子Ｖｄｄ）の間に設けられる。第３インバータＮ３は、第１入力抵抗Ｒｉ１の第２端子の信号を反転し、反転出力端子４３へと出力する。第４インバータＮ４は、第２入力抵抗Ｒｉ２の第２端子の信号を反転し、非反転出力端子４４へと出力する。第１フィードバック抵抗Ｒｆ１は、非反転出力端子４４と第１入力抵抗Ｒｉ１の第２端子の間に設けられる。第２フィードバック抵抗Ｒｆ２は、反転出力端子４３と第２入力抵抗Ｒｉ２の第２端子の間に設けられる。

第２ＳＲフリップフロップは、ＮＡＮＤ型であり、反転セット端子５１、反転リセット端子５２、非反転出力端子５３および反転出力端子５４を備える。第３入力抵抗Ｒｉ３の第１端子は反転セット端子５１に接続される。第４入力抵抗Ｒｉ４の第１端子は反転リセット端子５２に接続される。第１プルダウン抵抗Ｒｄ１は、第３入力抵抗Ｒｉ３の第２端子と第２固定電圧端子（接地端子Ｖｓｓ）の間に設けられる。第２プルダウン抵抗Ｒｄ２は、第４入力抵抗Ｒｉ４の第２端子と第２固定電圧端子（接地端子Ｖｓｓ）の間に設けられる。第５インバータＮ５は、第３入力抵抗Ｒｉ３の第２端子の信号を反転し、非反転出力端子５３へと出力する。第６インバータＮ６は、第４入力抵抗Ｒｉ４の第２端子の信号を反転し、反転出力端子５４へと出力する。第３フィードバック抵抗Ｒｆ３は、反転出力端子５４と第３入力抵抗Ｒｉ３の第２端子の間に設けられる。第４フィードバック抵抗Ｒｆ４は、非反転出力端子５３と第４入力抵抗Ｒｉ４の第２端子の間に設けられる。

図９は、図８の差動型ＳＲフリップフロップ１００ｂのシミュレーション波形を示すタイムチャートである。第１入力抵抗Ｒｉ１の第２端子およびその信号をＰ１、第２入力抵抗Ｒｉ２の第２端子およびその信号を＃Ｐ１、第３入力抵抗Ｒｉ３の第２端子およびその信号を＃Ｐ２、第４入力抵抗Ｒｉ４の第２端子およびその信号をＰ２で示す。このシミュレーションにおいて、電源電圧Ｖｄｄ＝１．２Ｖ、接地電圧Ｖｓｓ＝０Ｖ、インバータの入力しきい値レベルＶｔｈ１、Ｖｔｈ２は、電源電圧のほぼ中点、すなわちＶｄｄ／２＝０．６Ｖである。

図８の差動型ＳＲフリップフロップ１００ｂによれば、図３の差動型ＳＲフリップフロップ１００と同様の効果を得ることができる。

（実施例４）
図９のタイムチャートの信号Ｐ１、Ｐ２の波形に着目すると、両者はほぼ同じタイミングで電位が変化することがわかる。信号＃Ｐ１、＃Ｐ２も同様である。第４の実施例はこの性質に着目した変形例といえる。

図１０は、第４の実施例に係る差動型ＳＲフリップフロップ１００ｃの構成を示す回路図である。差動型ＳＲフリップフロップ１００ｃは、図８の差動型ＳＲフリップフロップ１００ｂに加えて、電位が等しいノード同士を結線する２つの配線、すなわち、第１入力抵抗Ｒｉ１の第２端子（Ｐ１）と第４入力抵抗Ｒｉ４の第２端子（Ｐ２）を結線する第１配線Ｗ１と、第２入力抵抗Ｒｉ２の第２端子（＃Ｐ１）と第３入力抵抗Ｒｉ３の第２端子（＃Ｐ２）同士を接続する第２配線Ｗ２を備える。
第１配線Ｗ１および第２配線Ｗ２は、金属配線、抵抗素子もしくはそれらの組み合わせであってもよい。第１配線Ｗ１および第２配線Ｗ２はいずれも、低抵抗であることが望ましく、たとえばその抵抗成分は０Ω〜数百Ωの範囲で設計してもよい。

図１１は、図１０の差動型ＳＲフリップフロップ１００ｃのシミュレーション波形を示すタイムチャートである。図９のタイムチャートと比較すると、図１１のタイムチャートにおいて、信号ペアＰ１、＃Ｐ１の対称性が改善されており、同様に信号ペアＰ２、＃Ｐ２の対称性も改善されていることがわかる。また、信号ペアＰ１、Ｐ２、信号ペア＃Ｐ１、＃Ｐ２はそれぞれが実質的に同じ波形を有している。

つまり第４の実施例によれば、第１から第３の実施例の特徴に加えて、第１フリップフロップＦＦ１と第２フリップフロップＦＦ２の動作を正確に揃えることができるというさらなる効果を得ることができる。

（実施例５）
図１０において、ノードＰ１とＰ２同士を結線したことにより、第１固定電圧端子（電源端子Ｖｄｄ）と第２固定電圧端子（接地端子Ｖｓｓ）の間が、第１プルアップ抵抗Ｒｕ１、第１配線Ｗ１、第２プルダウン抵抗Ｒｄ２によって接続される。つまり、電源端子Ｖｄｄから接地端子Ｖｓｓに無駄な電流が流れることになる。同様に、端子＃Ｐ１と＃Ｐ２を結線したことにより、抵抗Ｒｕ２、Ｗ２、Ｒｄ１を含む経路にも無駄な電流が流れる。
また、抵抗Ｒｕ１は、端子Ｐ１、Ｐ２の電圧範囲の下限を狭め、抵抗Ｒｄ２は、端子Ｐ１、Ｐ２の電圧範囲の上限を狭めてしまう。同様に、抵抗Ｒｕ２は、端子＃Ｐ１、＃Ｐ２の電圧範囲の下限を狭め、抵抗Ｒｄ１は、端子＃Ｐ１、＃Ｐ２の電圧範囲の上限を狭めてしまう。

いま、Ｒｕ１＝Ｒｄ２と仮定すると、抵抗Ｒｕ１、Ｒｄ２はそれぞれ、端子Ｐ１、Ｐ２の電位をプルアップする方向とプルダウンする方向に等しく作用するため、削除することができる。またＲｕ２＝Ｒｄ１と仮定すると、抵抗Ｒｕ２、Ｒｄ１も同様に削除することができる。

図１２は、第５の実施例に係る差動型ＳＲフリップフロップ１００ｄの構成を示す回路図である。差動型ＳＲフリップフロップ１００ｄは、図１０の差動型ＳＲフリップフロップ１００ｃから、第１プルアップ抵抗Ｒｕ１、第２プルアップ抵抗Ｒｕ２、第１プルダウン抵抗Ｒｄ１、第２プルダウン抵抗Ｒｄ２を省略した構成を有する。

第５の実施例によれば、第４の実施例に比べて消費電流を減らすことができ、また、端子Ｐ１、Ｐ２、＃Ｐ１、＃Ｐ２の電圧範囲を広げることができる。

（実施例６）
図１３は、第６の実施例に係る差動型ＳＲフリップフロップ１００ｅの構成を示す回路図である。差動型ＳＲフリップフロップ１００ｅは、図１２の差動型ＳＲフリップフロップ１００ｄに加えて、電流スタビライザ３０を備える。
電流スタビライザ３０は、セット信号Ｓ、リセット信号Ｒの状態にかかわらず、差動型ＳＲフリップフロップ１００ｅの消費電流が一定となるように電流を消費する。
電流スタビライザ３０は、４つのユニット３０ａ〜３０ｄを含む。

ユニット３０ａは、セット信号Ｓがローレベル、リセット信号Ｒがハイレベルのときに、電流を消費する。ユニット３０ｂは、セット信号Ｓがハイレベル、リセット信号Ｒがローレベルのときに、電流を消費する。ユニット３０ｃは、セット信号Ｓがローレベル、リセット信号Ｒがハイレベルのときに、電流を消費する。ユニット３０ｄは、セット信号Ｓがハイレベル、リセット信号Ｒがローレベルのときに、電流を消費する。

配線Ｗ１、Ｗ２を単なる配線とみなせば、ノードＰ１を中心として、４つの抵抗Ｒｉ１、Ｒｉ４、Ｒｆ１、Ｒｆ４がスター状に結線される。ノードＰ２、＃Ｐ１、＃Ｐ２それぞれにも同様に、４つの抵抗が接続される。ユニット３０ａ〜３０ｄはそれぞれ、ノードＰ１、Ｐ２、＃Ｐ１、＃Ｐ２に流れる電流の対応するひとつをキャンセルするように機能する。

ユニット３０ａ、３０ｂは同様に構成される。またユニット３０ｃ、３０ｄは、ユニット３０ａ、３０ｂを天地反転した形式で構成される。
各ユニット３０は、ＭＯＳトランジスタＭ１、抵抗Ｒ１〜Ｒ４、トランジスタＭ２〜Ｍ４を含む。ＰチャンネルＭＯＳＦＥＴは、インバータのハイサイド側のＰチャンネルＭＯＳＦＥＴと同じサイズで、ＮチャンネルＭＯＳＦＥＴは、インバータのローサイド側のＮチャンネルＭＯＳＦＥＴと同じサイズで構成される。また、抵抗Ｒ１〜Ｒ４の抵抗値は、抵抗Ｒｉ１〜Ｒｉ４、Ｒｆ１〜Ｒｆ４の抵抗値に応じて設計すればよい。最も簡易には、すべての抵抗値を同じとしてもよい。

図１４は、図１３の差動型ＳＲフリップフロップ１００ｅの動作を示すタイムチャートである。消費電流Ｉｄｄの（i）は、電流スタビライザ３０を設けた場合の、（ii）は設けない場合（図１２）の波形を示す。図１２の差動型ＳＲフリップフロップ１００ｄは、セット信号Ｓ、リセット信号Ｒの一方がハイレベルとなる期間、各抵抗に電流が流れなくなり、消費電流がゼロに近づくという特性を有する。これに対して、電流スタビライザ３０を設けた場合、セット信号Ｓ、リセット信号Ｒのレベルにかかわらず、消費電流を定常的に一定に保つことができる。消費電流を安定化することにより、差動型ＳＲフリップフロップ１００に供給される電源電圧Ｖｄｄの変動を抑制できる。

（実施例７）
図１５は、第７の実施例に係る差動型ＳＲフリップフロップ１００ｆの構成を示す回路図である。図１２の差動型ＳＲフリップフロップ１００ｄは、セット信号Ｓとリセット信号Ｒが同時にアサートされると、フリップフロップ回路がメタステーブル状態となるため、出力Ｑがハイレベル、ローレベルのいずれをとるかが不定である。図１５の差動型ＳＲフリップフロップ１００ｆは、セット信号Ｓとリセット信号Ｒが同時にアサートされたとき、セット信号Ｓを優先する機能を有する。この機能は、セット優先回路４０によって実現される。

セット優先回路４０は、プルアップユニット４０ａ、プルダウンユニット４０ｂを含む。プルアップユニット４０ａは、セット信号Ｓおよびリセット信号Ｒが同時にハイレベルであり、かつ差動型ＳＲフリップフロップ１００ｆの非反転出力Ｑがローレベルのとき、第１入力抵抗Ｒｉ１の第２端子Ｐ１および第４入力抵抗Ｒｉ４の第２端子Ｐ２を、ハイレベルにプルアップする。プルアップユニット４０ａは、電源端子ＶｄｄとノードＰ１、Ｐ２の間に直列に設けられた３つのトランジスタ（スイッチ）Ｍ４１〜Ｍ４３を含む。各トランジスタＭ４１、Ｍ４２、Ｍ４３は、それぞれ、セット信号Ｓ、リセット信号Ｒ、出力Ｑに応じてオン、オフが制御される。

プルダウンユニット４０ｂは、セット信号Ｓおよびリセット信号Ｒが同時にハイレベルであり、かつ差動型ＳＲフリップフロップ１００ｆの非反転出力Ｑがローレベル（反転出力＃Ｑがハイレベル）のとき、第２入力抵抗Ｒｉ２の第２端子＃Ｐ１および第３入力抵抗Ｒｉ３の第２端子＃Ｐ２を、ローレベルにプルダウンする。プルダウンユニット４０ｂは、接地端子Ｖｓｓとノード＃Ｐ１、＃Ｐ２の間に直列に設けられた３つのトランジスタ（スイッチ）Ｍ４４〜Ｍ４６を含む。各トランジスタＭ４４、Ｍ４５、Ｍ４６は、それぞれ、セット信号Ｓ、リセット信号Ｒ、出力Ｑに応じてオン、オフが制御される。

図１６は、図１５の差動型ＳＲフリップフロップ１００ｆの動作を示すタイムチャートである。
図１５の差動型ＳＲフリップフロップ１００ｆによれば、セット優先論理が実現できる。

図１５の回路において、セット優先回路をリセット優先回路に置換できることが当業者には理解される。リセット優先回路は、セット信号Ｓおよびリセット信号Ｒが同時にハイレベルであり、かつ本差動型ＳＲフリップフロップの非反転出力Ｑがハイレベルのとき、第１入力抵抗Ｒｉ１の第２端子Ｐ１および第４入力抵抗Ｒｉ４の第２端子Ｐ２を、ローレベルにプルダウンするとともに、第２入力抵抗Ｒｉ２の第２端子＃Ｐ１および第３入力抵抗Ｒｉ３の第２端子＃Ｐ２を、ハイレベルにプルアップする。

（実施例８）
図１７は、第８の実施例に係る差動型ＳＲフリップフロップ１００ｇの構成を示す回路図である。図１７の差動型ＳＲフリップフロップ１００ｇは、図１２の差動型ＳＲフリップフロップ１００ｄから、平均化回路１０を省略した構成となっている。第１配線Ｗ１と第２配線Ｗ２によって２つのフリップフロップＦＦ１、ＦＦ２の対応する入力同士がカップリングされるため、２つのフリップフロップＦＦ１、ＦＦ２の動作タイミングは揃っている。したがって、信号ペアＱ、＃Ｑ、信号ペアＱ’、＃Ｑ’を独立に出力してもよい。

（実施例９）
図１８は、第９の実施例に係る差動型ＳＲフリップフロップ１００ｈの構成を示す回路図である。図１８の差動型ＳＲフリップフロップ１００ｈは、図１７の差動型ＳＲフリップフロップ１００ｇにセット優先回路４０ｈが付加されている。そしてセット優先回路４０ｈのトランジスタＭ４３およびＭ４６は、第２フリップフロップＦＦ２側の出力Ｑ’、＃Ｑ’によって制御される。

（実施例１０）
図１９は、第１０の実施例に係る差動型ＳＲフリップフロップ１００ｉの構成を示す回路図である。差動型ＳＲフリップフロップ１００ｉは、ＳＲフリップフロップＦＦ３、第１インバータＮ２１、第２インバータＮ２２、平均化回路１０を備える。ＳＲフリップフロップＦＦ３は、セット信号Ｓとリセット信号Ｒを受ける。

第１インバータＮ２１は、ＳＲフリップフロップＦＦ３の反転出力＃Ｑを反転する。第２インバータＮ２２は、ＳＲフリップフロップＦＦ３の非反転出力Ｑを反転する。平均化回路１０は、ＳＲフリップフロップＦＦ３の非反転出力Ｑ１と第１インバータＮ２１の出力を平均化して第１出力信号Ｑ３を生成するとともに、ＳＲフリップフロップＦＦ３の反転出力＃Ｑ１と第２インバータＮ２２の出力＃Ｑ２を平均化して第２出力信号＃Ｑ３を生成する。差動型ＳＲフリップフロップ１００ｉは、第１出力信号Ｑ３に応じた信号＃Ｑと、第２出力信号＃Ｑ３に応じた信号Ｑとを、差動出力ペアとして出力する。

図１９の差動型ＳＲフリップフロップ１００ｉは、図２の差動型ＳＲフリップフロップ１００と同様に動作し、そのタイムチャートは図３と同様である。

以上、実施例に係る差動型ＳＲフリップフロップの構成について説明した。続いて、差動型ＳＲフリップフロップ１００の好適なアプリケーションを説明する。
図２０は、差動型ＳＲフリップフロップ１００を備える試験装置１の構成を示すブロック図である。試験装置１は、波形データ生成部２、レート発生回路４、波形生成部６、を備える。

レート発生回路４は、所定の周期（たとえば４ｎｓ周期）のレート信号ＲＡＴＥを発生する。波形データ生成部２は、レート信号ＲＡＴＥを受け、それと同期してＤＵＴに供給すべきテストパターン信号（ビット列）を記述する波形データＤｗを生成する。具体的には波形データＤｗは、テストパターン信号の各ビットのレベル（Ｈ／Ｌ）を規定するパターンデータＤｐと、テストパターン信号の各ビットのエッジのタイミングを規定するタイミングデータＤｔと、を含む。

波形データ生成部２は、パターン発生器ＰＧおよびタイミング発生器ＴＧを含む。パターン発生器ＰＧは、レート信号ＲＡＴＥと同期して、パターンメモリ（不図示）から、パターンデータＤｐを読み出す。タイミング発生器ＴＧは、レート信号ＲＡＴＥと同期して、タイミングメモリ（不図示）から、タイミングデータＤｐを読み出す。

波形生成部６は、波形データＤｗ、すなわちパターンデータＤｐおよびタイミングデータＤｔを受ける。波形生成部６は波形データＤｗにもとづき、テストパターン信号を生成する。

波形生成部６は、エッジ生成部８および差動型ＳＲフリップフロップ１００を含む。エッジ生成部８は、波形データＤｗにもとづき、セットパルスＳＰおよびリセットパルスＲＰを生成する。セットパルスＳＰは、テストパターン信号のポジティブエッジ（Leading Edge）のタイミングでアサートされる信号であり、リセットパルスＲＰは、テストパターン信号のネガティブエッジ（Trailing Edge）のタイミングでアサートされる信号である。

パターン発生器ＰＧ、タイミング発生器ＴＧ、エッジ生成部８は、公知技術を用いればよく、その詳細な構成についての説明は省略する。

差動型ＳＲフリップフロップ１００は、上述のいずれかの実施例の差動型ＳＲフリップフロップである。
差動型ＳＲフリップフロップ１００はそのセット端子（Ｓ）にエッジ生成部８により生成されたセットパルスＳＰを受け、そのリセット端子（Ｒ）にエッジ生成部８により生成されたリセットパルスＲＰを受ける。

ＳＲフリップフロップ１００の非反転出力（Ｑ）は、セットパルスＳＰがアサート（ハイレベル）されるごとにハイレベルに遷移し、リセットパルスＲＰがアサートされるたびにローレベルに遷移する。反転出力（＃Ｑ）、非反転出力Ｑと反対の論理レベルをとる。信号Ｑ、＃Ｑは、差動のテストパターン信号としてＤＵＴへと出力される。

図２０の試験装置１によれば、差動のテストパターン信号の対称性を高めることができる。信号Ｑ、＃Ｑのペアが差動線路１０１を伝搬する場合、信号Ｑ、＃Ｑの遷移は、ノルマルモードノイズが発生するのと同様にみなすことができるが、信号Ｑ、＃Ｑの遷移が同時に発生するため、ジッタを抑制できる。また、グランドノイズも低減することができる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

ＦＦ１…第１フリップフロップ、Ｒ１…第１抵抗、Ｃ１…第１キャパシタ、Ｎ１…第１インバータ、ＢＵＦ１…第１出力バッファ、Ｒｉ１…第１入力抵抗、Ｒｕ１…第１プルアップ抵抗、Ｒｄ１…第１プルダウン抵抗、Ｒｆ１…第１フィードバック抵抗、Ｗ１…第１配線、ＦＦ２…第２フリップフロップ、Ｒ２…第２抵抗、Ｃ２…第２キャパシタ、Ｎ２…第２インバータ、ＢＵＦ２…第２出力バッファ、Ｒｉ２…第２入力抵抗、Ｒｕ２…第２プルアップ抵抗、Ｒｄ２…第２プルダウン抵抗、Ｒｆ２…第２フィードバック抵抗、Ｗ２…第２配線、Ｒ３…第３抵抗、Ｒｉ３…第３入力抵抗、Ｎ３…第３インバータ、Ｒｆ３…第３フィードバック抵抗、Ｒ４…第４抵抗、Ｒｉ４…第４入力抵抗、Ｎ４…第４インバータ、Ｒｆ４…第４フィードバック抵抗、Ｎ５…第５インバータ、Ｎ６…第６インバータ、１０…平均化回路、２０…インバータツリー、３０…電流スタビライザ、４０…セット優先回路、１００…差動型ＳＲフリップフロップ、１０２…セット端子、１０４…リセット端子、１０６…非反転出力端子、１０８…反転出力端子。

Claims

セット信号とリセット信号を受け、差動出力ペアを生成する差動型ＳＲフリップフロップであって、
前記セット信号に応じた信号と前記リセット信号に応じた信号を受け、非反転出力および反転出力を生成する第１ＳＲフリップフロップと、
前記セット信号に応じた信号と前記リセット信号に応じた信号を受け、非反転出力および反転出力を生成する第２ＳＲフリップフロップと、
前記第１ＳＲフリップフロップの一方の出力に応じた第１信号と前記第２ＳＲフリップフロップの一方の出力に応じた第２信号とを平均化して第１出力信号を生成するとともに、前記第１ＳＲフリップフロップの他方の出力に応じた第３信号と前記第２ＳＲフリップフロップの他方の出力に応じた第４信号とを平均化して第２出力信号を生成する平均化回路と、
を備え、
前記第１出力信号に応じた信号と前記第２出力信号に応じた信号とを前記差動出力ペアとして出力することを特徴とする差動型ＳＲフリップフロップ。
前記第１ＳＲフリップフロップおよび前記第２ＳＲフリップフロップは同型であり、
前記差動型ＳＲフリップフロップは、
前記第２ＳＲフリップフロップの反転出力を反転する第１インバータと、
前記第２ＳＲフリップフロップの非反転出力を反転する第２インバータと、
をさらに備え、
前記平均化回路は、前記第１ＳＲフリップフロップの非反転出力と前記第１インバータの出力を平均化して前記第１出力信号を生成するとともに、前記第１ＳＲフリップフロップの反転出力と前記第２インバータの出力を平均化して前記第２出力信号を生成することを特徴とする請求項１に記載の差動型ＳＲフリップフロップ。
前記平均化回路は、
前記第１ＳＲフリップフロップの非反転出力端子と前記第１インバータの出力端子の間に直列に設けられた第１、第２抵抗と、
前記第１ＳＲフリップフロップの反転出力端子と前記第２インバータの出力端子の間に直列に設けられた第３、第４抵抗と、
を含み、前記第１、第２抵抗の接続ノードの信号を前記第１出力信号として、前記第３、第４抵抗の接続ノードの信号を前記第２出力信号として出力することを特徴とする請求項２に記載の差動型ＳＲフリップフロップ。
前記第１ＳＲフリップフロップは、ＮＯＲ（否定論理和）型ＳＲフリップフロップであり、
前記第２ＳＲフリップフロップは、ＮＡＮＤ（否定論理積）型ＳＲフリップフロップであり、
前記第１ＳＲフリップフロップに対し、正論理の前記セット信号および前記リセット信号を分配し、前記第２ＳＲフリップフロップに対し、反転論理の前記セット信号および前記リセット信号を分配するインバータツリーをさらに備え、
前記平均化回路は、前記第１ＳＲフリップフロップの非反転出力と前記第２ＳＲフリップフロップの非反転出力を平均化して前記第１出力信号を生成するとともに、前記第１ＳＲフリップフロップの反転出力と前記第２ＳＲフリップフロップの反転出力を平均化して前記第２出力信号を生成することを特徴とする請求項１に記載の差動型ＳＲフリップフロップ。
前記平均化回路は、
前記第１ＳＲフリップフロップの非反転出力端子と前記第２ＳＲフリップフロップの非反転出力端子の間に直列に設けられた第１、第２抵抗と、
前記第１ＳＲフリップフロップの反転出力端子と前記第２ＳＲフリップフロップの反転出力端子の間に直列に設けられた第３、第４抵抗と、
を含み、前記第１、第２抵抗の接続ノードの信号を前記第１出力信号として、前記第３、第４抵抗の接続ノードの信号を前記第２出力信号として出力することを特徴とする請求項４に記載の差動型ＳＲフリップフロップ。
前記第１ＳＲフリップフロップは、
セット端子、リセット端子、非反転出力端子および反転出力端子と、
第１端子が前記セット端子に接続された第１入力抵抗と、
第１端子が前記リセット端子に接続された第２入力抵抗と、
前記第１入力抵抗の第２端子と第１固定電圧端子の間に設けられた第１プルアップ抵抗と、
前記第２入力抵抗の第２端子と第１固定電圧端子の間に設けられた第２プルアップ抵抗と、
前記第１入力抵抗の第２端子の信号を反転し、前記反転出力端子へと出力する第３インバータと、
前記第２入力抵抗の第２端子の信号を反転し、前記非反転出力端子へと出力する第４インバータと、
前記非反転出力端子と前記第１入力抵抗の第２端子の間に設けられた第１フィードバック抵抗と、
前記反転出力端子と前記第２入力抵抗の第２端子の間に設けられた第２フィードバック抵抗と、
を含み、
前記第２ＳＲフリップフロップは、
反転セット端子、反転リセット端子、非反転出力端子および反転出力端子と、
第１端子が前記反転セット端子に接続された第３入力抵抗と、
第１端子が前記反転リセット端子に接続された第４入力抵抗と、
前記第３入力抵抗の第２端子と第２固定電圧端子の間に設けられた第１プルダウン抵抗と、
前記第４入力抵抗の第２端子と第２固定電圧端子の間に設けられた第２プルダウン抵抗と、
前記第３入力抵抗の第２端子の信号を反転し、前記非反転出力端子へと出力する第５インバータと、
前記第４入力抵抗の第２端子の信号を反転し、前記反転出力端子へと出力する第６インバータと、
前記反転出力端子と前記第３入力抵抗の第２端子の間に設けられた第３フィードバック抵抗と、
前記非反転出力端子と前記第４入力抵抗の第２端子の間に設けられた第４フィードバック抵抗と、
を含むことを特徴とする請求項４に記載の差動型ＳＲフリップフロップ。
前記第１入力抵抗の第２端子と前記第４入力抵抗の第２端子の間に設けられた第１配線と、
前記第２入力抵抗の第２端子と前記第３入力抵抗の第２端子の間に設けられた第２配線と、
をさらに備えることを特徴とする請求項６に記載の差動型ＳＲフリップフロップ。
前記第１ＳＲフリップフロップは、
セット端子、リセット端子、非反転出力端子および反転出力端子と、
第１端子が前記セット端子に接続された第１入力抵抗と、
第１端子が前記リセット端子に接続された第２入力抵抗と、
前記第１入力抵抗の第２端子の信号を反転し、前記反転出力端子へと出力する第３インバータと、
前記第２入力抵抗の第２端子の信号を反転し、前記非反転出力端子へと出力する第４インバータと、
前記非反転出力端子と前記第１入力抵抗の第２端子の間に設けられた第１フィードバック抵抗と、
前記反転出力端子と前記第２入力抵抗の第２端子の間に設けられた第２フィードバック抵抗と、
を含み、
前記第２ＳＲフリップフロップは、
反転セット端子、反転リセット端子、非反転出力端子および反転出力端子と、
第１端子が前記反転セット端子に接続された第３入力抵抗と、
第１端子が前記反転リセット端子に接続された第４入力抵抗と、
前記第３入力抵抗の第２端子の信号を反転し、前記非反転出力端子へと出力する第５インバータと、
前記第４入力抵抗の第２端子の信号を反転し、前記反転出力端子へと出力する第６インバータと、
前記反転出力端子と前記第３入力抵抗の第２端子の間に設けられた第３フィードバック抵抗と、
前記非反転出力端子と前記第４入力抵抗の第２端子の間に設けられた第４フィードバック抵抗と、
を含み、
前記差動型ＳＲフリップフロップは、
前記第１入力抵抗の第２端子と前記第４入力抵抗の第２端子の間に設けられた第１配線と、
前記第２入力抵抗の第２端子と前記第３入力抵抗の第２端子の間に設けられた第２配線と、
をさらに備えることを特徴とする請求項４に記載の差動型ＳＲフリップフロップ。
前記セット信号および前記リセット信号の状態にかかわらず本差動型ＳＲフリップフロップの消費電流が一定となるように電流を消費する電流スタビライザであって、その消費電流が前記セット信号および前記リセット信号に応じて切りかえられる電流スタビライザをさらに備えることを特徴とする請求項６または７に記載の差動型ＳＲフリップフロップ。
前記セット信号および前記リセット信号が同時にハイレベルであり、かつ本差動型ＳＲフリップフロップの非反転出力がローレベルのとき、前記第１入力抵抗の第２端子および前記第４入力抵抗の第２端子を、ハイレベルにプルアップするとともに、前記第２入力抵抗の第２端子および前記第３入力抵抗の第２端子を、ローレベルにプルダウンするセット優先回路をさらに備えることを特徴とする請求項６または７に記載の差動型ＳＲフリップフロップ。
前記セット信号および前記リセット信号が同時にハイレベルであり、かつ本差動型ＳＲフリップフロップの非反転出力がハイレベルのとき、前記第１入力抵抗の第２端子および前記第４入力抵抗の第２端子を、ローレベルにプルダウンするとともに、前記第２入力抵抗の第２端子および前記第３入力抵抗の第２端子を、ハイレベルにプルアップするリセット優先回路をさらに備えることを特徴とする請求項６または７に記載の差動型ＳＲフリップフロップ。
セット信号とリセット信号を受け、差動出力ペアを生成する差動型ＳＲフリップフロップであって、
前記セット信号に応じた信号と前記リセット信号に応じた信号を受け、非反転出力および反転出力を生成する、ＮＯＲ（否定論理和）型の第１ＳＲフリップフロップと、
前記セット信号に応じた信号と前記リセット信号に応じた信号を受け、非反転出力および反転出力を生成する、ＮＡＮＤ（否定論理積）型の第２ＳＲフリップフロップと、
前記第１ＳＲフリップフロップに対し、正論理の前記セット信号および前記リセット信号を分配し、前記第２ＳＲフリップフロップに対し、反転論理の前記セット信号および前記リセット信号を分配するインバータツリーと、
を備え、
前記第１ＳＲフリップフロップは、
セット端子、リセット端子、非反転出力端子および反転出力端子と、
第１端子が前記セット端子に接続された第１入力抵抗と、
第１端子が前記リセット端子に接続された第２入力抵抗と、
前記第１入力抵抗の第２端子の信号を反転し、前記反転出力端子へと出力する第３インバータと、
前記第２入力抵抗の第２端子の信号を反転し、前記非反転出力端子へと出力する第４インバータと、
前記非反転出力端子と前記第１入力抵抗の第２端子の間に設けられた第１フィードバック抵抗と、
前記反転出力端子と前記第２入力抵抗の第２端子の間に設けられた第２フィードバック抵抗と、
を含み、
前記第２ＳＲフリップフロップは、
反転セット端子、反転リセット端子、非反転出力端子および反転出力端子と、
第１端子が前記反転セット端子に接続された第３入力抵抗と、
第１端子が前記反転リセット端子に接続された第４入力抵抗と、
前記第３入力抵抗の第２端子の信号を反転し、前記非反転出力端子へと出力する第５インバータと、
前記第４入力抵抗の第２端子の信号を反転し、前記反転出力端子へと出力する第６インバータと、
前記反転出力端子と前記第３入力抵抗の第２端子の間に設けられた第３フィードバック抵抗と、
前記非反転出力端子と前記第４入力抵抗の第２端子の間に設けられた第４フィードバック抵抗と、
を含み、
本差動型ＳＲフリップフロップは、
前記第１入力抵抗の第２端子と前記第４入力抵抗の第２端子の間に設けられた第１配線と、
前記第２入力抵抗の第２端子と前記第３入力抵抗の第２端子の間に設けられた第２配線と、
をさらに備え、
前記第１ＳＲフリップフロップの非反転出力端子および反転出力端子の信号ペアおよび前記第２ＳＲフリップフロップの非反転出力端子および反転出力端子の信号ペアの少なくとも一方を、前記差動出力ペアとして出力することを特徴とする差動型ＳＲフリップフロップ。
前記セット信号および前記リセット信号が同時にハイレベルであり、かつ本差動型ＳＲフリップフロップの非反転出力がローレベルのとき、前記第１入力抵抗の第２端子および前記第４入力抵抗の第２端子を、ハイレベルにプルアップするとともに、前記第２入力抵抗の第２端子および前記第３入力抵抗の第２端子を、ローレベルにプルダウンするセット優先回路をさらに備えることを特徴とする請求項１２に記載の差動型ＳＲフリップフロップ。
前記セット信号および前記リセット信号が同時にハイレベルであり、かつ本差動型ＳＲフリップフロップの非反転出力がハイレベルのとき、前記第１入力抵抗の第２端子および前記第４入力抵抗の第２端子を、ローレベルにプルダウンするとともに、前記第２入力抵抗の第２端子および前記第３入力抵抗の第２端子を、ハイレベルにプルアップするリセット優先回路をさらに備えることを特徴とする請求項１２に記載の差動型ＳＲフリップフロップ。
セット信号とリセット信号を受け、差動出力ペアを生成する差動型ＳＲフリップフロップであって、
前記セット信号に応じた信号と前記リセット信号に応じた信号を受け、非反転出力および反転出力を生成するＳＲフリップフロップと、
前記ＳＲフリップフロップの反転出力を反転する第１インバータと、
前記ＳＲフリップフロップの非反転出力を反転する第２インバータと、
前記ＳＲフリップフロップの非反転出力と前記第１インバータの出力を平均化して第１出力信号を生成するとともに、前記ＳＲフリップフロップの反転出力と前記第２インバータの出力を平均化して第２出力信号を生成する平均化回路と、
を備え、
前記第１出力信号に応じた信号と前記第２出力信号に応じた信号とを前記差動出力ペアとして出力することを特徴とする差動型ＳＲフリップフロップ。
被試験デバイスに供給すべきテストパターン信号を記述する波形データを生成する波形データ生成部と、
前記波形データを受け、前記テストパターン信号を生成する波形生成部と、
を備え、
前記波形生成部は、
前記波形データにもとづき、前記テストパターン信号のポジティブエッジのタイミングでアサートされるセットパルスおよび前記テストパターン信号のネガティブエッジのタイミングでアサートされるリセットパルスを生成するエッジ生成部と、
前記セットパルスおよび前記リセットパルスに応じて出力レベルが遷移し、前記テストパターン信号を生成する、請求項１から１５のいずれかに記載の差動型ＳＲフリップフロップと、
を備えることを特徴とする試験装置。