JP4077123B2 - 差動信号出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、互いに論理が異なる差動信号を伝送するＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）等の差動信号間のスキューを改善するのに好適な差動信号出力回路に関する。
【０００２】
【従来の技術】
近年、パソコンを構成するキーボードやマウス等の各モジュールそれぞれに備えられたコネクタの規格を統一化するために、上述のようなＵＳＢが採用されつつある。パソコンを構成する各モジュール間では、このＵＳＢを介して互いに論理が異なる差動信号に基づく一連のパケットデータのやり取りが行なわれる。このＵＳＢでは、データがシリアル転送されるため配線の本数は少なく、従って各モジュールのコネクタのピン数は少なくて済み、またそのコネクタに接続されるケーブルの径も比較的小さくて済む。またＵＳＢでは、差動信号によりデータ転送が行なわれるため、同相のノイズ成分が相殺されてノイズの低減化が図られる。尚、一般に、パケットデータどうしを区別するために、隣接するパケットデータどうしの間に、共に論理‘０’の信号が所定時間だけ挿入される。
【０００３】
図８は、ＵＳＢの信号波形を示す図である。
【０００４】
図８に示すように、ＵＳＢでは、互いに論理が異なる２つの差動信号の一方が立ち下がり、他方が立ち上がる際の２つの信号が交差する電圧ＶCRは非常に狭い電圧範囲(図ではＶCRLとＶCRHの間)内に在ることが要求される。
【０００５】
ここで、差動信号どうしの時間的なタイミングのずれ(以下、スキューと称する)が大きいと、その差分信号が入力されたモジュール側では、正確なパケットデータを得ることは困難であり、従ってパケットデータの転送エラーが発生する場合がある。このため、差動信号のスキューを低減してＵＳＢに出力する差動信号出力回路や転送等で生じた差動信号のスキューを低減するレシーバ等が必要とされる。
【０００６】
図９は、小さなスキューを有する差動信号を生成する回路の一例を示す図、図１０は、図９に示す回路の動作波形を示す図である。
【０００７】
図９に示す回路は、入力端子１１３と、その入力端子１１３に接続されたインバータ１１１と、そのインバータ１１１の出力側に接続されたインバータ１１２と、そのインバータ１１２の出力側に接続された出力端子１１４と、インバータ１１１とインバータ１１２との接続点に接続された出力端子１１５とから構成されている。
【０００８】
インバータ１１１には、入力端子１１３を経由して、図１０に示す信号Ａが入力される。インバータ１１１は、入力された信号Ａの論理を反転して図１０に示す信号Ｂ’を生成する。生成された信号Ｂ’は、出力端子１１５を経由して外部に出力されるとともに、インバータ１１２に入力される。インバータ１１２は、入力された信号Ｂ’の論理を反転して信号Ａ’を生成する。生成された信号Ａ’は出力端子１１４を経由して外部に出力される。このようにして、インバータ１１２の遅延時間分のみの小さなスキューを有する差動信号Ａ’，Ｂ’が外部に出力される。
【０００９】
【発明が解決しようとする課題】
しかし、上述した回路では、小さなスキューを有する差動信号を外部に出力することはできるものの、前述したパケットデータどうしを区別するために必要な、例えば信号Ａ’，Ｂ’の双方が所定時間論理‘０’になるというような信号を外部に出力することはできないという問題がある。
【００１０】
本発明は、上記事情に鑑み、小さなスキューを有する差動信号を出力することができるとともに、差動信号以外の共に論理が‘０’又は‘１’の信号をも出力することができる差動信号出力回路を提供することを目的とする。又、転送等で生じた差動信号のスキューを低減する差動信号出力回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成する本発明の差動信号出力回路のうちの第１の差動信号出力回路は、第１，第２の入力端子に互いに論理が異なる２つの差動信号が入力され、入力されたそれら２つの信号間のスキューを、２つの信号のうちの遅れて変化した信号のタイミングで、それら２つの信号をほぼ同時に変化して出力することを特徴とする。
【００１２】
本発明の第１の差動信号出力回路は、入力された２つの差動信号のうちの遅れて変化した信号のタイミングで、２つの差動信号がほぼ同時に変化して出力される。従って、比較的大きなスキューを有する２つの差動信号が入力された場合であっても、比較的小さなスキューを有する差動信号が出力されることとなり、入力された２つの信号間のスキューの低減化が図られる。
【００１３】
また、上記目的を達成する本発明の差動信号出力回路のうちの第２の差動信号出力回路は、電源からグラウンドにかけて順次直列に接続された２つのＰチャンネルトランジスタと２つのＮチャンネルトランジスタとからなるトランジスタ群を２つ備えるとともに、
第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第１のＰチャンネルトランジスタのゲートと、その第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第１のＮチャンネルトランジスタのゲートとに接続された第１の入力端子、
上記第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタとその第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第１の接続点に接続された第１の出力端子、
第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第２のＰチャンネルトランジスタのゲートと、その第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第２のＮチャンネルトランジスタのゲートとに接続された第２の入力端子、
上記第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタとその第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの接続点に接続された第２の出力端子、
入力側が上記第２の入力端子に接続され、出力側が、上記第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、上記第１のＰチャンネルトランジスタとは異なる第３のＰチャンネルトランジスタのゲートと、その第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、上記第１のＮチャンネルトランジスタとは異なる第３のＮチャンネルトランジスタのゲートとの双方に接続された第１のインバータ、および
入力側が上記第１の入力端子に接続され、出力側が、上記第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、上記第２のＰチャンネルトランジスタとは異なる第４のＰチャンネルトランジスタのゲートと、その第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、上記第２のＮチャンネルトランジスタとは異なる第４のＮチャンネルトランジスタのゲートとの双方に接続された第２のインバータを備えたことを特徴とする。
【００１４】
本発明の第２の差動信号出力回路は、上記構成のため、後述する実施形態で説明するように、第１，第２の入力端子に互いに論理が異なる２つの信号が入力されると、それら入力された信号の論理が反転された論理を有する信号が第１，第２の出力端子から出力される。また、第１，第２の入力端子に共に論理が同じ２つの信号が入力されると、第１，第２の出力端子がハイインピーダンス状態となる。
【００１５】
ここで、入力側が上記第１の出力端子に接続された第１のラッチと、入力側が上記第２の出力端子に接続された第２のラッチとを備え、
上記第１のラッチの出力を第１の出力端子とし、上記第２のラッチの出力を第２の出力端子とすることが効果的である。
【００１６】
このような回路構成にすると、第１，第２の出力端子における論理が第１，第２のラッチで保持されるため、第１，第２の出力端子がハイインピーダンス状態になった場合であっても、安定した論理信号を出力することができる。
【００１７】
さらに、上記目的を達成する本発明の差動信号出力回路のうちの第３の差動信号出力回路は、第１，第２の入力端子に互いに論理が異なる２つの差動信号が入力され、入力されたそれら２つの信号間のスキューが、遅延回路で設定した遅延時間未満であれば、それら２つの信号のうちの遅れて変化した信号のタイミングで、それら２つの信号をほぼ同時に変化して出力し、入力された２つの信号間のスキューが、遅延回路で設定した遅延時間を超える場合には単なるバッファとして動作することを特徴とする。
【００１８】
本発明の第３の差動信号出力回路は、上記構成のため、小さなスキューを有する差動信号を出力することができるとともに、差動信号以外の共に論理が‘０’又は‘１’の信号をも出力することができる。
【００１９】
また、上記目的を達成する本発明の差動信号出力回路のうちの第４の差動信号出力回路は、電源からグラウンドにかけて順次直列に接続された２つのＰチャンネルトランジスタと２つのＮチャンネルトランジスタとからなるトランジスタ群を４つ備えるとともに、
４つのトランジスタ群のうちの第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第１のＰチャンネルトランジスタのゲートと、その第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第１のＮチャンネルトランジスタのゲートと、４つのトランジスタ群のうちの第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第２のＰチャンネルトランジスタのゲートと、その第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第２のＮチャンネルトランジスタのゲートとの全てに接続された第１の入力端子、
上記第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタとその第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第１の接続点と、上記第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタとその第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第２の接続点との双方に接続された第１の出力端子、
４つのトランジスタ群のうちの第３のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第３のＰチャンネルトランジスタのゲートと、その第３のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第３のＮチャンネルトランジスタのゲートと、４つのトランジスタ群のうちの第４のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第４のＰチャンネルトランジスタのゲートと、その第４のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第４のＮチャンネルトランジスタのゲートとの全てに接続された第２の入力端子、
上記第３のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタとその第３のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第３の接続点と、上記第４のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタとその第４のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第４の接続点との双方に接続された第２の出力端子、
入力側が上記第２の入力端子に接続され、出力側が、上記第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、上記第１のＰチャンネルトランジスタとは異なる第５のＰチャンネルトランジスタのゲートと、その第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、上記第１のＮチャンネルトランジスタとは異なる第５のＮチャンネルトランジスタのゲートとの双方に接続された第１のインバータ、
入力側が上記第１の入力端子に接続され、出力側が、上記第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、上記第２のＰチャンネルトランジスタとは異なる第６のＰチャンネルトランジスタのゲートと、その第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、上記第２のＮチャンネルトランジスタとは異なる第６のＮチャンネルトランジスタのゲートとの双方に接続された第１の遅延回路、
入力側が上記第１の入力端子に接続され、出力側が、上記第３のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、上記第３のＰチャンネルトランジスタとは異なる第７のＰチャンネルトランジスタのゲートと、その第３のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、上記第３のＮチャンネルトランジスタとは異なる第７のＮチャンネルトランジスタのゲートとの双方に接続された第２のインバータ、および
入力側が上記第２の入力端子に接続され、出力側が、上記第４のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、上記第４のＰチャンネルトランジスタとは異なる第８のＰチャンネルトランジスタのゲートと、その第４のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、上記第４のＮチャンネルトランジスタとは異なる第８のＮチャンネルトランジスタのゲートとの双方に接続された第２の遅延回路を備えたことを特徴とする。
【００２０】
本発明の第４の差動信号出力回路では、後述する実施形態で説明するように、第１，第２の入力端子に互いに論理が異なる２つの信号が入力され、入力されたそれら２つの信号間のスキューが、第１，第２の遅延回路の遅延時間未満であれば、それら２つの信号のうちの遅れて変化した信号のタイミングで、それら２つの信号が同時に変化して出力されるため、小さなスキューを有する差動信号が出力されることとなる。また、入力された２つの信号間のスキューが、第１，第２の遅延回路の遅延時間以上であれば、これら入力された信号は通常の信号として出力される。従って、差動信号のスキューの低減化が図られるとともに、通常の、例えばパケットデータどうしを区別するために必要な所定時間論理‘０’を有する信号も得られる。
【００２１】
ここで、入力側が上記第１の接続点と上記第２の接続点との双方に接続された第１のラッチと、
入力側が上記第３の接続点と上記第４の接続点との双方に接続された第２のラッチと、
上記第１の出力端子が、上記第１の接続点と上記第２の接続点に接続されたものであることに代わり、上記第１のラッチの出力側に接続されたものであり、
上記第２の出力端子が、上記第３の接続点と上記第４の接続点に接続されたものであることに代わり、上記第２のラッチの出力側に接続されたものであることが好ましい。
【００２２】
このような回路構成にすると、第１，第２の接続点における論理が第１のラッチで保持され、第３，第４の接続点における論理が第２のラッチで保持されるため、第１，第２の接続点あるいは第３，第４の接続点がハイインピーダンス状態になった場合であっても第１，第２の出力端子の論理が安定する。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２４】
図１は、本発明の第１実施形態の差動信号出力回路を示す図である。
【００２５】
図１に示す差動信号出力回路１００には、２つのトランジスタ群１０１，１０２が備えられている。
【００２６】
第１のトランジスタ群１０１は、電源ＶｄｄからグラウンドＧＮＤにかけて順次直列に接続された、Ｐチャンネルトランジスタ１１（本発明の第２の差動信号出力回路にいう第１のＰチャンネルトランジスタに相当）と、Ｐチャンネルトランジスタ１２と、Ｎチャンネルトランジスタ２２と、Ｎチャンネルトランジスタ２１（本発明の第２の差動信号出力回路にいう第１のＮチャンネルトランジスタに相当）とから構成されている。
【００２７】
第２のトランジスタ群１０２は、電源ＶｄｄからグラウンドＧＮＤにかけて順次直列に接続された、Ｐチャンネルトランジスタ１５（本発明の第２の差動信号出力回路にいう第２のＰチャンネルトランジスタに相当）と、Ｐチャンネルトランジスタ１６と、Ｎチャンネルトランジスタ２６と、Ｎチャンネルトランジスタ２５（本発明の第２の差動信号出力回路にいう第２のＮチャンネルトランジスタに相当）とから構成されている。
【００２８】
また、差動信号出力回路１００には、第１のトランジスタ群１０１を構成する２つのＰチャンネルトランジスタ１１，１２のうちの一方であるＰチャンネルトランジスタ１１のゲートとその第１のトランジスタ群１０１を構成する２つのＮチャンネルトランジスタ２２，２１のうちの一方であるＮチャンネルトランジスタ２１のゲートとの接続点に接続された第１の入力端子５が備えられている。
【００２９】
また、差動信号出力回路１００には、第１のトランジスタ群１０１を構成する２つのＰチャンネルトランジスタ１１，１２のうちのグラウンドＧＮＤ側のＰチャンネルトランジスタ１２とその第１のトランジスタ群１０１を構成する２つのＮチャンネルトランジスタ２２，２１のうちの電源Ｖｄｄ側のＮチャンネルトランジスタ２２との接続点に接続された第１の出力端子６が備えられている。
【００３０】
さらに、差動信号出力回路１００には、第２のトランジスタ群１０２を構成する２つのＰチャンネルトランジスタ１５，１６のうちの一方であるＰチャンネルトランジスタ１５のゲートと、その第２のトランジスタ群１０２を構成する２つのＮチャンネルトランジスタ２６，２５のうちの一方であるＮチャンネルトランジスタ２５のゲートとに接続された第２の入力端子７が備えられている。
【００３１】
さらに、差動信号出力回路１００には、第２のトランジスタ群１０２を構成する２つのＰチャンネルトランジスタ１５，１６のうちのグラウンドＧＮＤ側のＰチャンネルトランジスタ１６とその第２のトランジスタ群１０２を構成する２つのＮチャンネルトランジスタ２６，２５のうちの電源Ｖｄｄ側のＮチャンネルトランジスタ２６との接続点に接続された第２の出力端子８が備えられている。
【００３２】
また、差動信号出力回路１００には、入力側が第２の入力端子７に接続され、出力側が、第１のトランジスタ群１０１を構成するＰチャンネルトランジスタ１２(本発明の第２の差動信号出力回路にいう第３のＰチャンネルトランジスタに相当)のゲートと、その第１のトランジスタ群１０１を構成するＮチャンネルトランジスタ２２(本発明の第２の差動信号出力回路にいう第３のＮチャンネルトランジスタに相当)のゲートとの双方に接続された第１のインバータ３１が備えられている。
【００３３】
さらに、入力側が第１の入力端子５に接続され、出力側が、第２のトランジスタ群１０２を構成するＰチャンネルトランジスタ１６(本発明の第２の差動信号出力回路にいう第４のＰチャンネルトランジスタに相当)のゲートと、その第２のトランジスタ群１０２を構成するＮチャンネルトランジスタ２６(本発明の第２の差動信号出力回路にいう第４のＮチャンネルトランジスタに相当)のゲートとの双方に接続された第２のインバータ３２が備えられている。
【００３４】
図２は、図１に示す差動信号出力回路の論理テーブルを示す図である。
【００３５】
図１に示す差動信号出力回路１００には４通りの組み合わせ（１），（２），（３），（４）の信号Ａ，Ｂが入力される。以下、図２に示す論理テーブルに従って差動信号出力回路１００の動作を説明する。
【００３６】
組み合わせ（１）では、第１，第２の入力端子５，７に、共に論理‘０’の信号Ａ，Ｂが入力される。すると、第１のトランジスタ群１０１のＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘０’の信号Ａが入力されるため、これらＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１はオン状態，オフ状態になる。また、Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２には第１のインバータ３１を経由して論理‘１’の信号Ｂが入力されるため、これらＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２はオフ状態，オン状態になる。Ｐチャンネルトランジスタ１１，１２がオン，オフ状態、Ｎチャンネルトランジスタ２２，２１もオン，オフ状態になるため、第１の出力端子６の信号Ｃはハイインピーダンス（Ｈｉｚ）状態になる。
【００３７】
一方、第２のトランジスタ群１０２のＰチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５には論理‘０’の信号Ｂが入力されるため、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５はオン状態，オフ状態になり、またＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には第２のインバータ３２を経由して論理‘１’の信号Ａが入力されるため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６はオフ状態，オン状態になる。従って、Ｐチャンネルトランジスタ１５，１６がオン，オフ状態、Ｎチャンネルトランジスタ２６，２５もオン，オフ状態になるため、第２の出力端子８の信号Ｄもハイインピーダンス（Ｈｉｚ）状態になる。
【００３８】
組み合わせ（２）では、第１，第２の入力端子５，７に、図２に示す論理‘０’，‘１’の信号Ａ，Ｂが入力される。すると、Ｐチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘０’の信号Ａが入力されるため、これらＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１はオン状態，オフ状態になる。また、Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２には第１のインバータ３１を経由して論理‘０’の信号Ｂが入力されるため、これらＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２もオン状態，オフ状態になる。Ｐチャンネルトランジスタ１１，１２がともにオン状態，Ｎチャンネルトランジスタ２２，２１がともにオフ状態になるため、第１の出力端子６からは論理‘１’の信号Ｃが出力される。
【００３９】
一方、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５には論理‘１’の信号Ｂが入力されるため、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５はオフ状態，オン状態になり、またＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には第２のインバータ３２を経由して論理‘１’の信号Ａが入力されるため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６もオフ状態，オン状態になる。従って、Ｐチャンネルトランジスタ１５，１６がともにオフ状態，Ｎチャンネルトランジスタ２６，２５がともにオン状態になるため、第２の出力端子８からは論理‘０’の信号Ｄが出力される。
【００４０】
組み合わせ（３）では、第１，第２の入力端子５，７に、図２に示す論理‘１’，‘０’の信号Ａ，Ｂが入力される。すると、Ｐチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘１’の信号Ａが入力されるため、これらＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１はオフ状態，オン状態になる。また、Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２には第１のインバータ３１を経由して論理‘１’の信号Ｂが入力されるため、これらＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２もオフ状態，オン状態になる。Ｐチャンネルトランジスタ１１，１２がともにオフ状態，Ｎチャンネルトランジスタ２２，２１がともにオン状態になるため、第１の出力端子６からは論理‘０’の信号Ｃが出力される。
【００４１】
一方、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５には論理‘０’の信号Ｂが入力されるため、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５はオン状態，オフ状態になり、またＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には第２のインバータ３２を経由して論理‘０’の信号Ａが入力されるため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６もオン状態，オフ状態になる。従って、Ｐチャンネルトランジスタ１５，１６がともにオン状態，Ｎチャンネルトランジスタ２６，２５がともにオフ状態になるため、第２の出力端子８からは論理‘１’の信号Ｄが出力される。
【００４２】
組み合わせ（４）では、第１，第２の入力端子５，７に、共に論理‘１’の信号Ａ，Ｂが入力される。すると、Ｐチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘１’の信号Ａが入力されるため、これらＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１はオフ状態，オン状態になる。また、Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２には第１のインバータ３１を経由して論理‘０’の信号Ｂが入力されるため、これらＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２はオン状態，オフ状態になる。Ｐチャンネルトランジスタ１１，１２がオフ，オン状態、Ｎチャンネルトランジスタ２２，２１もオフ，オン状態になるため、第１の出力端子６の信号Ｃはハイインピーダンス（Ｈｉｚ）状態になる。
【００４３】
一方、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５には論理‘１’の信号Ｂが入力されるため、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５はオフ状態，オン状態になり、またＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には第２のインバータ３２を経由して論理‘０’の信号Ａが入力されるため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６はオン状態，オフ状態になる。従って、Ｐチャンネルトランジスタ１５，１６がオフ，オン状態、Ｎチャンネルトランジスタ２６，２５もオフ，オン状態になるため、第２の出力端子８の信号Ｄもハイインピーダンス（Ｈｉｚ）状態になる。
【００４４】
このように、差動信号出力回路１００は、第１，第２の入力端子５，７に互いに論理が異なる２つの信号Ａ，Ｂが入力されると、それら入力された信号Ａ，Ｂの論理が反転された論理を有する信号Ｃ，Ｄが第１，第２の出力端子６，８から出力される。また、第１，第２の入力端子５，７に共に論理が同じ２つの信号Ａ，Ｂが入力されると、第１，第２の出力端子６，８がハイインピーダンス状態となる。
【００４５】
図３は、本発明の第２実施形態の差動信号出力回路を示す図、図４は、図３に示す差動信号出力回路の論理テーブルを示す図である。
【００４６】
図３に示す差動信号出力回路２００の構成は、図１に示す差動信号出力回路１００の構成と比較し、差動信号出力回路１００を構成する第１のトランジスタ群１０１の出力側に第１のラッチ３７が接続されるとともに、第２のトランジスタ群１０２の出力側に第２のラッチ３８が接続されている点が異なっている。
【００４７】
第１のラッチ３７は、インバータ３３とインバータ３４から構成されている。また第２のラッチ３８は、インバータ３５とインバータ３６から構成されている。このような第１，第２のラッチ３７，３８を備えると、第１，第２の出力端子６，８における論理がこれら第１，第２のラッチ３７，３８で保持されるため、第１，第２のトランジスタ群１０１，１０２から出力される信号（図１に示す信号Ｃ，Ｄ）がハイインピーダンス状態になった場合であっても、図４の論理テーブルに示すように、前回から出力されている信号Ａ’，Ｂ’が出力され続ける。
【００４８】
図５は、本発明の第３実施形態の差動信号出力回路を示す図である。
【００４９】
本回路は、ＵＳＢに差動信号を出力する出力バッファとしても、ＵＳＢから差動信号を入力するレシーバ回路の入力バッファ回路としても、差動信号間のスキューを低減する回路としても用いることができる。
【００５０】
図５に示す差動信号出力回路１０には、４つのトランジスタ群１，２，３，４が備えられている。
【００５１】
第１のトランジスタ群１は、電源ＶｄｄからグラウンドＧＮＤにかけて順次直列に接続された、Ｐチャンネルトランジスタ１１（本発明の第４の差動信号出力回路（以下、単に本発明と記述する））にいう第１のＰチャンネルトランジスタに相当）と、Ｐチャンネルトランジスタ１２と、Ｎチャンネルトランジスタ２２と、Ｎチャンネルトランジスタ２１（本発明にいう第１のＮチャンネルトランジスタに相当）とから構成されている。
【００５２】
第２のトランジスタ群２は、電源ＶｄｄからグラウンドＧＮＤにかけて順次直列に接続された、Ｐチャンネルトランジスタ１３（本発明にいう第２のＰチャンネルトランジスタに相当）と、Ｐチャンネルトランジスタ１４と、Ｎチャンネルトランジスタ２４と、Ｎチャンネルトランジスタ２３（本発明にいう第２のＮチャンネルトランジスタに相当）とから構成されている。
【００５３】
第３のトランジスタ群３は、電源ＶｄｄからグラウンドＧＮＤにかけて順次直列に接続された、Ｐチャンネルトランジスタ１５（本発明にいう第３のＰチャンネルトランジスタに相当）と、Ｐチャンネルトランジスタ１６と、Ｎチャンネルトランジスタ２６と、Ｎチャンネルトランジスタ２５（本発明にいう第３のＮチャンネルトランジスタに相当）とから構成されている。
【００５４】
第４のトランジスタ群４は、電源ＶｄｄからグラウンドＧＮＤにかけて順次直列に接続された、Ｐチャンネルトランジスタ１７（本発明にいう第４のＰチャンネルトランジスタに相当）と、Ｐチャンネルトランジスタ１８と、Ｎチャンネルトランジスタ２８と、Ｎチャンネルトランジスタ２７（本発明にいう第４のＮチャンネルトランジスタに相当）とから構成されている。
【００５５】
また、差動信号出力回路１０には、第１のトランジスタ群１を構成する２つのＰチャンネルトランジスタ１１，１２のうちの一方であるＰチャンネルトランジスタ１１のゲートと、その第１のトランジスタ群１を構成する２つのＮチャンネルトランジスタ２２，２１のうちの一方であるＮチャンネルトランジスタ２１のゲートと、第２のトランジスタ群２を構成する２つのＰチャンネルトランジスタ１３，１４のうちの一方であるＰチャンネルトランジスタ１３のゲートと、その第２のトランジスタ群２を構成する２つのＮチャンネルトランジスタ２４，２３のうちの一方であるＮチャンネルトランジスタ２３のゲートとの全てに接続された第１の入力端子５が備えられている。
【００５６】
さらに、差動信号出力回路１０には、第１のトランジスタ群１を構成する２つのＰチャンネルトランジスタ１１，１２のうちのグラウンドＧＮＤ側のＰチャンネルトランジスタ１２とその第１のトランジスタ群１を構成する２つのＮチャンネルトランジスタ２２，２１のうちの電源Ｖｄｄ側のＮチャンネルトランジスタ２２との第１の接続点１ａと、第２のトランジスタ群２を構成する２つのＰチャンネルトランジスタ１３，１４のうちのグラウンドＧＮＤ側のＰチャンネルトランジスタ１４とその第２のトランジスタ群２を構成する２つのＮチャンネルトランジスタ２４，２３のうちの電源Ｖｄｄ側のＮチャンネルトランジスタ２４との第２の接続点２ａと、それら第１，第２の接続点１ａ，２ａの双方に接続された第６の接続点６ａとが備えられている。
【００５７】
また、差動信号出力回路１０には、第３のトランジスタ群３を構成する２つのＰチャンネルトランジスタ１５，１６のうちの一方であるＰチャンネルトランジスタ１５のゲートと、その第３のトランジスタ群３を構成する２つのＮチャンネルトランジスタ２６，２５のうちの一方であるＮチャンネルトランジスタ２５のゲートと、第４のトランジスタ群４を構成する２つのＰチャンネルトランジスタ１７，１８のうちの一方であるＰチャンネルトランジスタ１７のゲートと、その第４のトランジスタ群４を構成する２つのＮチャンネルトランジスタ２８，２７のうちの一方であるＮチャンネルトランジスタ２７のゲートとの全てに接続された第２の入力端子７が備えられている。
【００５８】
さらに、差動信号出力回路１０には、第３のトランジスタ群３を構成する２つのＰチャンネルトランジスタ１５，１６のうちのグラウンドＧＮＤ側のＰチャンネルトランジスタ１６とその第３のトランジスタ群３を構成する２つのＮチャンネルトランジスタ２６，２５のうちの電源Ｖｄｄ側のＮチャンネルトランジスタ２６との第３の接続点３ａと、第４のトランジスタ群４を構成する２つのＰチャンネルトランジスタ１７，１８のうちのグラウンドＧＮＤ側のＰチャンネルトランジスタ１８とその第４のトランジスタ群４を構成する２つのＮチャンネルトランジスタ２８，２７のうちの電源Ｖｄｄ側のＮチャンネルトランジスタ２８との第４の接続点４ａと、それら第３，第４の接続点３ａ，４ａの双方に接続された第８の接続点８ａとが備えられている。
【００５９】
また、差動信号出力回路１０には、入力側が第２の入力端子７に接続され、出力側が、第１のトランジスタ群１を構成するＰチャンネルトランジスタ１２(本発明にいう第５のＰチャンネルトランジスタに相当)のゲートと、その第１のトランジスタ群１を構成するＮチャンネルトランジスタ２２(本発明にいう第５のＮチャンネルトランジスタに相当)のゲートとの双方に接続された第１のインバータ３１が備えられている。
【００６０】
さらに、入力側が第１の入力端子５に接続され、出力側が、第２のトランジスタ群２を構成するＰチャンネルトランジスタ１４(本発明にいう第６のＰチャンネルトランジスタに相当)のゲートと、その第２のトランジスタ群２を構成するＮチャンネルトランジスタ２４(本発明にいう第６のＮチャンネルトランジスタに相当)のゲートとの双方に接続された第１の遅延回路４１が備えられている。この第１の遅延回路４１は所定の遅延時間を有する。
【００６１】
また、入力側が第１の入力端子５に接続され、出力側が、第３のトランジスタ群３を構成するＰチャンネルトランジスタ１６(本発明にいう第７のＰチャンネルトランジスタに相当)のゲートと、その第３のトランジスタ群３を構成するＮチャンネルトランジスタ２６(本発明にいう第７のＮチャンネルトランジスタに相当)のゲートとの双方に接続された第２のインバータ３２が備えられている。
【００６２】
さらに、入力側が第２の入力端子７に接続され、出力側が、第４のトランジスタ群４を構成するＰチャンネルトランジスタ１８(本発明にいう第８のＰチャンネルトランジスタに相当)のゲートと、その第４のトランジスタ群４を構成するＮチャンネルトランジスタ２８(本発明にいう第８のＮチャンネルトランジスタに相当)のゲートとの双方に接続された第２の遅延回路４２が備えられている。この第２の遅延回路４２は、前述した第１の遅延回路４１の遅延時間と同じ遅延時間を有する。
【００６３】
ここで、遅延回路４１，４２の具体例としてはインバータを偶数個複数段に接続した回路を用いることができ、段数を変えることによって、遅延時間を可変することができる。
【００６４】
また、この差動信号出力回路１０には、入力側が第１の接続点１ａと第２の接続点２ａとの双方に接続されたインバータ３３，３４からなる第１のラッチ３７と、入力側が第３の接続点３ａと第４の接続点４ａとの双方に接続されたインバータ３５，３６からなる第２のラッチ３８が備えられている。
【００６５】
さらに、第１のラッチ３７の出力側に接続された第１の出力端子６、および第２のラッチ３８の出力側に接続された第２の出力端子８も備えられている。
【００６６】
このように構成された差動信号出力回路１０の動作について、図５に加え、図６および図７を参照して説明する。
【００６７】
図６は、図５に示す差動信号出力回路の動作波形を示す図、図７は、差動信号出力回路の各トランジスタの状態変化を示す図である。
【００６８】
図５に示す差動信号出力回路１０の動作は、図７に示す４つの項目（１），（２），（３），（４）に大きく分類される。以下、詳細に説明する。
【００６９】
最初の時点では、第１，第２の入力端子５，７には、図６に示すように，論理‘０’，‘１’の信号Ａ，Ｂが入力されているものとする。第１のトランジスタ群１のＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘０’の信号Ａが入力されているため、これらＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１はオン状態，オフ状態にある。また、Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２には第１のインバータ３１を経由して論理‘０’の信号Ｂが入力されているため、これらＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２もオン状態，オフ状態にある。Ｐチャンネルトランジスタ１１，１２がともにオン状態，Ｎチャンネルトランジスタ２２，２１がともにオフ状態にあるため、第１のトランジスタ群１の第１の接続点１ａは論理‘１’にある。
【００７０】
また、第２のトランジスタ群２のＰチャンネルトランジスタ１３，Ｎチャンネルトランジスタ２３には論理‘０’の信号Ａが入力されているため、これらＰチャンネルトランジスタ１３，Ｎチャンネルトランジスタ２３はオン状態，オフ状態にあり、またＰチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４には第１の遅延回路４１を経由して論理‘０’の信号ＡＤＥＬＡＹが入力されているため、これらＰチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４もオン状態，オフ状態にある。従って、第２の接続点２ａも第１の接続点１ａと同様に論理‘１’にある。従って、第１の接続点１ａと第２の接続点２ａが接続されてなる第６の接続点６ａの信号ＡＮも論理‘１’にある。この論理‘１’は第１のラッチ３７で反転されて論理‘０’の信号Ａ’が第１の出力端子６から出力されている。
【００７１】
一方、第３のトランジスタ群３のＰチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５には論理‘１’の信号Ｂが入力されているため、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５はオフ状態，オン状態にあり、またＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には第２のインバータ３２を経由して論理‘１’の信号Ａが入力されているため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６もオフ状態，オン状態にある。従って、Ｐチャンネルトランジスタ１５，１６がともにオフ状態，Ｎチャンネルトランジスタ２６，２５がともにオン状態にあるため、第３の接続点３ａは論理‘０’にある。また、第４のトランジスタ群４のＰチャンネルトランジスタ１７，Ｎチャンネルトランジスタ２７には論理‘１’の信号Ｂが入力されているため、Ｐチャンネルトランジスタ１７，Ｎチャンネルトランジスタ２７はオフ状態，オン状態にあり、またＰチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８には第２の遅延回路４２を経由して論理‘１’の信号ＢＤＥＬＡＹが入力されているため、Ｐチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８もオフ状態，オン状態にある。従って、第４の接続点４ａも第３の接続点３ａと同様に論理‘０’にある。このため、第３の接続点３ａと第４の接続点４ａが接続されてなる第８の接続点８ａの信号ＢＮは論理‘０’にあり、この論理‘０’が第２のラッチ３８で反転されて第２の出力端子８から論理‘１’の信号Ｂ’が出力されている。
【００７２】
このような状態で、先ず、図７に示す項目（１）の動作が行なわれる。この動作では、信号Ａが論理‘０’→‘１’に変化し、次いで、第１，第２の遅延回路４１，４２の遅延時間未満に信号Ｂが論理‘１’→‘０’に変化する。
【００７３】
先ず、図６に示すように、信号Ａが論理‘０’から論理‘１’に変化する。すると、図７に示すように、第１のトランジスタ群１では、ともにオン状態にあるＰチャンネルトランジスタ１１，１２のうちのＰチャンネルトランジスタ１１がオフ状態になり、一方ともにオフ状態にあるＮチャンネルトランジスタ２２，２１のうちのＮチャンネルトランジスタ２１がオン状態になるため、第１の接続点１ａはハイインピーダンス状態（以下、Ｈｉｚ状態と記述する）になる。また第２のトランジスタ群２においても、ともにオン状態にあるＰチャンネルトランジスタ１３，１４のうちのＰチャンネルトランジスタ１３がオフ状態になり、一方ともにオフ状態にあるＮチャンネルトランジスタ２４，２３のうちのＮチャンネルトランジスタ２３がオン状態になるため、第２の接続点２ａもＨｉｚ状態になる。第１の接続点１ａ，第２の接続点２ａはともにＨｉｚ状態になるため、第１のラッチ３７の状態は変化せず、従って第１の出力端子６からは論理‘０’の信号Ａ’が出力され続ける。
【００７４】
一方、第３のトランジスタ群３では、第２のインバータ３２を経由して論理‘０’の信号Ａが入力されるため、図７に示すように、ともにオン状態にあるＮチャンネルトランジスタ２６，２５のうちのＮチャンネルトランジスタ２６がオフ状態になり、またともにオフ状態にあるＰチャンネルトランジスタ１５，１６のうちのＰチャンネルトランジスタ１６がオン状態になる。従って、第３の接続点３ａはＨｉｚ状態になる。ここで、第４のトランジスタ群４の各トランジスタの状態は変化しないため、第４の接続点４ａは論理‘０’にあり、第２のラッチ３８の状態も変化せず、従って第２の出力端子８からは論理‘１’の信号Ｂ’が出力され続ける。このように、信号Ａが論理‘０’→‘１’に変化した時点では、信号Ａ’Ｂ’の論理は変化しない。
【００７５】
次いで、第１，第２の遅延回路４１，４２の遅延時間経過前に、信号Ｂが論理‘１’→‘０’に変化する。論理‘０’に変化した信号Ｂは第３のトランジスタ群３のＮチャンネルトランジスタ２５，Ｐチャンネルトランジスタ１５に入力され、これによりＮチャンネルトランジスタ２５，Ｐチャンネルトランジスタ１５はオフ状態，オン状態となり、一方Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には第２のインバータ３２を経由して論理‘０’の信号Ａが入力されているため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６はオン状態，オフ状態にある。従って、Ｐチャンネルトランジスタ１５，１６はオン状態、Ｎチャンネルトランジスタ２６，２５はオフ状態となり第３の接続点３ａはＨｉｚ状態から論理‘１’に変化する。さらに、論理‘０’に変化した信号Ｂは第４のトランジスタ群４のＮチャンネルトランジスタ２７，Ｐチャンネルトランジスタ１７に入力され、これによりＮチャンネルトランジスタ２７，Ｐチャンネルトランジスタ１７はオフ状態，オン状態となり、一方Ｐチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８には、遅延時間以前に信号Ｂが論理‘１’→論理‘０’に変化したため、第２の遅延回路４２を経由して論理‘１’の信号ＢＤＥＬＡＹがまだ入力され続けており、Ｐチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８はオフ状態，オン状態にある。従って、Ｐチャンネルトランジスタ１７，１８はオン，オフ状態、Ｎチャンネルトランジスタ２５，２７もオン，オフ状態となり、第４の接続点４ａはＨｉｚ状態に変化する。このため、第３の接続点３ａと第４の接続点４ａが接続されてなる第８の接続点８ａの信号ＢＮは論理‘１’になり、この論理‘１’の信号ＢＮが第２のラッチ回路３８で反転され、これにより信号Ｂ’は論理‘１’から論理‘０’に変化する。
【００７６】
また、第１のインバータ３１を経由して論理‘１’の信号Ｂが、第１のトランジスタ群１のＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２に入力され、これによりＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２がオフ状態，オン状態になる。ここで、第１のトランジスタ群１のＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘１’の信号Ａが入力されているため、オフ状態，オン状態にある。従って、Ｐチャンネルトランジスタ１１，１２がともにオフ状態、Ｎチャンネルトランジスタ２２，２１がともにオン状態になり、第１の接続点１ａは論理‘０’になる。一方、第２の接続点２ａはＨｉｚ状態にあるため、第１の接続点１ａと第２の接続点２ａが接続されてなる第６の接続点６ａの信号ＡＮは論理‘０’となり、この論理‘０’の信号ＡＮが第１のラッチ回路３７で反転され、これにより信号Ａ’は論理‘０’から論理‘１’に変化する。このように、項目（１）では、信号Ａ，Ｂ間のスキューに起因して、先ず信号Ａが論理‘０’から論理‘１’に変化し、次いで信号Ｂが論理‘１’から論理‘０’に変化する。この場合、信号Ａが論理‘０’から論理‘１’に変化した時点では出力信号Ａ’，Ｂ’の論理は変化せずそのままの状態が維持され、信号Ｂが論理‘１’から論理‘０’に変化した時点で出力信号Ａ’，Ｂ’の論理が変化する。さらに、所定の遅延時間経過後、第１，第２の遅延回路４１，４２から、図６に示すように、論理‘１’の信号ＡＤＥＬＡＹ，論理‘０’の信号ＢＤＥＬＡＹが出力される。
【００７７】
次に、図７に示す項目（２）の動作が行なわれる。この動作では、先ず、信号Ｂが論理‘０’→‘１’に変化し、次いで第１，第２の遅延回路４１，４２の遅延時間経過前に信号Ａが論理‘１’→‘０’に変化する。
【００７８】
図６に示すように、先ず、信号Ｂが論理‘０’から論理‘１’に変化する。すると、図７に示すように、第３のトランジスタ群３では、ともにオン状態にあるＰチャンネルトランジスタ１５，１６のうちのＰチャンネルトランジスタ１５がオフ状態になり、またともにオフ状態にあるＮチャンネルトランジスタ２６，２５のうちのＮチャンネルトランジスタ２５がオン状態になる。従って、第３の接続点３ａはＨｉｚ状態になる。また、第４のトランジスタ群４では、Ｐチャンネルトランジスタ１７がオフ状態、Ｎチャンネルトランジスタ２７がオン状態になる。ここで、Ｐチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８には、第２の遅延回路４２からの論理‘０’の信号ＢＤＥＬＡＹが入力されているため、Ｐチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８は、オン状態、オフ状態にある。従って、第４の接続点４ａもＨｉｚ状態になる。このように、信号Ｂが論理‘０’→‘１’に変化した時点では、信号Ｂ’の論理は変化しない。
【００７９】
また、第１のトランジスタ群１では、第１のインバータ３１を経由して論理‘０’の信号Ｂが入力され、ともにオン状態にあるＮチャンネルトランジスタ２２，２１のうちのＮチャンネルトランジスタ２２がオフ状態になり、ともにオフ状態にあるＰチャンネルトランジスタ１１，１２のうちのＰチャンネルトランジスタ１２がオン状態になるため、第１の接続点１ａはＨｉｚ状態になる。また第２のトランジスタ群２では、Ｐチャンネルトランジスタ１３，Ｎチャンネルトランジスタ２３には、論理‘１’の信号Ａが入力されているため、Ｐチャンネルトランジスタ１３，Ｎチャンネルトランジスタ２３は、オフ状態、オン状態にある。またＰチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４には、第１の遅延回路４１からの論理‘１’の信号ＡＤＥＬＡＹが入力されているため、Ｐチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４は、オフ状態、オン状態にある。即ち、Ｐチャンネルトランジスタ１３，１４はともにオフ状態、Ｎチャンネルトランジスタ２４，２３はともにオン状態であり、従って第２の接続点２ａは論理‘０’にある。このため、信号Ｂが論理‘０’→‘１’に変化した時点では、信号Ａ’の論理も変化しない。
【００８０】
次いで、信号Ａが論理‘１’→‘０’に変化する。論理‘０’に変化した信号Ａは第１のトランジスタ群１のＮチャンネルトランジスタ２１，Ｐチャンネルトランジスタ１１に入力され、これにより図７に示すように、Ｎチャンネルトランジスタ２１，Ｐチャンネルトランジスタ１１はオフ状態，オン状態となり、一方Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２には第１のインバータ３１を経由して論理‘０’の信号Ｂが入力されているため、Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２はオン状態，オフ状態にある。従って、Ｐチャンネルトランジスタ１１，１２はともにオン状態、Ｎチャンネルトランジスタ２１，２２はともにオフ状態になり、第１の接続点１ａはＨｉｚ状態から論理‘１’に変化する。さらに、論理‘０’に変化した信号Ａは第２のトランジスタ群２のＮチャンネルトランジスタ２３，Ｐチャンネルトランジスタ１３に入力され、これによりＮチャンネルトランジスタ２３，Ｐチャンネルトランジスタ１３はオフ状態，オン状態となり、一方Ｐチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４には第１の遅延回路４１を経由して、図６に示す論理‘１’の信号ＡＤＥＬＡＹが入力されているため、Ｐチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４はオフ状態，オン状態にある。従って、第２の接続点２ａはＨｉｚ状態に変化する。このため、第６の接続点６ａの信号ＡＮは論理‘１’になり、この論理‘１’の信号ＡＮが第１のラッチ回路３７で反転され、これにより信号Ａ’は論理‘１’から論理‘０’に変化する。
【００８１】
また、第２のインバータ３１を経由して論理‘１’の信号Ａが、第３のトランジスタ群３のＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６に入力され、これによりＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６がオフ状態，オン状態になる。ここで、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５には論理‘１’の信号Ｂが入力されているため、オフ状態，オン状態にある。従って、Ｐチャンネルトランジスタ１５，１６がともにオフ状態、Ｎチャンネルトランジスタ２６，２５がともにオン状態になり、第３の接続点３ａは論理‘０’になる。一方、第４の接続点４ａはＨｉｚ状態にあるため、第８の接続点８ａの信号ＢＮは論理‘０’となり、この論理‘０’の信号ＢＮが第２のラッチ回路３８で反転され、これにより信号Ｂ’は論理‘０’から論理‘１’に変化する。このように、項目（２）では、信号Ａ，Ｂ間のスキューに起因して、先ず信号Ｂが論理‘０’から論理‘１’に変化し、次いで信号Ａが論理‘１’から論理‘０’に変化する。この場合、信号Ｂが論理‘０’から論理‘１’に変化した時点では出力信号Ａ’，Ｂ’の論理は変化せずにそのままの状態が維持され、信号Ａが論理‘１’から論理‘０’に変化した時点で出力信号Ａ’，Ｂ’の論理が変化する。従って、項目（１）と相俟って論理が互いに反転した差動信号のスキューを低減することができる。
【００８２】
次に、項目（３）について説明する。ここでは、信号Ａのみの論理が‘０’→‘１’に変化する。
【００８３】
図６に示すように、信号Ａが論理‘０’から論理‘１’に変化する。すると、第１のトランジスタ群１では、図７に示すように、ともにオン状態にあるＰチャンネルトランジスタ１１，１２のうちのＰチャンネルトランジスタ１１がオフ状態になり、ともにオフ状態にあるＮチャンネルトランジスタ２２，２１のうちのＮチャンネルトランジスタ２１がオン状態になるため、第１の接続点１ａはＨｉｚ状態になる。また第２のトランジスタ群２では、Ｐチャンネルトランジスタ１３，Ｎチャンネルトランジスタ２３がオフ状態，オン状態になる。また、この時点では第１の遅延回路４１からは論理‘０’の信号ＡＤＥＬＡＹが出力されているため、Ｐチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４はオン状態，オフ状態であり、従って第２の接続点２ａもＨｉｚ状態にある。このため、第１のラッチ３７は変化せず論理‘０’の信号Ａ’が出力され続ける。
【００８４】
第３のトランジスタ群３では、第２のインバータ３２を経由して論理‘０’の信号Ａが入力されるため、ともにオン状態にあるＮチャンネルトランジスタ２６，２５のうちのＮチャンネルトランジスタ２６がオフ状態になり、またともにオフ状態にあるＰチャンネルトランジスタ１５，１６のうちのＰチャンネルトランジスタ１６がオン状態になる。従って、第３の接続点３ａはＨｉｚ状態になる。また、第４の接続点４ａもＨｉｚ状態であるため、論理‘１’の信号Ｂ’が出力され続ける。
【００８５】
ここで、第１の遅延回路４１が有する遅延時間経過後、その第１の遅延回路４１から論理‘１’の信号ＡＤＥＬＡＹが出力される。すると、Ｐチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４がオフ状態，オン状態になり、第２の接続点２ａが論理‘０’になり、第１のラッチ３７を経由して論理信号Ａ’が論理‘０’→‘１’に変化する。
【００８６】
次に、項目（４）について説明する。ここでは、信号Ｂのみの論理が‘１’→‘０’に変化する。
【００８７】
信号Ｂが論理‘１’から論理‘０’に変化する。すると、第３のトランジスタ群３では、Ｎチャンネルトランジスタ２５，Ｐチャンネルトランジスタ１５がオフ状態，オン状態になる。またＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には、第２のインバータ３２を経由して論理‘０’の信号Ａが入力されているため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６はオン状態，オフ状態にある。このため第３の接続点３ａは論理‘１’になる。
【００８８】
第４のトランジスタ群４では、Ｎチャンネルトランジスタ２７，Ｐチャンネルトランジスタ１７がオフ状態，オン状態になる。また、この時点では第２の遅延回路４２から論理‘１’の信号ＢＤＥＬＡＹが出力されているため、Ｐチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８はオフ状態，オン状態であり、従って第２の接続点２ａはＨｉｚ状態になる。このため、第８の接続点８ａは論理‘１’になり、第２のラッチ３８を経由して論理‘０’の信号Ｂ’が出力される。
【００８９】
また、第１のインバータ３１を経由して論理‘１’の信号Ｂが、第１のトランジスタ群１のＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２に入力され、これによりＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２がオフ状態，オン状態になる。ここで、Ｐチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘１’の信号Ａが入力されているため、オフ状態，オン状態にある。従って、Ｐチャンネルトランジスタ１１，１２がともにオフ状態、Ｎチャンネルトランジスタ２２，２１がともにオン状態になり、第１の接続点１ａは論理‘０’になる。一方、第２の接続点２ａも論理‘０’にあるため、第６の接続点６ａの信号ＡＮは論理‘０’の状態が維持され、第１のラッチ３７を経由して論理‘１’の信号Ａ’が出力され続ける。
【００９０】
次いで、第２の遅延回路４２が有する遅延時間経過後、その第２の遅延回路４２から論理‘０’の信号ＢＤＥＬＡＹが出力される。すると、Ｎチャンネルトランジスタ２８，Ｐチャンネルトランジスタ１８がオフ状態，オン状態になり、第８の接続点８ａの論理‘１’が維持される。従って、論理‘０’の信号Ｂ’が維持される。
【００９１】
このように、本実施形態の差動信号出力回路１０は、入力された信号Ａ，Ｂ間のスキューが、第１，第２の遅延回路４１，４２が有する遅延時間未満であれば、これら信号Ａ，Ｂを差動信号とみなしてスキューを低減する回路として動作し、入力された信号Ａ，Ｂ間のスキューが、第１，第２の遅延回路４１，４２が有する遅延時間以上であれば、バッファ動作を行ない、入力された信号Ａ，Ｂを通常の信号として出力する。従って、差動信号のスキューの低減化が図られるとともに、例えばパケットデータどうしを区別するために必要な所定時間論理‘０’を有する信号を出力することができる。
【００９２】
尚、本実施形態では、第１の遅延回路が有する遅延時間と第２の遅延回路が有する遅延時間を同じ遅延時間で説明したが、本発明は、これに限られるものではなく、第１の遅延回路が有する遅延時間と第２の遅延回路が有する遅延時間は異なっていてもよい。このようにすると、入力される２つの信号の最初の部分におけるスキューと最後の部分におけるスキューとを区別して処理することができる。
【００９３】
また、本実施形態では、第１，第２のラッチの出力側に接続された第１，第２の出力端子の例で説明したが、本発明は、これに限られるものではなく、第１の出力端子が、第１の接続点と第２の接続点に接続され、また第２の出力端子が、第３の接続点と第４の接続点に接続されたものであればよい。
【００９４】
【発明の効果】
以上説明したように、本発明の差動信号出力回路によれば、小さなスキューを有する差動信号を出力することができるとともに、差動信号以外の通常の信号をも出力することができる。又、転送等で生じた差動信号のスキューを低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の差動信号出力回路を示す図である。
【図２】図１に示す差動信号出力回路の論理テーブルを示す図である。
【図３】本発明の第２実施形態の差動信号出力回路を示す図である。
【図４】図３に示す差動信号出力回路の論理テーブルを示す図である。
【図５】本発明の第３実施形態の差動信号出力回路を示す図である。
【図６】図５に示す差動信号出力回路の動作波形を示す図である。
【図７】差動信号出力回路の各トランジスタの状態変化を示す図である。
【図８】ＵＳＢの信号波形を示す図である。
【図９】小さなスキューを有する差動信号を生成する回路の一例を示す図である。
【図１０】図９に示す回路の動作波形を示す図である。
【符号の説明】
１，２，３，４，１０１，１０２ トランジスタ群
１ａ，２ａ，３ａ，４ａ，６ａ，８ａ 接続点
５，７ 入力端子
６，８ 出力端子
１０，１００，２００ 差動信号出力回路
１１，１２，１３，１４，１５，１６，１７，１８ Ｐチャンネルトランジスタ
２１，２２，２３，２４，２５，２６，２７，２８ Ｎチャンネルトランジスタ
３１，３２，３３，３４，３５，３６ インバータ
３７，３８ ラッチ
４１，４２ 遅延回路
【発明の属する技術分野】
本発明は、互いに論理が異なる差動信号を伝送するＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）等の差動信号間のスキューを改善するのに好適な差動信号出力回路に関する。
【０００２】
【従来の技術】
近年、パソコンを構成するキーボードやマウス等の各モジュールそれぞれに備えられたコネクタの規格を統一化するために、上述のようなＵＳＢが採用されつつある。パソコンを構成する各モジュール間では、このＵＳＢを介して互いに論理が異なる差動信号に基づく一連のパケットデータのやり取りが行なわれる。このＵＳＢでは、データがシリアル転送されるため配線の本数は少なく、従って各モジュールのコネクタのピン数は少なくて済み、またそのコネクタに接続されるケーブルの径も比較的小さくて済む。またＵＳＢでは、差動信号によりデータ転送が行なわれるため、同相のノイズ成分が相殺されてノイズの低減化が図られる。尚、一般に、パケットデータどうしを区別するために、隣接するパケットデータどうしの間に、共に論理‘０’の信号が所定時間だけ挿入される。
【０００３】
図８は、ＵＳＢの信号波形を示す図である。
【０００４】
図８に示すように、ＵＳＢでは、互いに論理が異なる２つの差動信号の一方が立ち下がり、他方が立ち上がる際の２つの信号が交差する電圧ＶCRは非常に狭い電圧範囲(図ではＶCRLとＶCRHの間)内に在ることが要求される。
【０００５】
ここで、差動信号どうしの時間的なタイミングのずれ(以下、スキューと称する)が大きいと、その差分信号が入力されたモジュール側では、正確なパケットデータを得ることは困難であり、従ってパケットデータの転送エラーが発生する場合がある。このため、差動信号のスキューを低減してＵＳＢに出力する差動信号出力回路や転送等で生じた差動信号のスキューを低減するレシーバ等が必要とされる。
【０００６】
図９は、小さなスキューを有する差動信号を生成する回路の一例を示す図、図１０は、図９に示す回路の動作波形を示す図である。
【０００７】
図９に示す回路は、入力端子１１３と、その入力端子１１３に接続されたインバータ１１１と、そのインバータ１１１の出力側に接続されたインバータ１１２と、そのインバータ１１２の出力側に接続された出力端子１１４と、インバータ１１１とインバータ１１２との接続点に接続された出力端子１１５とから構成されている。
【０００８】
インバータ１１１には、入力端子１１３を経由して、図１０に示す信号Ａが入力される。インバータ１１１は、入力された信号Ａの論理を反転して図１０に示す信号Ｂ’を生成する。生成された信号Ｂ’は、出力端子１１５を経由して外部に出力されるとともに、インバータ１１２に入力される。インバータ１１２は、入力された信号Ｂ’の論理を反転して信号Ａ’を生成する。生成された信号Ａ’は出力端子１１４を経由して外部に出力される。このようにして、インバータ１１２の遅延時間分のみの小さなスキューを有する差動信号Ａ’，Ｂ’が外部に出力される。
【０００９】
【発明が解決しようとする課題】
しかし、上述した回路では、小さなスキューを有する差動信号を外部に出力することはできるものの、前述したパケットデータどうしを区別するために必要な、例えば信号Ａ’，Ｂ’の双方が所定時間論理‘０’になるというような信号を外部に出力することはできないという問題がある。
【００１０】
本発明は、上記事情に鑑み、小さなスキューを有する差動信号を出力することができるとともに、差動信号以外の共に論理が‘０’又は‘１’の信号をも出力することができる差動信号出力回路を提供することを目的とする。又、転送等で生じた差動信号のスキューを低減する差動信号出力回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成する本発明の差動信号出力回路のうちの第１の差動信号出力回路は、第１，第２の入力端子に互いに論理が異なる２つの差動信号が入力され、入力されたそれら２つの信号間のスキューを、２つの信号のうちの遅れて変化した信号のタイミングで、それら２つの信号をほぼ同時に変化して出力することを特徴とする。
【００１２】
本発明の第１の差動信号出力回路は、入力された２つの差動信号のうちの遅れて変化した信号のタイミングで、２つの差動信号がほぼ同時に変化して出力される。従って、比較的大きなスキューを有する２つの差動信号が入力された場合であっても、比較的小さなスキューを有する差動信号が出力されることとなり、入力された２つの信号間のスキューの低減化が図られる。
【００１３】
また、上記目的を達成する本発明の差動信号出力回路のうちの第２の差動信号出力回路は、電源からグラウンドにかけて順次直列に接続された２つのＰチャンネルトランジスタと２つのＮチャンネルトランジスタとからなるトランジスタ群を２つ備えるとともに、
第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第１のＰチャンネルトランジスタのゲートと、その第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第１のＮチャンネルトランジスタのゲートとに接続された第１の入力端子、
上記第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタとその第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第１の接続点に接続された第１の出力端子、
第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第２のＰチャンネルトランジスタのゲートと、その第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第２のＮチャンネルトランジスタのゲートとに接続された第２の入力端子、
上記第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタとその第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの接続点に接続された第２の出力端子、
入力側が上記第２の入力端子に接続され、出力側が、上記第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、上記第１のＰチャンネルトランジスタとは異なる第３のＰチャンネルトランジスタのゲートと、その第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、上記第１のＮチャンネルトランジスタとは異なる第３のＮチャンネルトランジスタのゲートとの双方に接続された第１のインバータ、および
入力側が上記第１の入力端子に接続され、出力側が、上記第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、上記第２のＰチャンネルトランジスタとは異なる第４のＰチャンネルトランジスタのゲートと、その第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、上記第２のＮチャンネルトランジスタとは異なる第４のＮチャンネルトランジスタのゲートとの双方に接続された第２のインバータを備えたことを特徴とする。
【００１４】
本発明の第２の差動信号出力回路は、上記構成のため、後述する実施形態で説明するように、第１，第２の入力端子に互いに論理が異なる２つの信号が入力されると、それら入力された信号の論理が反転された論理を有する信号が第１，第２の出力端子から出力される。また、第１，第２の入力端子に共に論理が同じ２つの信号が入力されると、第１，第２の出力端子がハイインピーダンス状態となる。
【００１５】
ここで、入力側が上記第１の出力端子に接続された第１のラッチと、入力側が上記第２の出力端子に接続された第２のラッチとを備え、
上記第１のラッチの出力を第１の出力端子とし、上記第２のラッチの出力を第２の出力端子とすることが効果的である。
【００１６】
このような回路構成にすると、第１，第２の出力端子における論理が第１，第２のラッチで保持されるため、第１，第２の出力端子がハイインピーダンス状態になった場合であっても、安定した論理信号を出力することができる。
【００１７】
さらに、上記目的を達成する本発明の差動信号出力回路のうちの第３の差動信号出力回路は、第１，第２の入力端子に互いに論理が異なる２つの差動信号が入力され、入力されたそれら２つの信号間のスキューが、遅延回路で設定した遅延時間未満であれば、それら２つの信号のうちの遅れて変化した信号のタイミングで、それら２つの信号をほぼ同時に変化して出力し、入力された２つの信号間のスキューが、遅延回路で設定した遅延時間を超える場合には単なるバッファとして動作することを特徴とする。
【００１８】
本発明の第３の差動信号出力回路は、上記構成のため、小さなスキューを有する差動信号を出力することができるとともに、差動信号以外の共に論理が‘０’又は‘１’の信号をも出力することができる。
【００１９】
また、上記目的を達成する本発明の差動信号出力回路のうちの第４の差動信号出力回路は、電源からグラウンドにかけて順次直列に接続された２つのＰチャンネルトランジスタと２つのＮチャンネルトランジスタとからなるトランジスタ群を４つ備えるとともに、
４つのトランジスタ群のうちの第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第１のＰチャンネルトランジスタのゲートと、その第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第１のＮチャンネルトランジスタのゲートと、４つのトランジスタ群のうちの第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第２のＰチャンネルトランジスタのゲートと、その第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第２のＮチャンネルトランジスタのゲートとの全てに接続された第１の入力端子、
上記第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタとその第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第１の接続点と、上記第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタとその第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第２の接続点との双方に接続された第１の出力端子、
４つのトランジスタ群のうちの第３のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第３のＰチャンネルトランジスタのゲートと、その第３のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第３のＮチャンネルトランジスタのゲートと、４つのトランジスタ群のうちの第４のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第４のＰチャンネルトランジスタのゲートと、その第４のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第４のＮチャンネルトランジスタのゲートとの全てに接続された第２の入力端子、
上記第３のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタとその第３のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第３の接続点と、上記第４のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタとその第４のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第４の接続点との双方に接続された第２の出力端子、
入力側が上記第２の入力端子に接続され、出力側が、上記第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、上記第１のＰチャンネルトランジスタとは異なる第５のＰチャンネルトランジスタのゲートと、その第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、上記第１のＮチャンネルトランジスタとは異なる第５のＮチャンネルトランジスタのゲートとの双方に接続された第１のインバータ、
入力側が上記第１の入力端子に接続され、出力側が、上記第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、上記第２のＰチャンネルトランジスタとは異なる第６のＰチャンネルトランジスタのゲートと、その第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、上記第２のＮチャンネルトランジスタとは異なる第６のＮチャンネルトランジスタのゲートとの双方に接続された第１の遅延回路、
入力側が上記第１の入力端子に接続され、出力側が、上記第３のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、上記第３のＰチャンネルトランジスタとは異なる第７のＰチャンネルトランジスタのゲートと、その第３のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、上記第３のＮチャンネルトランジスタとは異なる第７のＮチャンネルトランジスタのゲートとの双方に接続された第２のインバータ、および
入力側が上記第２の入力端子に接続され、出力側が、上記第４のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、上記第４のＰチャンネルトランジスタとは異なる第８のＰチャンネルトランジスタのゲートと、その第４のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、上記第４のＮチャンネルトランジスタとは異なる第８のＮチャンネルトランジスタのゲートとの双方に接続された第２の遅延回路を備えたことを特徴とする。
【００２０】
本発明の第４の差動信号出力回路では、後述する実施形態で説明するように、第１，第２の入力端子に互いに論理が異なる２つの信号が入力され、入力されたそれら２つの信号間のスキューが、第１，第２の遅延回路の遅延時間未満であれば、それら２つの信号のうちの遅れて変化した信号のタイミングで、それら２つの信号が同時に変化して出力されるため、小さなスキューを有する差動信号が出力されることとなる。また、入力された２つの信号間のスキューが、第１，第２の遅延回路の遅延時間以上であれば、これら入力された信号は通常の信号として出力される。従って、差動信号のスキューの低減化が図られるとともに、通常の、例えばパケットデータどうしを区別するために必要な所定時間論理‘０’を有する信号も得られる。
【００２１】
ここで、入力側が上記第１の接続点と上記第２の接続点との双方に接続された第１のラッチと、
入力側が上記第３の接続点と上記第４の接続点との双方に接続された第２のラッチと、
上記第１の出力端子が、上記第１の接続点と上記第２の接続点に接続されたものであることに代わり、上記第１のラッチの出力側に接続されたものであり、
上記第２の出力端子が、上記第３の接続点と上記第４の接続点に接続されたものであることに代わり、上記第２のラッチの出力側に接続されたものであることが好ましい。
【００２２】
このような回路構成にすると、第１，第２の接続点における論理が第１のラッチで保持され、第３，第４の接続点における論理が第２のラッチで保持されるため、第１，第２の接続点あるいは第３，第４の接続点がハイインピーダンス状態になった場合であっても第１，第２の出力端子の論理が安定する。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２４】
図１は、本発明の第１実施形態の差動信号出力回路を示す図である。
【００２５】
図１に示す差動信号出力回路１００には、２つのトランジスタ群１０１，１０２が備えられている。
【００２６】
第１のトランジスタ群１０１は、電源ＶｄｄからグラウンドＧＮＤにかけて順次直列に接続された、Ｐチャンネルトランジスタ１１（本発明の第２の差動信号出力回路にいう第１のＰチャンネルトランジスタに相当）と、Ｐチャンネルトランジスタ１２と、Ｎチャンネルトランジスタ２２と、Ｎチャンネルトランジスタ２１（本発明の第２の差動信号出力回路にいう第１のＮチャンネルトランジスタに相当）とから構成されている。
【００２７】
第２のトランジスタ群１０２は、電源ＶｄｄからグラウンドＧＮＤにかけて順次直列に接続された、Ｐチャンネルトランジスタ１５（本発明の第２の差動信号出力回路にいう第２のＰチャンネルトランジスタに相当）と、Ｐチャンネルトランジスタ１６と、Ｎチャンネルトランジスタ２６と、Ｎチャンネルトランジスタ２５（本発明の第２の差動信号出力回路にいう第２のＮチャンネルトランジスタに相当）とから構成されている。
【００２８】
また、差動信号出力回路１００には、第１のトランジスタ群１０１を構成する２つのＰチャンネルトランジスタ１１，１２のうちの一方であるＰチャンネルトランジスタ１１のゲートとその第１のトランジスタ群１０１を構成する２つのＮチャンネルトランジスタ２２，２１のうちの一方であるＮチャンネルトランジスタ２１のゲートとの接続点に接続された第１の入力端子５が備えられている。
【００２９】
また、差動信号出力回路１００には、第１のトランジスタ群１０１を構成する２つのＰチャンネルトランジスタ１１，１２のうちのグラウンドＧＮＤ側のＰチャンネルトランジスタ１２とその第１のトランジスタ群１０１を構成する２つのＮチャンネルトランジスタ２２，２１のうちの電源Ｖｄｄ側のＮチャンネルトランジスタ２２との接続点に接続された第１の出力端子６が備えられている。
【００３０】
さらに、差動信号出力回路１００には、第２のトランジスタ群１０２を構成する２つのＰチャンネルトランジスタ１５，１６のうちの一方であるＰチャンネルトランジスタ１５のゲートと、その第２のトランジスタ群１０２を構成する２つのＮチャンネルトランジスタ２６，２５のうちの一方であるＮチャンネルトランジスタ２５のゲートとに接続された第２の入力端子７が備えられている。
【００３１】
さらに、差動信号出力回路１００には、第２のトランジスタ群１０２を構成する２つのＰチャンネルトランジスタ１５，１６のうちのグラウンドＧＮＤ側のＰチャンネルトランジスタ１６とその第２のトランジスタ群１０２を構成する２つのＮチャンネルトランジスタ２６，２５のうちの電源Ｖｄｄ側のＮチャンネルトランジスタ２６との接続点に接続された第２の出力端子８が備えられている。
【００３２】
また、差動信号出力回路１００には、入力側が第２の入力端子７に接続され、出力側が、第１のトランジスタ群１０１を構成するＰチャンネルトランジスタ１２(本発明の第２の差動信号出力回路にいう第３のＰチャンネルトランジスタに相当)のゲートと、その第１のトランジスタ群１０１を構成するＮチャンネルトランジスタ２２(本発明の第２の差動信号出力回路にいう第３のＮチャンネルトランジスタに相当)のゲートとの双方に接続された第１のインバータ３１が備えられている。
【００３３】
さらに、入力側が第１の入力端子５に接続され、出力側が、第２のトランジスタ群１０２を構成するＰチャンネルトランジスタ１６(本発明の第２の差動信号出力回路にいう第４のＰチャンネルトランジスタに相当)のゲートと、その第２のトランジスタ群１０２を構成するＮチャンネルトランジスタ２６(本発明の第２の差動信号出力回路にいう第４のＮチャンネルトランジスタに相当)のゲートとの双方に接続された第２のインバータ３２が備えられている。
【００３４】
図２は、図１に示す差動信号出力回路の論理テーブルを示す図である。
【００３５】
図１に示す差動信号出力回路１００には４通りの組み合わせ（１），（２），（３），（４）の信号Ａ，Ｂが入力される。以下、図２に示す論理テーブルに従って差動信号出力回路１００の動作を説明する。
【００３６】
組み合わせ（１）では、第１，第２の入力端子５，７に、共に論理‘０’の信号Ａ，Ｂが入力される。すると、第１のトランジスタ群１０１のＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘０’の信号Ａが入力されるため、これらＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１はオン状態，オフ状態になる。また、Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２には第１のインバータ３１を経由して論理‘１’の信号Ｂが入力されるため、これらＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２はオフ状態，オン状態になる。Ｐチャンネルトランジスタ１１，１２がオン，オフ状態、Ｎチャンネルトランジスタ２２，２１もオン，オフ状態になるため、第１の出力端子６の信号Ｃはハイインピーダンス（Ｈｉｚ）状態になる。
【００３７】
一方、第２のトランジスタ群１０２のＰチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５には論理‘０’の信号Ｂが入力されるため、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５はオン状態，オフ状態になり、またＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には第２のインバータ３２を経由して論理‘１’の信号Ａが入力されるため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６はオフ状態，オン状態になる。従って、Ｐチャンネルトランジスタ１５，１６がオン，オフ状態、Ｎチャンネルトランジスタ２６，２５もオン，オフ状態になるため、第２の出力端子８の信号Ｄもハイインピーダンス（Ｈｉｚ）状態になる。
【００３８】
組み合わせ（２）では、第１，第２の入力端子５，７に、図２に示す論理‘０’，‘１’の信号Ａ，Ｂが入力される。すると、Ｐチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘０’の信号Ａが入力されるため、これらＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１はオン状態，オフ状態になる。また、Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２には第１のインバータ３１を経由して論理‘０’の信号Ｂが入力されるため、これらＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２もオン状態，オフ状態になる。Ｐチャンネルトランジスタ１１，１２がともにオン状態，Ｎチャンネルトランジスタ２２，２１がともにオフ状態になるため、第１の出力端子６からは論理‘１’の信号Ｃが出力される。
【００３９】
一方、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５には論理‘１’の信号Ｂが入力されるため、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５はオフ状態，オン状態になり、またＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には第２のインバータ３２を経由して論理‘１’の信号Ａが入力されるため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６もオフ状態，オン状態になる。従って、Ｐチャンネルトランジスタ１５，１６がともにオフ状態，Ｎチャンネルトランジスタ２６，２５がともにオン状態になるため、第２の出力端子８からは論理‘０’の信号Ｄが出力される。
【００４０】
組み合わせ（３）では、第１，第２の入力端子５，７に、図２に示す論理‘１’，‘０’の信号Ａ，Ｂが入力される。すると、Ｐチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘１’の信号Ａが入力されるため、これらＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１はオフ状態，オン状態になる。また、Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２には第１のインバータ３１を経由して論理‘１’の信号Ｂが入力されるため、これらＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２もオフ状態，オン状態になる。Ｐチャンネルトランジスタ１１，１２がともにオフ状態，Ｎチャンネルトランジスタ２２，２１がともにオン状態になるため、第１の出力端子６からは論理‘０’の信号Ｃが出力される。
【００４１】
一方、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５には論理‘０’の信号Ｂが入力されるため、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５はオン状態，オフ状態になり、またＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には第２のインバータ３２を経由して論理‘０’の信号Ａが入力されるため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６もオン状態，オフ状態になる。従って、Ｐチャンネルトランジスタ１５，１６がともにオン状態，Ｎチャンネルトランジスタ２６，２５がともにオフ状態になるため、第２の出力端子８からは論理‘１’の信号Ｄが出力される。
【００４２】
組み合わせ（４）では、第１，第２の入力端子５，７に、共に論理‘１’の信号Ａ，Ｂが入力される。すると、Ｐチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘１’の信号Ａが入力されるため、これらＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１はオフ状態，オン状態になる。また、Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２には第１のインバータ３１を経由して論理‘０’の信号Ｂが入力されるため、これらＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２はオン状態，オフ状態になる。Ｐチャンネルトランジスタ１１，１２がオフ，オン状態、Ｎチャンネルトランジスタ２２，２１もオフ，オン状態になるため、第１の出力端子６の信号Ｃはハイインピーダンス（Ｈｉｚ）状態になる。
【００４３】
一方、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５には論理‘１’の信号Ｂが入力されるため、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５はオフ状態，オン状態になり、またＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には第２のインバータ３２を経由して論理‘０’の信号Ａが入力されるため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６はオン状態，オフ状態になる。従って、Ｐチャンネルトランジスタ１５，１６がオフ，オン状態、Ｎチャンネルトランジスタ２６，２５もオフ，オン状態になるため、第２の出力端子８の信号Ｄもハイインピーダンス（Ｈｉｚ）状態になる。
【００４４】
このように、差動信号出力回路１００は、第１，第２の入力端子５，７に互いに論理が異なる２つの信号Ａ，Ｂが入力されると、それら入力された信号Ａ，Ｂの論理が反転された論理を有する信号Ｃ，Ｄが第１，第２の出力端子６，８から出力される。また、第１，第２の入力端子５，７に共に論理が同じ２つの信号Ａ，Ｂが入力されると、第１，第２の出力端子６，８がハイインピーダンス状態となる。
【００４５】
図３は、本発明の第２実施形態の差動信号出力回路を示す図、図４は、図３に示す差動信号出力回路の論理テーブルを示す図である。
【００４６】
図３に示す差動信号出力回路２００の構成は、図１に示す差動信号出力回路１００の構成と比較し、差動信号出力回路１００を構成する第１のトランジスタ群１０１の出力側に第１のラッチ３７が接続されるとともに、第２のトランジスタ群１０２の出力側に第２のラッチ３８が接続されている点が異なっている。
【００４７】
第１のラッチ３７は、インバータ３３とインバータ３４から構成されている。また第２のラッチ３８は、インバータ３５とインバータ３６から構成されている。このような第１，第２のラッチ３７，３８を備えると、第１，第２の出力端子６，８における論理がこれら第１，第２のラッチ３７，３８で保持されるため、第１，第２のトランジスタ群１０１，１０２から出力される信号（図１に示す信号Ｃ，Ｄ）がハイインピーダンス状態になった場合であっても、図４の論理テーブルに示すように、前回から出力されている信号Ａ’，Ｂ’が出力され続ける。
【００４８】
図５は、本発明の第３実施形態の差動信号出力回路を示す図である。
【００４９】
本回路は、ＵＳＢに差動信号を出力する出力バッファとしても、ＵＳＢから差動信号を入力するレシーバ回路の入力バッファ回路としても、差動信号間のスキューを低減する回路としても用いることができる。
【００５０】
図５に示す差動信号出力回路１０には、４つのトランジスタ群１，２，３，４が備えられている。
【００５１】
第１のトランジスタ群１は、電源ＶｄｄからグラウンドＧＮＤにかけて順次直列に接続された、Ｐチャンネルトランジスタ１１（本発明の第４の差動信号出力回路（以下、単に本発明と記述する））にいう第１のＰチャンネルトランジスタに相当）と、Ｐチャンネルトランジスタ１２と、Ｎチャンネルトランジスタ２２と、Ｎチャンネルトランジスタ２１（本発明にいう第１のＮチャンネルトランジスタに相当）とから構成されている。
【００５２】
第２のトランジスタ群２は、電源ＶｄｄからグラウンドＧＮＤにかけて順次直列に接続された、Ｐチャンネルトランジスタ１３（本発明にいう第２のＰチャンネルトランジスタに相当）と、Ｐチャンネルトランジスタ１４と、Ｎチャンネルトランジスタ２４と、Ｎチャンネルトランジスタ２３（本発明にいう第２のＮチャンネルトランジスタに相当）とから構成されている。
【００５３】
第３のトランジスタ群３は、電源ＶｄｄからグラウンドＧＮＤにかけて順次直列に接続された、Ｐチャンネルトランジスタ１５（本発明にいう第３のＰチャンネルトランジスタに相当）と、Ｐチャンネルトランジスタ１６と、Ｎチャンネルトランジスタ２６と、Ｎチャンネルトランジスタ２５（本発明にいう第３のＮチャンネルトランジスタに相当）とから構成されている。
【００５４】
第４のトランジスタ群４は、電源ＶｄｄからグラウンドＧＮＤにかけて順次直列に接続された、Ｐチャンネルトランジスタ１７（本発明にいう第４のＰチャンネルトランジスタに相当）と、Ｐチャンネルトランジスタ１８と、Ｎチャンネルトランジスタ２８と、Ｎチャンネルトランジスタ２７（本発明にいう第４のＮチャンネルトランジスタに相当）とから構成されている。
【００５５】
また、差動信号出力回路１０には、第１のトランジスタ群１を構成する２つのＰチャンネルトランジスタ１１，１２のうちの一方であるＰチャンネルトランジスタ１１のゲートと、その第１のトランジスタ群１を構成する２つのＮチャンネルトランジスタ２２，２１のうちの一方であるＮチャンネルトランジスタ２１のゲートと、第２のトランジスタ群２を構成する２つのＰチャンネルトランジスタ１３，１４のうちの一方であるＰチャンネルトランジスタ１３のゲートと、その第２のトランジスタ群２を構成する２つのＮチャンネルトランジスタ２４，２３のうちの一方であるＮチャンネルトランジスタ２３のゲートとの全てに接続された第１の入力端子５が備えられている。
【００５６】
さらに、差動信号出力回路１０には、第１のトランジスタ群１を構成する２つのＰチャンネルトランジスタ１１，１２のうちのグラウンドＧＮＤ側のＰチャンネルトランジスタ１２とその第１のトランジスタ群１を構成する２つのＮチャンネルトランジスタ２２，２１のうちの電源Ｖｄｄ側のＮチャンネルトランジスタ２２との第１の接続点１ａと、第２のトランジスタ群２を構成する２つのＰチャンネルトランジスタ１３，１４のうちのグラウンドＧＮＤ側のＰチャンネルトランジスタ１４とその第２のトランジスタ群２を構成する２つのＮチャンネルトランジスタ２４，２３のうちの電源Ｖｄｄ側のＮチャンネルトランジスタ２４との第２の接続点２ａと、それら第１，第２の接続点１ａ，２ａの双方に接続された第６の接続点６ａとが備えられている。
【００５７】
また、差動信号出力回路１０には、第３のトランジスタ群３を構成する２つのＰチャンネルトランジスタ１５，１６のうちの一方であるＰチャンネルトランジスタ１５のゲートと、その第３のトランジスタ群３を構成する２つのＮチャンネルトランジスタ２６，２５のうちの一方であるＮチャンネルトランジスタ２５のゲートと、第４のトランジスタ群４を構成する２つのＰチャンネルトランジスタ１７，１８のうちの一方であるＰチャンネルトランジスタ１７のゲートと、その第４のトランジスタ群４を構成する２つのＮチャンネルトランジスタ２８，２７のうちの一方であるＮチャンネルトランジスタ２７のゲートとの全てに接続された第２の入力端子７が備えられている。
【００５８】
さらに、差動信号出力回路１０には、第３のトランジスタ群３を構成する２つのＰチャンネルトランジスタ１５，１６のうちのグラウンドＧＮＤ側のＰチャンネルトランジスタ１６とその第３のトランジスタ群３を構成する２つのＮチャンネルトランジスタ２６，２５のうちの電源Ｖｄｄ側のＮチャンネルトランジスタ２６との第３の接続点３ａと、第４のトランジスタ群４を構成する２つのＰチャンネルトランジスタ１７，１８のうちのグラウンドＧＮＤ側のＰチャンネルトランジスタ１８とその第４のトランジスタ群４を構成する２つのＮチャンネルトランジスタ２８，２７のうちの電源Ｖｄｄ側のＮチャンネルトランジスタ２８との第４の接続点４ａと、それら第３，第４の接続点３ａ，４ａの双方に接続された第８の接続点８ａとが備えられている。
【００５９】
また、差動信号出力回路１０には、入力側が第２の入力端子７に接続され、出力側が、第１のトランジスタ群１を構成するＰチャンネルトランジスタ１２(本発明にいう第５のＰチャンネルトランジスタに相当)のゲートと、その第１のトランジスタ群１を構成するＮチャンネルトランジスタ２２(本発明にいう第５のＮチャンネルトランジスタに相当)のゲートとの双方に接続された第１のインバータ３１が備えられている。
【００６０】
さらに、入力側が第１の入力端子５に接続され、出力側が、第２のトランジスタ群２を構成するＰチャンネルトランジスタ１４(本発明にいう第６のＰチャンネルトランジスタに相当)のゲートと、その第２のトランジスタ群２を構成するＮチャンネルトランジスタ２４(本発明にいう第６のＮチャンネルトランジスタに相当)のゲートとの双方に接続された第１の遅延回路４１が備えられている。この第１の遅延回路４１は所定の遅延時間を有する。
【００６１】
また、入力側が第１の入力端子５に接続され、出力側が、第３のトランジスタ群３を構成するＰチャンネルトランジスタ１６(本発明にいう第７のＰチャンネルトランジスタに相当)のゲートと、その第３のトランジスタ群３を構成するＮチャンネルトランジスタ２６(本発明にいう第７のＮチャンネルトランジスタに相当)のゲートとの双方に接続された第２のインバータ３２が備えられている。
【００６２】
さらに、入力側が第２の入力端子７に接続され、出力側が、第４のトランジスタ群４を構成するＰチャンネルトランジスタ１８(本発明にいう第８のＰチャンネルトランジスタに相当)のゲートと、その第４のトランジスタ群４を構成するＮチャンネルトランジスタ２８(本発明にいう第８のＮチャンネルトランジスタに相当)のゲートとの双方に接続された第２の遅延回路４２が備えられている。この第２の遅延回路４２は、前述した第１の遅延回路４１の遅延時間と同じ遅延時間を有する。
【００６３】
ここで、遅延回路４１，４２の具体例としてはインバータを偶数個複数段に接続した回路を用いることができ、段数を変えることによって、遅延時間を可変することができる。
【００６４】
また、この差動信号出力回路１０には、入力側が第１の接続点１ａと第２の接続点２ａとの双方に接続されたインバータ３３，３４からなる第１のラッチ３７と、入力側が第３の接続点３ａと第４の接続点４ａとの双方に接続されたインバータ３５，３６からなる第２のラッチ３８が備えられている。
【００６５】
さらに、第１のラッチ３７の出力側に接続された第１の出力端子６、および第２のラッチ３８の出力側に接続された第２の出力端子８も備えられている。
【００６６】
このように構成された差動信号出力回路１０の動作について、図５に加え、図６および図７を参照して説明する。
【００６７】
図６は、図５に示す差動信号出力回路の動作波形を示す図、図７は、差動信号出力回路の各トランジスタの状態変化を示す図である。
【００６８】
図５に示す差動信号出力回路１０の動作は、図７に示す４つの項目（１），（２），（３），（４）に大きく分類される。以下、詳細に説明する。
【００６９】
最初の時点では、第１，第２の入力端子５，７には、図６に示すように，論理‘０’，‘１’の信号Ａ，Ｂが入力されているものとする。第１のトランジスタ群１のＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘０’の信号Ａが入力されているため、これらＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１はオン状態，オフ状態にある。また、Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２には第１のインバータ３１を経由して論理‘０’の信号Ｂが入力されているため、これらＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２もオン状態，オフ状態にある。Ｐチャンネルトランジスタ１１，１２がともにオン状態，Ｎチャンネルトランジスタ２２，２１がともにオフ状態にあるため、第１のトランジスタ群１の第１の接続点１ａは論理‘１’にある。
【００７０】
また、第２のトランジスタ群２のＰチャンネルトランジスタ１３，Ｎチャンネルトランジスタ２３には論理‘０’の信号Ａが入力されているため、これらＰチャンネルトランジスタ１３，Ｎチャンネルトランジスタ２３はオン状態，オフ状態にあり、またＰチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４には第１の遅延回路４１を経由して論理‘０’の信号ＡＤＥＬＡＹが入力されているため、これらＰチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４もオン状態，オフ状態にある。従って、第２の接続点２ａも第１の接続点１ａと同様に論理‘１’にある。従って、第１の接続点１ａと第２の接続点２ａが接続されてなる第６の接続点６ａの信号ＡＮも論理‘１’にある。この論理‘１’は第１のラッチ３７で反転されて論理‘０’の信号Ａ’が第１の出力端子６から出力されている。
【００７１】
一方、第３のトランジスタ群３のＰチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５には論理‘１’の信号Ｂが入力されているため、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５はオフ状態，オン状態にあり、またＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には第２のインバータ３２を経由して論理‘１’の信号Ａが入力されているため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６もオフ状態，オン状態にある。従って、Ｐチャンネルトランジスタ１５，１６がともにオフ状態，Ｎチャンネルトランジスタ２６，２５がともにオン状態にあるため、第３の接続点３ａは論理‘０’にある。また、第４のトランジスタ群４のＰチャンネルトランジスタ１７，Ｎチャンネルトランジスタ２７には論理‘１’の信号Ｂが入力されているため、Ｐチャンネルトランジスタ１７，Ｎチャンネルトランジスタ２７はオフ状態，オン状態にあり、またＰチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８には第２の遅延回路４２を経由して論理‘１’の信号ＢＤＥＬＡＹが入力されているため、Ｐチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８もオフ状態，オン状態にある。従って、第４の接続点４ａも第３の接続点３ａと同様に論理‘０’にある。このため、第３の接続点３ａと第４の接続点４ａが接続されてなる第８の接続点８ａの信号ＢＮは論理‘０’にあり、この論理‘０’が第２のラッチ３８で反転されて第２の出力端子８から論理‘１’の信号Ｂ’が出力されている。
【００７２】
このような状態で、先ず、図７に示す項目（１）の動作が行なわれる。この動作では、信号Ａが論理‘０’→‘１’に変化し、次いで、第１，第２の遅延回路４１，４２の遅延時間未満に信号Ｂが論理‘１’→‘０’に変化する。
【００７３】
先ず、図６に示すように、信号Ａが論理‘０’から論理‘１’に変化する。すると、図７に示すように、第１のトランジスタ群１では、ともにオン状態にあるＰチャンネルトランジスタ１１，１２のうちのＰチャンネルトランジスタ１１がオフ状態になり、一方ともにオフ状態にあるＮチャンネルトランジスタ２２，２１のうちのＮチャンネルトランジスタ２１がオン状態になるため、第１の接続点１ａはハイインピーダンス状態（以下、Ｈｉｚ状態と記述する）になる。また第２のトランジスタ群２においても、ともにオン状態にあるＰチャンネルトランジスタ１３，１４のうちのＰチャンネルトランジスタ１３がオフ状態になり、一方ともにオフ状態にあるＮチャンネルトランジスタ２４，２３のうちのＮチャンネルトランジスタ２３がオン状態になるため、第２の接続点２ａもＨｉｚ状態になる。第１の接続点１ａ，第２の接続点２ａはともにＨｉｚ状態になるため、第１のラッチ３７の状態は変化せず、従って第１の出力端子６からは論理‘０’の信号Ａ’が出力され続ける。
【００７４】
一方、第３のトランジスタ群３では、第２のインバータ３２を経由して論理‘０’の信号Ａが入力されるため、図７に示すように、ともにオン状態にあるＮチャンネルトランジスタ２６，２５のうちのＮチャンネルトランジスタ２６がオフ状態になり、またともにオフ状態にあるＰチャンネルトランジスタ１５，１６のうちのＰチャンネルトランジスタ１６がオン状態になる。従って、第３の接続点３ａはＨｉｚ状態になる。ここで、第４のトランジスタ群４の各トランジスタの状態は変化しないため、第４の接続点４ａは論理‘０’にあり、第２のラッチ３８の状態も変化せず、従って第２の出力端子８からは論理‘１’の信号Ｂ’が出力され続ける。このように、信号Ａが論理‘０’→‘１’に変化した時点では、信号Ａ’Ｂ’の論理は変化しない。
【００７５】
次いで、第１，第２の遅延回路４１，４２の遅延時間経過前に、信号Ｂが論理‘１’→‘０’に変化する。論理‘０’に変化した信号Ｂは第３のトランジスタ群３のＮチャンネルトランジスタ２５，Ｐチャンネルトランジスタ１５に入力され、これによりＮチャンネルトランジスタ２５，Ｐチャンネルトランジスタ１５はオフ状態，オン状態となり、一方Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には第２のインバータ３２を経由して論理‘０’の信号Ａが入力されているため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６はオン状態，オフ状態にある。従って、Ｐチャンネルトランジスタ１５，１６はオン状態、Ｎチャンネルトランジスタ２６，２５はオフ状態となり第３の接続点３ａはＨｉｚ状態から論理‘１’に変化する。さらに、論理‘０’に変化した信号Ｂは第４のトランジスタ群４のＮチャンネルトランジスタ２７，Ｐチャンネルトランジスタ１７に入力され、これによりＮチャンネルトランジスタ２７，Ｐチャンネルトランジスタ１７はオフ状態，オン状態となり、一方Ｐチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８には、遅延時間以前に信号Ｂが論理‘１’→論理‘０’に変化したため、第２の遅延回路４２を経由して論理‘１’の信号ＢＤＥＬＡＹがまだ入力され続けており、Ｐチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８はオフ状態，オン状態にある。従って、Ｐチャンネルトランジスタ１７，１８はオン，オフ状態、Ｎチャンネルトランジスタ２５，２７もオン，オフ状態となり、第４の接続点４ａはＨｉｚ状態に変化する。このため、第３の接続点３ａと第４の接続点４ａが接続されてなる第８の接続点８ａの信号ＢＮは論理‘１’になり、この論理‘１’の信号ＢＮが第２のラッチ回路３８で反転され、これにより信号Ｂ’は論理‘１’から論理‘０’に変化する。
【００７６】
また、第１のインバータ３１を経由して論理‘１’の信号Ｂが、第１のトランジスタ群１のＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２に入力され、これによりＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２がオフ状態，オン状態になる。ここで、第１のトランジスタ群１のＰチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘１’の信号Ａが入力されているため、オフ状態，オン状態にある。従って、Ｐチャンネルトランジスタ１１，１２がともにオフ状態、Ｎチャンネルトランジスタ２２，２１がともにオン状態になり、第１の接続点１ａは論理‘０’になる。一方、第２の接続点２ａはＨｉｚ状態にあるため、第１の接続点１ａと第２の接続点２ａが接続されてなる第６の接続点６ａの信号ＡＮは論理‘０’となり、この論理‘０’の信号ＡＮが第１のラッチ回路３７で反転され、これにより信号Ａ’は論理‘０’から論理‘１’に変化する。このように、項目（１）では、信号Ａ，Ｂ間のスキューに起因して、先ず信号Ａが論理‘０’から論理‘１’に変化し、次いで信号Ｂが論理‘１’から論理‘０’に変化する。この場合、信号Ａが論理‘０’から論理‘１’に変化した時点では出力信号Ａ’，Ｂ’の論理は変化せずそのままの状態が維持され、信号Ｂが論理‘１’から論理‘０’に変化した時点で出力信号Ａ’，Ｂ’の論理が変化する。さらに、所定の遅延時間経過後、第１，第２の遅延回路４１，４２から、図６に示すように、論理‘１’の信号ＡＤＥＬＡＹ，論理‘０’の信号ＢＤＥＬＡＹが出力される。
【００７７】
次に、図７に示す項目（２）の動作が行なわれる。この動作では、先ず、信号Ｂが論理‘０’→‘１’に変化し、次いで第１，第２の遅延回路４１，４２の遅延時間経過前に信号Ａが論理‘１’→‘０’に変化する。
【００７８】
図６に示すように、先ず、信号Ｂが論理‘０’から論理‘１’に変化する。すると、図７に示すように、第３のトランジスタ群３では、ともにオン状態にあるＰチャンネルトランジスタ１５，１６のうちのＰチャンネルトランジスタ１５がオフ状態になり、またともにオフ状態にあるＮチャンネルトランジスタ２６，２５のうちのＮチャンネルトランジスタ２５がオン状態になる。従って、第３の接続点３ａはＨｉｚ状態になる。また、第４のトランジスタ群４では、Ｐチャンネルトランジスタ１７がオフ状態、Ｎチャンネルトランジスタ２７がオン状態になる。ここで、Ｐチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８には、第２の遅延回路４２からの論理‘０’の信号ＢＤＥＬＡＹが入力されているため、Ｐチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８は、オン状態、オフ状態にある。従って、第４の接続点４ａもＨｉｚ状態になる。このように、信号Ｂが論理‘０’→‘１’に変化した時点では、信号Ｂ’の論理は変化しない。
【００７９】
また、第１のトランジスタ群１では、第１のインバータ３１を経由して論理‘０’の信号Ｂが入力され、ともにオン状態にあるＮチャンネルトランジスタ２２，２１のうちのＮチャンネルトランジスタ２２がオフ状態になり、ともにオフ状態にあるＰチャンネルトランジスタ１１，１２のうちのＰチャンネルトランジスタ１２がオン状態になるため、第１の接続点１ａはＨｉｚ状態になる。また第２のトランジスタ群２では、Ｐチャンネルトランジスタ１３，Ｎチャンネルトランジスタ２３には、論理‘１’の信号Ａが入力されているため、Ｐチャンネルトランジスタ１３，Ｎチャンネルトランジスタ２３は、オフ状態、オン状態にある。またＰチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４には、第１の遅延回路４１からの論理‘１’の信号ＡＤＥＬＡＹが入力されているため、Ｐチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４は、オフ状態、オン状態にある。即ち、Ｐチャンネルトランジスタ１３，１４はともにオフ状態、Ｎチャンネルトランジスタ２４，２３はともにオン状態であり、従って第２の接続点２ａは論理‘０’にある。このため、信号Ｂが論理‘０’→‘１’に変化した時点では、信号Ａ’の論理も変化しない。
【００８０】
次いで、信号Ａが論理‘１’→‘０’に変化する。論理‘０’に変化した信号Ａは第１のトランジスタ群１のＮチャンネルトランジスタ２１，Ｐチャンネルトランジスタ１１に入力され、これにより図７に示すように、Ｎチャンネルトランジスタ２１，Ｐチャンネルトランジスタ１１はオフ状態，オン状態となり、一方Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２には第１のインバータ３１を経由して論理‘０’の信号Ｂが入力されているため、Ｐチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２はオン状態，オフ状態にある。従って、Ｐチャンネルトランジスタ１１，１２はともにオン状態、Ｎチャンネルトランジスタ２１，２２はともにオフ状態になり、第１の接続点１ａはＨｉｚ状態から論理‘１’に変化する。さらに、論理‘０’に変化した信号Ａは第２のトランジスタ群２のＮチャンネルトランジスタ２３，Ｐチャンネルトランジスタ１３に入力され、これによりＮチャンネルトランジスタ２３，Ｐチャンネルトランジスタ１３はオフ状態，オン状態となり、一方Ｐチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４には第１の遅延回路４１を経由して、図６に示す論理‘１’の信号ＡＤＥＬＡＹが入力されているため、Ｐチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４はオフ状態，オン状態にある。従って、第２の接続点２ａはＨｉｚ状態に変化する。このため、第６の接続点６ａの信号ＡＮは論理‘１’になり、この論理‘１’の信号ＡＮが第１のラッチ回路３７で反転され、これにより信号Ａ’は論理‘１’から論理‘０’に変化する。
【００８１】
また、第２のインバータ３１を経由して論理‘１’の信号Ａが、第３のトランジスタ群３のＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６に入力され、これによりＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６がオフ状態，オン状態になる。ここで、Ｐチャンネルトランジスタ１５，Ｎチャンネルトランジスタ２５には論理‘１’の信号Ｂが入力されているため、オフ状態，オン状態にある。従って、Ｐチャンネルトランジスタ１５，１６がともにオフ状態、Ｎチャンネルトランジスタ２６，２５がともにオン状態になり、第３の接続点３ａは論理‘０’になる。一方、第４の接続点４ａはＨｉｚ状態にあるため、第８の接続点８ａの信号ＢＮは論理‘０’となり、この論理‘０’の信号ＢＮが第２のラッチ回路３８で反転され、これにより信号Ｂ’は論理‘０’から論理‘１’に変化する。このように、項目（２）では、信号Ａ，Ｂ間のスキューに起因して、先ず信号Ｂが論理‘０’から論理‘１’に変化し、次いで信号Ａが論理‘１’から論理‘０’に変化する。この場合、信号Ｂが論理‘０’から論理‘１’に変化した時点では出力信号Ａ’，Ｂ’の論理は変化せずにそのままの状態が維持され、信号Ａが論理‘１’から論理‘０’に変化した時点で出力信号Ａ’，Ｂ’の論理が変化する。従って、項目（１）と相俟って論理が互いに反転した差動信号のスキューを低減することができる。
【００８２】
次に、項目（３）について説明する。ここでは、信号Ａのみの論理が‘０’→‘１’に変化する。
【００８３】
図６に示すように、信号Ａが論理‘０’から論理‘１’に変化する。すると、第１のトランジスタ群１では、図７に示すように、ともにオン状態にあるＰチャンネルトランジスタ１１，１２のうちのＰチャンネルトランジスタ１１がオフ状態になり、ともにオフ状態にあるＮチャンネルトランジスタ２２，２１のうちのＮチャンネルトランジスタ２１がオン状態になるため、第１の接続点１ａはＨｉｚ状態になる。また第２のトランジスタ群２では、Ｐチャンネルトランジスタ１３，Ｎチャンネルトランジスタ２３がオフ状態，オン状態になる。また、この時点では第１の遅延回路４１からは論理‘０’の信号ＡＤＥＬＡＹが出力されているため、Ｐチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４はオン状態，オフ状態であり、従って第２の接続点２ａもＨｉｚ状態にある。このため、第１のラッチ３７は変化せず論理‘０’の信号Ａ’が出力され続ける。
【００８４】
第３のトランジスタ群３では、第２のインバータ３２を経由して論理‘０’の信号Ａが入力されるため、ともにオン状態にあるＮチャンネルトランジスタ２６，２５のうちのＮチャンネルトランジスタ２６がオフ状態になり、またともにオフ状態にあるＰチャンネルトランジスタ１５，１６のうちのＰチャンネルトランジスタ１６がオン状態になる。従って、第３の接続点３ａはＨｉｚ状態になる。また、第４の接続点４ａもＨｉｚ状態であるため、論理‘１’の信号Ｂ’が出力され続ける。
【００８５】
ここで、第１の遅延回路４１が有する遅延時間経過後、その第１の遅延回路４１から論理‘１’の信号ＡＤＥＬＡＹが出力される。すると、Ｐチャンネルトランジスタ１４，Ｎチャンネルトランジスタ２４がオフ状態，オン状態になり、第２の接続点２ａが論理‘０’になり、第１のラッチ３７を経由して論理信号Ａ’が論理‘０’→‘１’に変化する。
【００８６】
次に、項目（４）について説明する。ここでは、信号Ｂのみの論理が‘１’→‘０’に変化する。
【００８７】
信号Ｂが論理‘１’から論理‘０’に変化する。すると、第３のトランジスタ群３では、Ｎチャンネルトランジスタ２５，Ｐチャンネルトランジスタ１５がオフ状態，オン状態になる。またＰチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６には、第２のインバータ３２を経由して論理‘０’の信号Ａが入力されているため、Ｐチャンネルトランジスタ１６，Ｎチャンネルトランジスタ２６はオン状態，オフ状態にある。このため第３の接続点３ａは論理‘１’になる。
【００８８】
第４のトランジスタ群４では、Ｎチャンネルトランジスタ２７，Ｐチャンネルトランジスタ１７がオフ状態，オン状態になる。また、この時点では第２の遅延回路４２から論理‘１’の信号ＢＤＥＬＡＹが出力されているため、Ｐチャンネルトランジスタ１８，Ｎチャンネルトランジスタ２８はオフ状態，オン状態であり、従って第２の接続点２ａはＨｉｚ状態になる。このため、第８の接続点８ａは論理‘１’になり、第２のラッチ３８を経由して論理‘０’の信号Ｂ’が出力される。
【００８９】
また、第１のインバータ３１を経由して論理‘１’の信号Ｂが、第１のトランジスタ群１のＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２に入力され、これによりＰチャンネルトランジスタ１２，Ｎチャンネルトランジスタ２２がオフ状態，オン状態になる。ここで、Ｐチャンネルトランジスタ１１，Ｎチャンネルトランジスタ２１には論理‘１’の信号Ａが入力されているため、オフ状態，オン状態にある。従って、Ｐチャンネルトランジスタ１１，１２がともにオフ状態、Ｎチャンネルトランジスタ２２，２１がともにオン状態になり、第１の接続点１ａは論理‘０’になる。一方、第２の接続点２ａも論理‘０’にあるため、第６の接続点６ａの信号ＡＮは論理‘０’の状態が維持され、第１のラッチ３７を経由して論理‘１’の信号Ａ’が出力され続ける。
【００９０】
次いで、第２の遅延回路４２が有する遅延時間経過後、その第２の遅延回路４２から論理‘０’の信号ＢＤＥＬＡＹが出力される。すると、Ｎチャンネルトランジスタ２８，Ｐチャンネルトランジスタ１８がオフ状態，オン状態になり、第８の接続点８ａの論理‘１’が維持される。従って、論理‘０’の信号Ｂ’が維持される。
【００９１】
このように、本実施形態の差動信号出力回路１０は、入力された信号Ａ，Ｂ間のスキューが、第１，第２の遅延回路４１，４２が有する遅延時間未満であれば、これら信号Ａ，Ｂを差動信号とみなしてスキューを低減する回路として動作し、入力された信号Ａ，Ｂ間のスキューが、第１，第２の遅延回路４１，４２が有する遅延時間以上であれば、バッファ動作を行ない、入力された信号Ａ，Ｂを通常の信号として出力する。従って、差動信号のスキューの低減化が図られるとともに、例えばパケットデータどうしを区別するために必要な所定時間論理‘０’を有する信号を出力することができる。
【００９２】
尚、本実施形態では、第１の遅延回路が有する遅延時間と第２の遅延回路が有する遅延時間を同じ遅延時間で説明したが、本発明は、これに限られるものではなく、第１の遅延回路が有する遅延時間と第２の遅延回路が有する遅延時間は異なっていてもよい。このようにすると、入力される２つの信号の最初の部分におけるスキューと最後の部分におけるスキューとを区別して処理することができる。
【００９３】
また、本実施形態では、第１，第２のラッチの出力側に接続された第１，第２の出力端子の例で説明したが、本発明は、これに限られるものではなく、第１の出力端子が、第１の接続点と第２の接続点に接続され、また第２の出力端子が、第３の接続点と第４の接続点に接続されたものであればよい。
【００９４】
【発明の効果】
以上説明したように、本発明の差動信号出力回路によれば、小さなスキューを有する差動信号を出力することができるとともに、差動信号以外の通常の信号をも出力することができる。又、転送等で生じた差動信号のスキューを低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の差動信号出力回路を示す図である。
【図２】図１に示す差動信号出力回路の論理テーブルを示す図である。
【図３】本発明の第２実施形態の差動信号出力回路を示す図である。
【図４】図３に示す差動信号出力回路の論理テーブルを示す図である。
【図５】本発明の第３実施形態の差動信号出力回路を示す図である。
【図６】図５に示す差動信号出力回路の動作波形を示す図である。
【図７】差動信号出力回路の各トランジスタの状態変化を示す図である。
【図８】ＵＳＢの信号波形を示す図である。
【図９】小さなスキューを有する差動信号を生成する回路の一例を示す図である。
【図１０】図９に示す回路の動作波形を示す図である。
【符号の説明】
１，２，３，４，１０１，１０２ トランジスタ群
１ａ，２ａ，３ａ，４ａ，６ａ，８ａ 接続点
５，７ 入力端子
６，８ 出力端子
１０，１００，２００ 差動信号出力回路
１１，１２，１３，１４，１５，１６，１７，１８ Ｐチャンネルトランジスタ
２１，２２，２３，２４，２５，２６，２７，２８ Ｎチャンネルトランジスタ
３１，３２，３３，３４，３５，３６ インバータ
３７，３８ ラッチ
４１，４２ 遅延回路
Claims (4)
- 電源からグラウンドにかけて順次直列に接続された２つのＰチャンネルトランジスタと２つのＮチャンネルトランジスタとからなるトランジスタ群を２つ備えるとともに、
第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第１のＰチャンネルトランジスタのゲートと、該第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第１のＮチャンネルトランジスタのゲートとに接続された第１の入力端子、
前記第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタと該第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第１の接続点に接続された第１の出力端子、
第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第２のＰチャンネルトランジスタのゲートと、該第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第２のＮチャンネルトランジスタのゲートとに接続された第２の入力端子、
前記第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタと該第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの接続点に接続された第２の出力端子、
入力側が前記第２の入力端子に接続され、出力側が、前記第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、前記第１のＰチャンネルトランジスタとは異なる第３のＰチャンネルトランジスタのゲートと、該第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、前記第１のＮチャンネルトランジスタとは異なる第３のＮチャンネルトランジスタのゲートとの双方に接続された第１のインバータ、および
入力側が前記第１の入力端子に接続され、出力側が、前記第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、前記第２のＰチャンネルトランジスタとは異なる第４のＰチャンネルトランジスタのゲートと、該第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、前記第２のＮチャンネルトランジスタとは異なる第４のＮチャンネルトランジスタのゲートとの双方に接続された第２のインバータを備えたことを特徴とする差動信号出力回路。 - 入力側が前記第１の出力端子に接続された第１のラッチと、入力側が前記第２の出力端子に接続された第２のラッチとを備え、
前記第１のラッチの出力を第１の出力端子とし、前記第２のラッチの出力を第２の出力端子とする請求項１記載の差動信号出力回路。 - 電源からグラウンドにかけて順次直列に接続された２つのＰチャンネルトランジスタと２つのＮチャンネルトランジスタとからなるトランジスタ群を４つ備えるとともに、
４つのトランジスタ群のうちの第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第１のＰチャンネルトランジスタのゲートと、該第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第１のＮチャンネルトランジスタのゲートと、４つのトランジスタ群のうちの第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第２のＰチャンネルトランジスタのゲートと、該第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第２のＮチャンネルトランジスタのゲートとの全てに接続された第１の入力端子、
前記第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタと該第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第１の接続点と、前記第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタと該第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第２の接続点との双方に接続された第１の出力端子、
４つのトランジスタ群のうちの第３のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第３のＰチャンネルトランジスタのゲートと、該第３のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第３のＮチャンネルトランジスタのゲートと、４つのトランジスタ群のうちの第４のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの一方である第４のＰチャンネルトランジスタのゲートと、該第４のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの一方である第４のＮチャンネルトランジスタのゲートとの全てに接続された第２の入力端子、
前記第３のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタと該第３のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第３の接続点と、前記第４のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちのグラウンド側のＰチャンネルトランジスタと該第４のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの電源側のＮチャンネルトランジスタとの第４の接続点との双方に接続された第２の出力端子、
入力側が前記第２の入力端子に接続され、出力側が、前記第１のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、前記第１のＰチャンネルトランジスタとは異なる第５のＰチャンネルトランジスタのゲートと、該第１のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、前記第１のＮチャンネルトランジスタとは異なる第５のＮチャンネルトランジスタのゲートとの双方に接続された第１のインバータ、
入力側が前記第１の入力端子に接続され、出力側が、前記第２のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、前記第２のＰチャンネルトランジスタとは異なる第６のＰチャンネルトランジスタのゲートと、該第２のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、前記第２のＮチャンネルトランジスタとは異なる第６のＮチャンネルトランジスタのゲートとの双方に接続された第１の遅延回路、
入力側が前記第１の入力端子に接続され、出力側が、前記第３のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、前記第３のＰチャンネルトランジスタとは異なる第７のＰチャンネルトランジスタのゲートと、該第３のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、前記第３のＮチャンネルトランジスタとは異なる第７のＮチャンネルトランジスタのゲートとの双方に接続された第２のインバータ、および
入力側が前記第２の入力端子に接続され、出力側が、前記第４のトランジスタ群を構成する２つのＰチャンネルトランジスタのうちの、前記第４のＰチャンネルトランジスタとは異なる第８のＰチャンネルトランジスタのゲートと、該第４のトランジスタ群を構成する２つのＮチャンネルトランジスタのうちの、前記第４のＮチャンネルトランジスタとは異なる第８のＮチャンネルトランジスタのゲートとの双方に接続された第２の遅延回路を備えたことを特徴とする差動信号出力回路。 - 入力側が前記第１の接続点と前記第２の接続点との双方に接続された第１のラッチと、
入力側が前記第３の接続点と前記第４の接続点との双方に接続された第２のラッチと、
前記第１の出力端子が、前記第１の接続点と前記第２の接続点に接続されたものであることに代わり、前記第１のラッチの出力側に接続されたものであり、
前記第２の出力端子が、前記第３の接続点と前記第４の接続点に接続されたものであることに代わり、前記第２のラッチの出力側に接続されたものであることを特徴とする請求項３記載の差動信号出力回路。
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