JPH0241212B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はCMOS構造の集積回路（以下ICと称
す）において、２つのワードの一致を検出する回
路に関するものである。

（従来の技術） 従来、２つのデータの間の一致を検出するため
には文献、鈴木康夫、樋口武尚共編、特許パルス
回路技術事典、第１版、昭和55年５月20日発行オ
ーム社、P375〜379に示されるように排他的論理
和EX−OR回路（以下EOR回路と称す）が用い
られている。

１ワードがｎビツトで構成されている２つのワ
ードの一致を検出するには、上記EOR回路を用
いて、例えば第３図のように構成していた。

即ち、第３図において１，２はレジスタなどの
ワード出力であり、Ａ１，Ａ２……An，Ｂ１，
Ｂ２，……Bnのｎビツトで構成されており、両
ワードの各ビツトＡ１Ｂ１，Ａ２Ｂ２，……
AnBnはそれぞれEOR回路Ｅ３−１，Ｅ３−２，
……Ｅ３−ｎに入力され、各EOR回路で一致、
不一致を検出する。総てのビツトが一致している
場合は、EOR回路Ｅ３−１，……Ｅ３−ｎの総
ての出力が“Ｌ”となるため、その出力の接続先
であるｎ入力ANDゲート回路４の出力に一致出
力“Ｌ”が得られる。

このEOR回路Ｅ３−１……Ｅ３−ｎをCMOS
回路で構成したものが前記文献P379に示されて
おり、６個のトランジスタで構成されている。

なお、前記文献P376、図２にはPMOS構成の
EOR回路が示されているが、これは直流電流が
存在する回路であつてCMOSICには応用し得な
いものである。

（発明が解決しようとする問題点） 以上のように、CMOSで構成するｎビツトの
一致検出回路には各ビツト当りEOR回路として
６個のトランジスタが最低限必要であり、さらに
ｎ入力のANDゲートと各EOR回路を接続するｎ
本の配線が必要であつた。従つてICとして製造
する場合それ相当のチツプ面積を必要とした。

なお、上記配線を減少するには各EOR回路を
直列に接続する方法もあるが、伝播遅延が発生し
応答が遅くなりEOR回路も複雑になり実用的で
ない。

本発明はビツト数ｎが比較的多い場合におい
て、全体のトランジスタ数を減少させかつ、配線
数も減少させCMOSIC化した場合のチツプ面積
を半減させることを目的とする。

（問題点を解決するための手段） 本発明は、CMOS EOR回路をトランジスタ３
個で構成し各EOR回路の出力を共通接続して一
本の共通ラインとし、それに信号制御回路とラツ
チ回路を接続して２値の信号制御によりｎビツト
の一致検出を行なうようしたものである。

（作用） 前記のようにEOR回路を３素子で構成するた
めに、各EOR回路の出力を共通接続して一本に
し、それを１つの信号制御回路を経てラツチ回路
に接続する回路構成とし、その信号制御回路の２
値の信号制御により各EOR回路での一致、不一
致を検出しラツチ回路でラツチすることにより２
つのワードの一致、不一致の検出を行なうように
したものである。

前記信号制御回路とラツチ回路の部分は従来の
回路より多少素子数が増えるが、全体としては、
特にビツト数が増えるほどその影響は少く、全素
子数はほぼ半減化でき前記目的を達成できる。

（実施例） 第１図に本発明の実施例の回路図を示す。１，
２はワード出力、３−１，３−２……３−ｎは
EOR回路、５，６，７，１１はNMOSトランジ
スタ（以下NTrと省略）、８は共通ライン、９は
制御信号ライン、１０，１２はPMOSトランジ
スタ、１３はインバータである。

NTr５のゲートはNTr７のソースに、NTr７
のゲートはNTr５のソースに各々接続され、
NTr５，７のドレインはNTr６のソースに、
NTr６のゲートは自己のドレインおよび共通ラ
イン８に接続され、NTr５，７のソースはまた
２つのワードのビツト出力のいずれかに接続され
ている。即ちNTr５，６，７はEOR回路を構成
しており、このEOR回路３−１，３−２，……
３−ｎを２つのワード１，２の各対応ビツト毎に
設ける。

NTr６のドレイン（或いはゲート）を複式接
続して成る共通ライン８はNTr１１のソースに
接続され、NTr１１のドレインはPMOSトラン
ジスタ（以下PTrと略す）１０，１２のドレイン
およびインバータ１３の入力に接続し、そのPTr
１０，NTr１１のゲートは制御信号入力ライン
９に、PTr１０，１２のソースは電源に各々接続
される。インバータ１３の出力は一致出力となる
一方PTr１２のゲートに接続される。つまりPTr
１０、NTr１１で信号制御回路１４を構成して
おり、PTr１２とインバータ１３とでラツチ回路
１５を構成している。

第２図は動作タイミング図である。以下本実施
例の回路動作を説明する。

最初、制御信号入力ライン９を“Ｌ”とし、
PTr１０を導通、NTr１１を遮断してインバー
タ１３の入力を“Ｈ”、出力を“Ｌ”にしておく。
（制御信号は“Ｈ”と“Ｌ”の２値） 一致検出を行なうときは、制御信号入力ライン
９を“Ｈ”とする。そうするとPTr１０が遮断、
NTr１１が導通するので２つのワードのいずれ
かのビツトに不一致（“Ｌ”と“Ｈ”又は“Ｌ”
と“Ｈ”）があると、対応するEOR回路のNTr５
又は７が導通しビツトＡ、Ｂいずれか“Ｌ”側の
入力にPTr１２、NTr１１，６を通して、瞬時
的に電流が流れ、インバータ１３の入力レベルは
“Ｌ”に引き落される。このため出力は“Ｈ”と
なり不一致であることを表示する。このときPTr
１２が遮断するので直流的な電力消費は発生せず
CMOSの低電力という特長が損なわれることは
ない。第２図の点線はこれを示す。２つのワード
の総てのビツトが一致（“Ｌ”と“Ｌ”、“Ｈ”と
“Ｈ”）している場合は総てのEOR回路のNTr５
と７が導通しないためインバータ１３の入力レベ
ルは“Ｌ”に引き落とされず出力は“Ｌ”のまま
となる。第２図の実線はこの状態を示す。

ここでNTr６は他のビツトが不一致でEOR回
路の出力が共通ライン８を“Ｌ”に引き落として
いる場合に、該EOR回路が“Ｈ”、“Ｈ”のレベ
ルで一致するとNTr５と７が導通し、EOR回路
間で電流の廻り込みを起すのを防止するために挿
入されているものである。

（発明の効果） 以上説明したように、本発明は信号制御回路に
２素子、ラツチ回路に３素子（周知のようにイン
バータは２素子で構成される）使用するが、ビツ
ト毎に設けるEOR回路が３素子で構成できるの
で、ビツト数ｎが多いほど（例えば８、16、32）
従来の一致検出回路に較べてほぼ半分の素子数で
構成することができ、さらに各EOR回路間の接
続に要する配線数は１／ｎとなる。かつ各ビツト
の一致検出は並列（各ビツト同時に）で行なわれ
るのでEOR回路間の電播遅延時間は発生せず応
答が遅れることはない。以上によりCMOS化し
た場合に、チツプ面積をも減少させることが実現
できる。

なお、NMOSトランジスタの替りにPMOSト
ランジスタ（従つてPTrの替りにNTr）を使用
した回路構成も可能であるが、周知のように
PMOSでの回路構成では動作速度が遅くなり実
用に適さない。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図は実
施例の動作図、第３図は従来の一致検出回路図で
ある。 １，２……ワード出力、３−１〜３−ｎ……
EOR回路、５，６，７，１１……NMOSトラン
ジスタ、８……共通ライン、９……制御信号入力
ライン、１０，１２……PMOSトランジスタ、
１３……インバータ、１４……信号制御回路、１
５……ラツチ回路、Ａ１〜An，Ｂ１〜Bn……ビ
ツト出力。

Claims (1)

1. 【特許請求の範囲】 １ トランジスタ３素子から成るEOR回路を２
   つのワードの対応ビツト出力毎に複数個配置し、
   該各EOR回路の出力に共通に１つの信号制御回
   路とラツチ回路を接続し、該信号制御回路による
   ２値の信号の制御で前記EOR回路での一致、不
   一致を検出し前記ラツチ回路でラツチして、前記
   ２つのワードの一致、不一致を検出するようにし
   たことを特徴とする一致検出回路。 ２ EOR回路として、３個のNMOSトランジス
   タで構成し、第１のNMOSトランジスタのゲー
   トを第２のNMOSトランジスタのソースに、該
   第２のトランジスタのゲートを第１のNMOSト
   ランジスタのソースに、第１，第２のNMOSト
   ランジスタのドレインを第３のNMOSトランジ
   スタのソースに、第３のNMOSトランジスタの
   ゲートは自己のドレインに接続し、かつ前記第
   １，第２のNMOSトランジスタのソースはそれ
   ぞれ２つのワードのビツト出力に接続する回路と
   し、信号制御回路として、制御信号入力を
   NMOSトランジスタとPMOSトランジスタの各
   ゲートに接続し、該両トランジスタのドレイン同
   士を接続してラツチ回路の入力とし、前記
   PMOSトランジスタのソースに電源を接続した
   ものとし、前記各EOR回路の第３のNMOSトラ
   ンジスタのドレインとゲートを共通接続して一本
   の共通ラインとし、該共通ラインを前記信号制御
   回路のNMOSトランジスタのソースに接続した
   ことを特徴とする特許請求の範囲第１項記載の一
   致検出回路。