JPH05100778A - 半導体出力回路 - Google Patents
半導体出力回路Info
- Publication number
- JPH05100778A JPH05100778A JP3257338A JP25733891A JPH05100778A JP H05100778 A JPH05100778 A JP H05100778A JP 3257338 A JP3257338 A JP 3257338A JP 25733891 A JP25733891 A JP 25733891A JP H05100778 A JPH05100778 A JP H05100778A
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- JP
- Japan
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- output
- circuit
- data
- latch
- side latch
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】半導体集積回路に於いて、数ビットのデータを
Ｃ−ＭＯＳプッシュプル構成の出力バッファを介して出
力する際、Ｃ−ＭＯＳバッファの電源−ＧＮＤ間貫通電
流を低減させ、それによって発生するノイズを低減し、
誤動作の誘発を防止する。 【構成】内部バス２０１上の出力データをますた側ラッ
チ回路２０２に数ビット同時にラッチするマスタ側ラッ
チ信号２０９を設け、前記ラッチデータの内最上位ビッ
トデータをスレーブ側ラッチ回路２０３を介してポート
２０５に出力するスレーブ側ラッチ信号２１０を設け、
前記スレーブ側ラッチ信号２１０を入力し信号を遅延さ
せて出力するで入るい回路２１１を設け、前記ディレイ
回路２１１の出力信号により前記マスタ側ラッチ回路の
下位ビットデータを１ビットずつ順次タイミングをずら
せてスレーブ側ラッチ回路にデータを転送するスレーブ
側ラッチ信号を有する。
Ｃ−ＭＯＳプッシュプル構成の出力バッファを介して出
力する際、Ｃ−ＭＯＳバッファの電源−ＧＮＤ間貫通電
流を低減させ、それによって発生するノイズを低減し、
誤動作の誘発を防止する。 【構成】内部バス２０１上の出力データをますた側ラッ
チ回路２０２に数ビット同時にラッチするマスタ側ラッ
チ信号２０９を設け、前記ラッチデータの内最上位ビッ
トデータをスレーブ側ラッチ回路２０３を介してポート
２０５に出力するスレーブ側ラッチ信号２１０を設け、
前記スレーブ側ラッチ信号２１０を入力し信号を遅延さ
せて出力するで入るい回路２１１を設け、前記ディレイ
回路２１１の出力信号により前記マスタ側ラッチ回路の
下位ビットデータを１ビットずつ順次タイミングをずら
せてスレーブ側ラッチ回路にデータを転送するスレーブ
側ラッチ信号を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体出力回路に関し、
特にマスタ・スレーブ構成のラッチ群を有し、スレーブ
部のラッチデータと出力バッファとを介して出力する端
子群を有する半導体集積回路に関する。
特にマスタ・スレーブ構成のラッチ群を有し、スレーブ
部のラッチデータと出力バッファとを介して出力する端
子群を有する半導体集積回路に関する。
【０００２】
【従来の技術】一般に、半導体集積回路において、内部
データを出力する一つのポート群においては、同一タイ
ミングで複数ビットのデータを出力する。
データを出力する一つのポート群においては、同一タイ
ミングで複数ビットのデータを出力する。
【０００３】図３，図４に、Ｃ−ＭＯＳ構成のプンシュ
プル型の出力ポートの回路図を示し、その回路動作の説
明をする。また、図５に図３の主要部波形のタイミング
図を示す。
プル型の出力ポートの回路図を示し、その回路動作の説
明をする。また、図５に図３の主要部波形のタイミング
図を示す。
【０００４】図３，図４，図５において、内部バス３０
１に４ビットの出力データが乗ってきた時、マスタ側ラ
ッチ信号３０９で出力データを４ビット同時にマスター
ラッチ３０２にラッチしておき、続いてスレーブ側ラッ
チ信号３１０でスレーブラッチ３０３に４ビット同時に
データを転送するとともに、出力バッファ３０４にデー
タを送り、ポート３０５，３０６，３０７，３０８に出
力する。
１に４ビットの出力データが乗ってきた時、マスタ側ラ
ッチ信号３０９で出力データを４ビット同時にマスター
ラッチ３０２にラッチしておき、続いてスレーブ側ラッ
チ信号３１０でスレーブラッチ３０３に４ビット同時に
データを転送するとともに、出力バッファ３０４にデー
タを送り、ポート３０５，３０６，３０７，３０８に出
力する。
【０００５】この際、出力バッファ３０４の出力データ
が以前のデータと異なる場合、出力ポートの状態遷移時
に図４の出力バッファ３０４を構成する。Ｐｃｈトラン
ジスタ３０４ａとＮｃｈトランジスタ３０４ｂとが同時
にオン状態となる期間が生じる為、出力バッファ３０４
に一瞬電源よりＧＮＤにかけ、貫通電流が流れる。
が以前のデータと異なる場合、出力ポートの状態遷移時
に図４の出力バッファ３０４を構成する。Ｐｃｈトラン
ジスタ３０４ａとＮｃｈトランジスタ３０４ｂとが同時
にオン状態となる期間が生じる為、出力バッファ３０４
に一瞬電源よりＧＮＤにかけ、貫通電流が流れる。
【０００６】尚、マスターラッチ３０２，スレーブラッ
チ３０３の単位回路は、４個のインバータ３３０〜３３
３と１個のトランスファゲート３３４とからなる。図３
の出力バッファ３０４は、図４に示すようにトランジス
タ３０４ａ，３０４ｂの直列体からなる。
チ３０３の単位回路は、４個のインバータ３３０〜３３
３と１個のトランスファゲート３３４とからなる。図３
の出力バッファ３０４は、図４に示すようにトランジス
タ３０４ａ，３０４ｂの直列体からなる。
【０００７】
【発明が解決しようとする課題】従来の半導体出力回路
においては、多数のポートの出力を同時に反転させるよ
うな場合に、一度に多く貫通電流が流れてしまうため、
電源またはＧＮＤノイズを発生させ、これが周辺装置や
自分自身の回路に誤動作を誘発するといった問題点であ
った。
においては、多数のポートの出力を同時に反転させるよ
うな場合に、一度に多く貫通電流が流れてしまうため、
電源またはＧＮＤノイズを発生させ、これが周辺装置や
自分自身の回路に誤動作を誘発するといった問題点であ
った。
【０００８】本発明の目的は、前記問題点を解決し、大
きな貫通電流が流れないようにした半導体出力回路を提
供することにある。
きな貫通電流が流れないようにした半導体出力回路を提
供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体出力回路
の構成は、マスタ部とスレーブ部より構成される複数の
ラッチ回路群と、前記ラッチ回路群のそれぞれのスレー
ブ側ラッチデータをバッファを介して出力する出力ポー
ト群とを有する半導体出力回路に於いて、前記マスタ部
のラッチ回路群には同一のマスタ側ラッチ信号が入力さ
れ、前記スレーブ部のラッチ回路群には前記マスタ信号
とほ異なるスレーブ側ラッチ信号が入力され、前記スレ
ーブ側リッチ信号はタイミングの異なる２つ以上のラッ
チ信号により構成されたことを特徴とする。
の構成は、マスタ部とスレーブ部より構成される複数の
ラッチ回路群と、前記ラッチ回路群のそれぞれのスレー
ブ側ラッチデータをバッファを介して出力する出力ポー
ト群とを有する半導体出力回路に於いて、前記マスタ部
のラッチ回路群には同一のマスタ側ラッチ信号が入力さ
れ、前記スレーブ部のラッチ回路群には前記マスタ信号
とほ異なるスレーブ側ラッチ信号が入力され、前記スレ
ーブ側リッチ信号はタイミングの異なる２つ以上のラッ
チ信号により構成されたことを特徴とする。
【００１０】
【実施例】図１は本発明の一実施例の半導体出力回路を
示す回路図である。
示す回路図である。
【００１１】図１において、本発明の一実施例の半導体
出力回路は、ポート１０５，１０６に関しては、出力デ
ータが、ＣＰＵ部から内部バス１０１上に出力される
と、マスタ側ラッチ信号１０９の立上りタイミングでマ
スターラッチ１０２に取り込まれ、ラッチされる。
出力回路は、ポート１０５，１０６に関しては、出力デ
ータが、ＣＰＵ部から内部バス１０１上に出力される
と、マスタ側ラッチ信号１０９の立上りタイミングでマ
スターラッチ１０２に取り込まれ、ラッチされる。
【００１２】次にスレーブ側ラッチ信号Ａ１１０の立上
りタイミングで、スレーブラッチ１０３に取り込まれる
とともに、出力バッファ１０４を介し、ポート１０５，
１０６から出力される。
りタイミングで、スレーブラッチ１０３に取り込まれる
とともに、出力バッファ１０４を介し、ポート１０５，
１０６から出力される。
【００１３】一方、ポート１０７，１０８の場合は、マ
スターラッチ１０２に取り込まれるまでは同じである
が、スレーブラッチ１０３に取り込まれるタイミングが
スレーブ側ラッチ信号Ａ１１０とはタイミングの異なる
スレーブ側ラッチ信号Ｂ１１１によりラッチされるとと
もに、出力バッファ１０４を介し、ポート１０７，１０
８から出力される。
スターラッチ１０２に取り込まれるまでは同じである
が、スレーブラッチ１０３に取り込まれるタイミングが
スレーブ側ラッチ信号Ａ１１０とはタイミングの異なる
スレーブ側ラッチ信号Ｂ１１１によりラッチされるとと
もに、出力バッファ１０４を介し、ポート１０７，１０
８から出力される。
【００１４】以上の動作により、出力タイミングを分割
できるため、貫通電流を減少させ、ノイズを低減するこ
とができる。
できるため、貫通電流を減少させ、ノイズを低減するこ
とができる。
【００１５】図２は本発明の他の実施例の半導体出力回
路を示す回路図である。図６は本実施例の主要部波形の
タイミング図である。
路を示す回路図である。図６は本実施例の主要部波形の
タイミング図である。
【００１６】図２，図６において、本実施例は、出力デ
ータがＣＰＵ部から内部バス２０１上に出力されると、
マスタ側ラッチ信号２０９の立上りタイミングでマスタ
ラッチ２０２に取り込まれ、４ビット同時にラッチされ
る。
ータがＣＰＵ部から内部バス２０１上に出力されると、
マスタ側ラッチ信号２０９の立上りタイミングでマスタ
ラッチ２０２に取り込まれ、４ビット同時にラッチされ
る。
【００１７】次に、スレーブ側ラッチ信号２１０の立上
りタイミングで、最上位ビットの出力データがスレーブ
ラッチ２０３に取り込まれるとともに、出力バッファ２
０４を通して、ポート２０５から出力される。
りタイミングで、最上位ビットの出力データがスレーブ
ラッチ２０３に取り込まれるとともに、出力バッファ２
０４を通して、ポート２０５から出力される。
【００１８】続く下位ビットのデータは、前記スレーブ
側ラッチ信号２１０をディレイ回路２１１を介し、タイ
ミングをずらした信号にて、スレーブラッチ２０３に取
り込まれ、同時にポート２０６から出力される。
側ラッチ信号２１０をディレイ回路２１１を介し、タイ
ミングをずらした信号にて、スレーブラッチ２０３に取
り込まれ、同時にポート２０６から出力される。
【００１９】同様に、それ以降のビットもディレイ回路
２１１にて順次タイミングをずらしたスレーブ側ラッチ
信号により、マスターラッチデータをスレーブラッチに
転送するとともに、それぞれポート２０７→２０８から
出力される。
２１１にて順次タイミングをずらしたスレーブ側ラッチ
信号により、マスターラッチデータをスレーブラッチに
転送するとともに、それぞれポート２０７→２０８から
出力される。
【００２０】以上説明したように、４ビットのデータが
ディレイ回路により定められた時間差をもってポートよ
り出力されるため、出力バッファ２０４における状態遷
移時の貫通電流の集中を防ぐことができる。
ディレイ回路により定められた時間差をもってポートよ
り出力されるため、出力バッファ２０４における状態遷
移時の貫通電流の集中を防ぐことができる。
【００２１】したがって、電流，ＧＮＤのノイズを減ら
し、誤動作の誘発を防ぐことができる。
し、誤動作の誘発を防ぐことができる。
【００２２】
【発明の効果】以上説明したように、本発明は、一群の
ポートにデータを出力する時に、その出力タイミングを
ずらすことにより、出力ポートの状態遷移時の電源・Ｇ
ＮＤ間の貫通電流の低減を図り、電源，ＧＮＤのノイズ
を低減させることにより、それによる誤動作を防ぐこと
ができるという効果を有する。
ポートにデータを出力する時に、その出力タイミングを
ずらすことにより、出力ポートの状態遷移時の電源・Ｇ
ＮＤ間の貫通電流の低減を図り、電源，ＧＮＤのノイズ
を低減させることにより、それによる誤動作を防ぐこと
ができるという効果を有する。
【図１】本発明の一実施例の半導体出力回路を示す回路
図である。
図である。
【図２】本発明の他の実施例を示す回路図である。
【図３】従来の半導体出力回路を示す回路図である。
【図４】図３の出力バッファを示す回路図である。
【図５】図３の動作を示すタイミング図である。
【図６】図２の動作を示すタイミング図である。
１０２，２０１，３０１ 内部バス １０２，２０２，３０２ マスターラッチ １０３，２０３，３０３ スレーブラッチ １０４，２０４，３０４ 出力バッファ １０５，１０６，１０７，１０８，２０５，２０６，２
０７，２０８，３０３，３０５，３０６，３０７，３０
８ ポート １０９，２０９，３０９ マスター川ラッチ信号 ２１０，３１０ スレーブ側ラッチ信号 １１０ スレーブ側ラッチ信号Ａ １１１ スレーブ側ラッチ信号Ｂ ２１１ ディレイ回路 ３０４ａ Ｐｃｈトランジスタ ３０４ｂ Ｎｃｈトランジスタ ３０４ｃ 電源 ３０４ｄ ＧＮＤ
０７，２０８，３０３，３０５，３０６，３０７，３０
８ ポート １０９，２０９，３０９ マスター川ラッチ信号 ２１０，３１０ スレーブ側ラッチ信号 １１０ スレーブ側ラッチ信号Ａ １１１ スレーブ側ラッチ信号Ｂ ２１１ ディレイ回路 ３０４ａ Ｐｃｈトランジスタ ３０４ｂ Ｎｃｈトランジスタ ３０４ｃ 電源 ３０４ｄ ＧＮＤ
Claims (1)
- 【請求項１】 マスタ部とスレーブ部より構成される複
数のラッチ回路群と、前記ラッチ回路群のそれぞれのス
レーブ側ラッチデータをバッファを介して出力する出力
ポート群とを有する半導体出力回路に於いて、前記マス
タ部のラッチ回路群には前記マスタ信号とは異なるスレ
ーブ側ラッチ信号が入力され、前記スレーブラッチ信号
はタイミングの異なる２つ以上のラッチ信号により構成
されたことを特徴とする半導体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257338A JPH05100778A (ja) | 1991-10-04 | 1991-10-04 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257338A JPH05100778A (ja) | 1991-10-04 | 1991-10-04 | 半導体出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100778A true JPH05100778A (ja) | 1993-04-23 |
Family
ID=17304981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257338A Pending JPH05100778A (ja) | 1991-10-04 | 1991-10-04 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100778A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301827B2 (en) | 2005-03-16 | 2007-11-27 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2011007528A (ja) * | 2009-06-23 | 2011-01-13 | Toyota Boshoku Corp | 静電容量センサ及びそれを用いた車両用近接センサ |
-
1991
- 1991-10-04 JP JP3257338A patent/JPH05100778A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301827B2 (en) | 2005-03-16 | 2007-11-27 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2011007528A (ja) * | 2009-06-23 | 2011-01-13 | Toyota Boshoku Corp | 静電容量センサ及びそれを用いた車両用近接センサ |
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