JPS59224915A - デ−タラツチ回路 - Google Patents
デ−タラツチ回路Info
- Publication number
- JPS59224915A JPS59224915A JP58099150A JP9915083A JPS59224915A JP S59224915 A JPS59224915 A JP S59224915A JP 58099150 A JP58099150 A JP 58099150A JP 9915083 A JP9915083 A JP 9915083A JP S59224915 A JPS59224915 A JP S59224915A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- control signal
- level
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は低消費電力化をはかりたデータラッチ回路に関
する。
する。
第１図に従来のデータラッチ回路を示す。このデータ２
ツｔ回路は、入力データＩｎ をラッチ回路動作に必
要な電圧に増幅或いはレベル変換するための入カバソフ
ァ回路１と、入力データを保持しておくためのラッチ回
路２から構成されている。
ツｔ回路は、入力データＩｎ をラッチ回路動作に必
要な電圧に増幅或いはレベル変換するための入カバソフ
ァ回路１と、入力データを保持しておくためのラッチ回
路２から構成されている。
第２図に示される如く入力データＩｎ は、ラップコン
トロール信号の低レベルの期間にラッチ回路２に伝達さ
れ（正論理で考える）、ラッテコン）ｏ−ル信号の高レ
ベルで入力データがでｆツチ回路２に保持される。ラッ
チコントロール信号が高レベルの期間は、入力データＩ
ｎ に関係なくラッチ回路２のデータは保持されてい
る。第２図においてラッチコントロール信号が低レベル
から高レベルに変化するのは、入力データをラッチ回路
に取シ込む期間であシ、入力データＩｎ のハツチング
領域は入力データ不定領域、ａｌｃはラッテ回路２の保
持データが変化しない区間、ｂは入力データＩＮがその
まま出力に伝わる区間を示す。
トロール信号の低レベルの期間にラッチ回路２に伝達さ
れ（正論理で考える）、ラッテコン）ｏ−ル信号の高レ
ベルで入力データがでｆツチ回路２に保持される。ラッ
チコントロール信号が高レベルの期間は、入力データＩ
ｎ に関係なくラッチ回路２のデータは保持されてい
る。第２図においてラッチコントロール信号が低レベル
から高レベルに変化するのは、入力データをラッチ回路
に取シ込む期間であシ、入力データＩｎ のハツチング
領域は入力データ不定領域、ａｌｃはラッテ回路２の保
持データが変化しない区間、ｂは入力データＩＮがその
まま出力に伝わる区間を示す。
ところでＣＭＯ８半導体回路においては、内部回路（ラ
ップ・回路）が静止している場合、内部回路に微少電流
しか流れない回路構成にしても、入力データをラップし
た状態で入力電圧Ｉｎ がインパークしきい値電圧ｖｒ
ｈｃ 近傍の中間レベルになると、第３図の如く入力
バッファ回路１の電源間に貫通電流が流れ、回路全体と
して微少電流回路を実現することができない。従って低
消費電力化を実現しようとする場合、入力レベルを電源
電圧或いは接地レベルに固定する制約が生じるものであ
る。
ップ・回路）が静止している場合、内部回路に微少電流
しか流れない回路構成にしても、入力データをラップし
た状態で入力電圧Ｉｎ がインパークしきい値電圧ｖｒ
ｈｃ 近傍の中間レベルになると、第３図の如く入力
バッファ回路１の電源間に貫通電流が流れ、回路全体と
して微少電流回路を実現することができない。従って低
消費電力化を実現しようとする場合、入力レベルを電源
電圧或いは接地レベルに固定する制約が生じるものであ
る。
本発明は上記実情に鑑みてなされたもので、前記従来技
術の如く入力信号レベルに制約条件を付加することなく
低消費電力化が可能となるデータラッチ回路を提供しよ
うとするものである０ 〔発明の概要〕 本発明は人力バッファ回路（＝流れる不要な貫通電流を
阻止するため、次のような構成となっている。即ちラッ
チ回路において入力データをラッチした後は、入力バッ
ファ回路に印加される入力信号（入力データ）１ｄどん
な状態であっても機能的に問題はない。従って上記人力
バッファ回路は、入力データをラッチ回路に伝達する期
間のみ動作状態即ち電源と接続して通常動作を行なわせ
、それμ外の期間は入力バッファ回路を電源から切り離
すようにしている。
術の如く入力信号レベルに制約条件を付加することなく
低消費電力化が可能となるデータラッチ回路を提供しよ
うとするものである０ 〔発明の概要〕 本発明は人力バッファ回路（＝流れる不要な貫通電流を
阻止するため、次のような構成となっている。即ちラッ
チ回路において入力データをラッチした後は、入力バッ
ファ回路に印加される入力信号（入力データ）１ｄどん
な状態であっても機能的に問題はない。従って上記人力
バッファ回路は、入力データをラッチ回路に伝達する期
間のみ動作状態即ち電源と接続して通常動作を行なわせ
、それμ外の期間は入力バッファ回路を電源から切り離
すようにしている。
以下図面をか照して本発明の一実施例を説明（すする。
第４図において１１は入力バッファ回路、１２はラッチ
回路、１３は制御信号発生回路、１４はデータＩｎ
の入力端子、１５はラッテコントロール信号入力端子で
ある。人力バッファ回路１１はＰチャネル型ＭＯ８）ラ
ンジスタ１６、及びＮチャネル型ＭＯ８）ランジスタ１
７１ よりなるＣＩｖｌＩＯＳインバータと同様のイン
バータが奇数段（トランジスタの符号に付した添字は段
数を表わす）接続され、それぞれのインバータはＮｊヤ
ネル型ＭＯ８）ランジスタ１８、〜１Ｂ、で電源から切
シ離すことができるように構成されている。制御信号発
生回路１３は、奇数段のインバータ１９〜２１からなる
遅延回路２２とナントゲート２３、インバータ２４から
構成され、ラッチコントロール信号の立ち上がシエッジ
で（正論理で考える）第５図のような制御信号ＬＥ 、
ＬＥをっくシ出す。
回路、１３は制御信号発生回路、１４はデータＩｎ
の入力端子、１５はラッテコントロール信号入力端子で
ある。人力バッファ回路１１はＰチャネル型ＭＯ８）ラ
ンジスタ１６、及びＮチャネル型ＭＯ８）ランジスタ１
７１ よりなるＣＩｖｌＩＯＳインバータと同様のイン
バータが奇数段（トランジスタの符号に付した添字は段
数を表わす）接続され、それぞれのインバータはＮｊヤ
ネル型ＭＯ８）ランジスタ１８、〜１Ｂ、で電源から切
シ離すことができるように構成されている。制御信号発
生回路１３は、奇数段のインバータ１９〜２１からなる
遅延回路２２とナントゲート２３、インバータ２４から
構成され、ラッチコントロール信号の立ち上がシエッジ
で（正論理で考える）第５図のような制御信号ＬＥ 、
ＬＥをっくシ出す。
第４図の如く構成されたデータラッテ回路にあっては、
制御信号で１が高レベルの期間トランジスタ１Ｂ、〜Ｉ
８３がオン状態となシ、人力バッファ回路ＩＩの各イン
バータは接地に接続されて通常のインバータとして働き
（バッファイネーブル期間）、入力信号Ｉｎ をラッ
チ回路Ｉ２に伝える。また制御信号百が低レベルの期間
トランジスタ１８．〜１８３がオフとなって、各インバ
ータは電源から切シ離されているため（バッファディス
エーブル期間）入力信号Ｉｎ のレベルのいかんに係わ
らず電源ＶＤＤと接地間に貫通電流は流れない。即ちラ
ッチ回路Ｉ２は制御信号ＬＥの低レベルの期間に人力バ
ッファ回路１１から伝達されたデータを取り込み、制御
信号ＬＥの高レベルの期間に、上記取シ込まれたデータ
が保持される。従って入力信号Ｉｎ は、制御信号ＬＥ
の高レベルの期間必要なレベルに設定するだけでＸ＜、
その他の期間は入力信号Ｉｎ のレベルに入力バッフ
ァ回路ＩＩは無関係となシ、データラッテ回路のパワー
低減化が実現できるものである。
制御信号で１が高レベルの期間トランジスタ１Ｂ、〜Ｉ
８３がオン状態となシ、人力バッファ回路ＩＩの各イン
バータは接地に接続されて通常のインバータとして働き
（バッファイネーブル期間）、入力信号Ｉｎ をラッ
チ回路Ｉ２に伝える。また制御信号百が低レベルの期間
トランジスタ１８．〜１８３がオフとなって、各インバ
ータは電源から切シ離されているため（バッファディス
エーブル期間）入力信号Ｉｎ のレベルのいかんに係わ
らず電源ＶＤＤと接地間に貫通電流は流れない。即ちラ
ッチ回路Ｉ２は制御信号ＬＥの低レベルの期間に人力バ
ッファ回路１１から伝達されたデータを取り込み、制御
信号ＬＥの高レベルの期間に、上記取シ込まれたデータ
が保持される。従って入力信号Ｉｎ は、制御信号ＬＥ
の高レベルの期間必要なレベルに設定するだけでＸ＜、
その他の期間は入力信号Ｉｎ のレベルに入力バッフ
ァ回路ＩＩは無関係となシ、データラッテ回路のパワー
低減化が実現できるものである。
なお、本発明は実施例のみに限られることなく種々の応
用が可能である。例えば実施例では入力バッファ回路を
、３段のインバータ構成としたが、１段以上のインバー
タ構成であれば工い。
用が可能である。例えば実施例では入力バッファ回路を
、３段のインバータ構成としたが、１段以上のインバー
タ構成であれば工い。
以上説明した如く本発明によれば、入力データをラッチ
した後は、ＮチャネルＭＯ８）ランジスタで入力バッフ
ァ回路を電源から切シ離す構成としたため、入力データ
のレベルのいかんに係わらず低消費電力化を実現し得る
データラッテ回路が提供できるものである。
した後は、ＮチャネルＭＯ８）ランジスタで入力バッフ
ァ回路を電源から切シ離す構成としたため、入力データ
のレベルのいかんに係わらず低消費電力化を実現し得る
データラッテ回路が提供できるものである。
第１図は従来のデータラッチ回路図、第２図は同回路の
動作を示すタイミングチャート、第３図はインバータの
貫通電流特性図、第４図は本発明の一実施例の回路図、
第５図は同回路の動作を示すタイミングチャートである
。 ＩＩ・・入力バッファ回路、Ｉ２・・・ラッテ回路、１
３・・・制御信号発生回路、１６．％Ｉ６．・・・Ｐチ
ャネル型トランジスタ、１７Ｉへ・１７３ 。 Ｉ８．〜１８．・・・Ｎチャネル凰トランジスタ。 を ７１− ．２（−〇−−横）
動作を示すタイミングチャート、第３図はインバータの
貫通電流特性図、第４図は本発明の一実施例の回路図、
第５図は同回路の動作を示すタイミングチャートである
。 ＩＩ・・入力バッファ回路、Ｉ２・・・ラッテ回路、１
３・・・制御信号発生回路、１６．％Ｉ６．・・・Ｐチ
ャネル型トランジスタ、１７Ｉへ・１７３ 。 Ｉ８．〜１８．・・・Ｎチャネル凰トランジスタ。 を ７１− ．２（−〇−−横）
Claims (2)
- （１）第１の電位供給端と出方端との間にＰブヤネル型
の第１のＭＯＳ）７ンジスタを設り、第２の電位供給端
と前記出力端との間にＮチャネル型の第２．第３のＭＯ
Ｓ）ランジスタを直列接続し、前記第１．第２のＭＯ８
’）ランジスタのゲートを共通のデータ入力端としてな
る回路を１段以上接続した入力バラフッ回路と、この人
カパッ７７回路の出力を入力とする２ツｔ回路と、この
ラッチ回路に２ツｔすべき信号が前記データ入力端に供
給された際、前記第３のＭＯＳ）ランジスタのゲートに
該トランジスタがオン状態となシかっ前記ラッテ回路に
該ラッチ回路がデータ取シ込み可能となるレベルの信号
を与える制御信号発生回路とを具備したことを特徴とす
るデータラッテ回路。 - （２）前記制御信号発生回路は、２ツｔコントロ一ル信
号のレベルと該信号の遅延回路出力のレベルとの一致を
検出する回路に工υパルスを出力するものであることを
特徴とする特許請求の範囲第１項に記載のデータラッチ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58099150A JPS59224915A (ja) | 1983-06-03 | 1983-06-03 | デ−タラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58099150A JPS59224915A (ja) | 1983-06-03 | 1983-06-03 | デ−タラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224915A true JPS59224915A (ja) | 1984-12-17 |
Family
ID=14239656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58099150A Pending JPS59224915A (ja) | 1983-06-03 | 1983-06-03 | デ−タラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224915A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254816A (ja) * | 1987-04-10 | 1988-10-21 | Nec Ic Microcomput Syst Ltd | シユミツトトリガ回路 |
| JPH07288447A (ja) * | 1994-04-19 | 1995-10-31 | Nec Corp | 位相同期型タイミング発生回路 |
| WO1999066640A1 (en) * | 1998-06-18 | 1999-12-23 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6501300B2 (en) | 2000-11-21 | 2002-12-31 | Hitachi, Ltd. | Semiconductor integrated circuit |
-
1983
- 1983-06-03 JP JP58099150A patent/JPS59224915A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254816A (ja) * | 1987-04-10 | 1988-10-21 | Nec Ic Microcomput Syst Ltd | シユミツトトリガ回路 |
| JPH07288447A (ja) * | 1994-04-19 | 1995-10-31 | Nec Corp | 位相同期型タイミング発生回路 |
| WO1999066640A1 (en) * | 1998-06-18 | 1999-12-23 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6433584B1 (en) | 1998-06-18 | 2002-08-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6501300B2 (en) | 2000-11-21 | 2002-12-31 | Hitachi, Ltd. | Semiconductor integrated circuit |
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