JPS59224914A - デ−タラツチ回路 - Google Patents
デ−タラツチ回路Info
- Publication number
- JPS59224914A JPS59224914A JP58099149A JP9914983A JPS59224914A JP S59224914 A JPS59224914 A JP S59224914A JP 58099149 A JP58099149 A JP 58099149A JP 9914983 A JP9914983 A JP 9914983A JP S59224914 A JPS59224914 A JP S59224914A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch circuit
- data
- level
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は低消費電力化をはかったデータラッチ回路に関
する。
する。
第1図に従来のデータラッチ回路を示す。このデータラ
ッチ回路は、入力データInをラッチ回路動作に必要な
電圧に増幅或いはレベル変換するための入力バッファ回
路Iと、入力データを保持しておくためのラッチ回路2
から構成されている。
ッチ回路は、入力データInをラッチ回路動作に必要な
電圧に増幅或いはレベル変換するための入力バッファ回
路Iと、入力データを保持しておくためのラッチ回路2
から構成されている。
第2図に示される如く入力データInは、ラッチコント
ロール信号の低レベルの期間にラッチ回路2に伝達され
(正論理で考える)、ラッチコントロール信号の高レベ
ルで入力データがうツチ回路2に保持される◎ラッチコ
ントロール信号が尚レベルの期間は、入力データInに
関係なくラッチ回路2のデータは保持されている。
ロール信号の低レベルの期間にラッチ回路2に伝達され
(正論理で考える)、ラッチコントロール信号の高レベ
ルで入力データがうツチ回路2に保持される◎ラッチコ
ントロール信号が尚レベルの期間は、入力データInに
関係なくラッチ回路2のデータは保持されている。
第2図においてラッチコントロール信号が低レベルから
高レベルに変化するのは、入力データをラッチ回路に取
り込む期間であり、入力データInのハツチング領域は
入力データ不定領域、a、Cはラッチ回路2の保持デー
タが変化しない区間、bは入力データINがそのまN出
力に伝わる区間を示す。
高レベルに変化するのは、入力データをラッチ回路に取
り込む期間であり、入力データInのハツチング領域は
入力データ不定領域、a、Cはラッチ回路2の保持デー
タが変化しない区間、bは入力データINがそのまN出
力に伝わる区間を示す。
ところでCMO8半導体回路においては、内部回路(ラ
ッチ回#I!I)が静止している場合、内部回路に微少
電流しか流れない(ロ)路構成にしても。
ッチ回#I!I)が静止している場合、内部回路に微少
電流しか流れない(ロ)路構成にしても。
入力データをラッチした状態で入力電圧In がインバ
ータしきい値電圧VINC近傍の中間レベルになると、
第3図の如く入力バッファ回路lの電源間に負通電流が
流れ、囲路全体として微少電流回路を実現することがで
きない。従って低消費電力化を実現しようとする場合、
入カレベ ′ルを電源電田或いは接地レベルに固定する
制約が生じるものである。
ータしきい値電圧VINC近傍の中間レベルになると、
第3図の如く入力バッファ回路lの電源間に負通電流が
流れ、囲路全体として微少電流回路を実現することがで
きない。従って低消費電力化を実現しようとする場合、
入カレベ ′ルを電源電田或いは接地レベルに固定する
制約が生じるものである。
本発明は上記実情に鑑みてなされたもので、前記従来技
術の如く入力信号レベルに制約条件を付加することなく
低消費電力化が可能となるデータラッチ回路を提供しよ
うとするものである。
術の如く入力信号レベルに制約条件を付加することなく
低消費電力化が可能となるデータラッチ回路を提供しよ
うとするものである。
本発明は入力バッファ回路に流れる不要な貫通電流を阻
止するため1次のような構成となっている。即ちラッチ
回路において入力データをラッチした後は、入力バッフ
ァ回路に印加される入力信号(入力データ)はどんな状
態であっても機能的に問題はない。従って上記入力バッ
ファ回路は、入力データをラッチ回路に伝達する期間の
み動作状態即ち電源と接続して通常動作を行なわせ、そ
れ以外の期間は入力バッファ回路を電源から切り離すよ
うにしている。
止するため1次のような構成となっている。即ちラッチ
回路において入力データをラッチした後は、入力バッフ
ァ回路に印加される入力信号(入力データ)はどんな状
態であっても機能的に問題はない。従って上記入力バッ
ファ回路は、入力データをラッチ回路に伝達する期間の
み動作状態即ち電源と接続して通常動作を行なわせ、そ
れ以外の期間は入力バッファ回路を電源から切り離すよ
うにしている。
以下図面を診照して本発明の一実施例を説明゛する。第
4図において11は入力バッファ回路、12はラッチ回
路、ZJは制御信号発生回路、14はデータInの入力
端子、15はラッチコントロール信号入力端子である。
4図において11は入力バッファ回路、12はラッチ回
路、ZJは制御信号発生回路、14はデータInの入力
端子、15はラッチコントロール信号入力端子である。
入力バッファ回路11はPチャネル型MO8)う/ラス
タ16.及びNチャネル型MO8)ランジスタ17□よ
りなるCMOSインバータと同様のインバータが奇数段
(トランジスタの符号に付した添字は段数を表わす)接
続され、それぞれのインバータはPチャネル型MO8)
ランジスタ18.〜1B、で電源VDDから切り離すこ
とができるように構成されている。制御信号発生回M
1 Bは、奇数段のインバータ19〜21からなる遅延
回路22とナンド回1823から構成され、ラッチコン
トロール信号の立ち上がりエツジで(正論理で考える)
第5図のような制御信号LEをつくり出す。
タ16.及びNチャネル型MO8)ランジスタ17□よ
りなるCMOSインバータと同様のインバータが奇数段
(トランジスタの符号に付した添字は段数を表わす)接
続され、それぞれのインバータはPチャネル型MO8)
ランジスタ18.〜1B、で電源VDDから切り離すこ
とができるように構成されている。制御信号発生回M
1 Bは、奇数段のインバータ19〜21からなる遅延
回路22とナンド回1823から構成され、ラッチコン
トロール信号の立ち上がりエツジで(正論理で考える)
第5図のような制御信号LEをつくり出す。
第4図の如く構成されたデータラッチ回路にあっては、
制御信号LEが低レベルの期間トランジスタ1B、〜1
B、がオン状態となり、入力バッファ回路11の各イン
バータは電源VDDに接続されて通常のインバータとし
て働き(バッファイネーブル期間)、入力信号Inをラ
ッチ回路12に伝える。また制御信号LEが高レベルの
期間トランジスタ1B、〜1B、がオンとなって、各イ
ンバータは電源から切り離されているため、(バッファ
ディスエーブル期間)入力信号Inのレベルのいかんに
係わらず電源■DD、接地間に貫通電流は流れない。川
」ちラッチ回路12は制御信号LE の低レベル期間に
入力バッファ回路11かも伝達されたデータを取り込み
、制御信号LBO高レベル期間に、上記取り込まれたデ
ータが保持される。従って入力信号Inは、制御信号L
E の低レベルの期間必要なレベルに設定するだけでよ
く、その他の期間は入力信号Inのレベルに入力バッフ
ァ回路11は無関係となり、データラッチ回路のパワー
低減化が実現できるものである。
制御信号LEが低レベルの期間トランジスタ1B、〜1
B、がオン状態となり、入力バッファ回路11の各イン
バータは電源VDDに接続されて通常のインバータとし
て働き(バッファイネーブル期間)、入力信号Inをラ
ッチ回路12に伝える。また制御信号LEが高レベルの
期間トランジスタ1B、〜1B、がオンとなって、各イ
ンバータは電源から切り離されているため、(バッファ
ディスエーブル期間)入力信号Inのレベルのいかんに
係わらず電源■DD、接地間に貫通電流は流れない。川
」ちラッチ回路12は制御信号LE の低レベル期間に
入力バッファ回路11かも伝達されたデータを取り込み
、制御信号LBO高レベル期間に、上記取り込まれたデ
ータが保持される。従って入力信号Inは、制御信号L
E の低レベルの期間必要なレベルに設定するだけでよ
く、その他の期間は入力信号Inのレベルに入力バッフ
ァ回路11は無関係となり、データラッチ回路のパワー
低減化が実現できるものである。
なお本発明は実施例のみに限られることなく種々の応用
が可能である。例えは実施例では入力バッファ回路を、
3段のインバータ構成としたが、1段以上のインバータ
構成であればよい。
が可能である。例えは実施例では入力バッファ回路を、
3段のインバータ構成としたが、1段以上のインバータ
構成であればよい。
以上説明した如く本発明によれは、入力データを2ツチ
した後は%PチャネルMO8)ランジスタで入力バッフ
ァ回路を電源から切り離す構成としたため、入力データ
のレベルのいかんに係わらす低消費′心力化を実現し得
るデータラッチ回路が提供できるものである。
した後は%PチャネルMO8)ランジスタで入力バッフ
ァ回路を電源から切り離す構成としたため、入力データ
のレベルのいかんに係わらす低消費′心力化を実現し得
るデータラッチ回路が提供できるものである。
第1図は従来のデータラッチ回路図、第2図は同回路の
動作を示すタイミングチャート、第3図はインバータの
貫通電流特性図%第4図は本発明の一実施例の(ロ)略
図、第5図は同回路の動作を示すタイミングチャートで
ある。 11・・・入力バッファ回路% I2・・・ラッチ回路
、13・・・制御信号発生回路& 16.−16.、1
B、−13m・・・Pチャネル型トランジスタ、17.
〜17.・・・Nチャネル型トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦SO: @ も ト fX 67− 、=(vPζ唱−禦)
動作を示すタイミングチャート、第3図はインバータの
貫通電流特性図%第4図は本発明の一実施例の(ロ)略
図、第5図は同回路の動作を示すタイミングチャートで
ある。 11・・・入力バッファ回路% I2・・・ラッチ回路
、13・・・制御信号発生回路& 16.−16.、1
B、−13m・・・Pチャネル型トランジスタ、17.
〜17.・・・Nチャネル型トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦SO: @ も ト fX 67− 、=(vPζ唱−禦)
Claims (2)
- (1) 第1の電位供給端と出力端との間にPチャネ
ル型の第1%第2のMOS)ランジスタを直列接続し、
第2の電位供給端と前記出力端との間にNチャネル型の
第3のMOS )ランジスタを設け、前記第2、第3の
MOS )ランジスタのゲートを共通のデータ入力端と
してなる回路を1段以上接続した入力バッファ回路と、
この人力バッファ回路の出力を入力とするラッチ回路と
、このラッチ回路に2ツチすべき信号が前hピデータ入
力端に供給された際、前記第1のMOS)ランジスタの
ケートに該トランジスタがオン状態となりかつ前記ラッ
チ回路に該ラッチ回路がデータ取り込み可能となるレベ
ルの信号を与える制御信号発生回路とを具備したことを
特徴とするデータラッチ回路。 - (2)前記制御信号発生回路は、ラッチコントロール信
号のレベルと該信号の遅延回路出力のレベルとの一致を
検出する回路によりパルスを出力するものであることを
特徴とする特許請求の範囲第1項に記載のデータラッチ
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58099149A JPS59224914A (ja) | 1983-06-03 | 1983-06-03 | デ−タラツチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58099149A JPS59224914A (ja) | 1983-06-03 | 1983-06-03 | デ−タラツチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59224914A true JPS59224914A (ja) | 1984-12-17 |
Family
ID=14239631
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58099149A Pending JPS59224914A (ja) | 1983-06-03 | 1983-06-03 | デ−タラツチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59224914A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63254816A (ja) * | 1987-04-10 | 1988-10-21 | Nec Ic Microcomput Syst Ltd | シユミツトトリガ回路 |
JPH07288447A (ja) * | 1994-04-19 | 1995-10-31 | Nec Corp | 位相同期型タイミング発生回路 |
WO1999066640A1 (en) * | 1998-06-18 | 1999-12-23 | Hitachi, Ltd. | Semiconductor integrated circuit |
US6501300B2 (en) | 2000-11-21 | 2002-12-31 | Hitachi, Ltd. | Semiconductor integrated circuit |
-
1983
- 1983-06-03 JP JP58099149A patent/JPS59224914A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63254816A (ja) * | 1987-04-10 | 1988-10-21 | Nec Ic Microcomput Syst Ltd | シユミツトトリガ回路 |
JPH07288447A (ja) * | 1994-04-19 | 1995-10-31 | Nec Corp | 位相同期型タイミング発生回路 |
WO1999066640A1 (en) * | 1998-06-18 | 1999-12-23 | Hitachi, Ltd. | Semiconductor integrated circuit |
US6433584B1 (en) | 1998-06-18 | 2002-08-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
US6501300B2 (en) | 2000-11-21 | 2002-12-31 | Hitachi, Ltd. | Semiconductor integrated circuit |
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