JP2563570B2 - セット・リセット式フリップフロップ回路 - Google Patents
セット・リセット式フリップフロップ回路Info
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- JP2563570B2 JP2563570B2 JP1087608A JP8760889A JP2563570B2 JP 2563570 B2 JP2563570 B2 JP 2563570B2 JP 1087608 A JP1087608 A JP 1087608A JP 8760889 A JP8760889 A JP 8760889A JP 2563570 B2 JP2563570 B2 JP 2563570B2
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- transistor
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、情報論理システムに広く利用可能なディジ
タル回路の要部となるセット・リセット方式フリップフ
ロップ回路（以下、RS−FFと記す）技術に関する。
タル回路の要部となるセット・リセット方式フリップフ
ロップ回路（以下、RS−FFと記す）技術に関する。
従来の技術 第３図に従来のRS−FFの論理構成を示し、第４図にそ
の動作を表わすタイミング波形図を示す。
の動作を表わすタイミング波形図を示す。
第３図に示すRS−FFは、２つの２入力NOR回路11,12を
有し、両方のNOR回路の一方側の入力端子を、それぞれ
セット入力端子９、リセット入力端子10となし、かつ他
方側の入力端子にはそれぞれのNOR回路の出力信号13,14
をたすき掛けに接続した構成である。
有し、両方のNOR回路の一方側の入力端子を、それぞれ
セット入力端子９、リセット入力端子10となし、かつ他
方側の入力端子にはそれぞれのNOR回路の出力信号13,14
をたすき掛けに接続した構成である。
次にこの従来例のRS−FFの動作について説明する。セ
ット入力端子９が“H"レベル、リセット入力端子10が
“L"レベルの場合、出力端子13が“L"レベルに、出力端
子14が“H"レベルに安定する。セット入力端子９が“L"
レベルになた場合、出力端子14が“H"レベルであったた
めNOR回路11の出力端子13は“L"レベルのまま変化せず
にセット後の状態を保持する。リセット入力端子10が
“H"レベルになった場合、NOR回路12の出力端子14が
“L"レベルに変化し、それにともないNOR回路11の出力
端子13が“H"レベルに変化する。その後リセット信号10
が“L"レベルになった場合、前述のセット信号９が“L"
レベルになった場合と同様に、各出力状態はリセット後
の状態を保持する。
ット入力端子９が“H"レベル、リセット入力端子10が
“L"レベルの場合、出力端子13が“L"レベルに、出力端
子14が“H"レベルに安定する。セット入力端子９が“L"
レベルになた場合、出力端子14が“H"レベルであったた
めNOR回路11の出力端子13は“L"レベルのまま変化せず
にセット後の状態を保持する。リセット入力端子10が
“H"レベルになった場合、NOR回路12の出力端子14が
“L"レベルに変化し、それにともないNOR回路11の出力
端子13が“H"レベルに変化する。その後リセット信号10
が“L"レベルになった場合、前述のセット信号９が“L"
レベルになった場合と同様に、各出力状態はリセット後
の状態を保持する。
第３図の従来例のRS−FFは、最も基本的な形態のもの
であるが、これをトランジスタによる回路図として示し
たのが第５図である。これに示す様に、従来技術によれ
ば、基本形のRS−FFでも最小限８個のトランジスタを要
する。
であるが、これをトランジスタによる回路図として示し
たのが第５図である。これに示す様に、従来技術によれ
ば、基本形のRS−FFでも最小限８個のトランジスタを要
する。
発明が解決しようとする課題 近年、エレクトロニクス機器の回路は、製品の多機化
・多用化などといったことから、増々複雑化・大規模化
してきており、勢い、その制御回路の複雑化・大規模化
はシステム設計面でも難題となってきている。制御回路
において、RS−FFは最も多用されている基本機器回路の
一つであるが、システム全体の簡素化・コンパクト化・
高密度化を図るには、この基本機能回路から簡素化を図
って行く必要が出てきている。
・多用化などといったことから、増々複雑化・大規模化
してきており、勢い、その制御回路の複雑化・大規模化
はシステム設計面でも難題となってきている。制御回路
において、RS−FFは最も多用されている基本機器回路の
一つであるが、システム全体の簡素化・コンパクト化・
高密度化を図るには、この基本機能回路から簡素化を図
って行く必要が出てきている。
課題を解決するための手段 本発明は、要約するに、ドレインが相互に結合された
トランジスタ対の一方側トランジスタのソースを接地
し、他方側トランジスタのソースをリセット入力端子に
なした第１の回路と、これら両トランジスタのドレイン
同士を結合した第１の回路の出力端子を入力とするイン
バータと、このインバータの出力を、ソースを電源電位
におよびドレインを第１の回路のドレイン出力すなわち
インバータの入力に接続されたトランジスタのゲートに
接続するとともに、第１の回路におけるソースをリセッ
ト入力端子に接続されたトランジスタのゲートにも接続
し、かつ、第１の回路の他片側トランジスタのゲートを
セット入力端子に接続することから構成される、簡素で
回路規模の小さいRS−FFである。
トランジスタ対の一方側トランジスタのソースを接地
し、他方側トランジスタのソースをリセット入力端子に
なした第１の回路と、これら両トランジスタのドレイン
同士を結合した第１の回路の出力端子を入力とするイン
バータと、このインバータの出力を、ソースを電源電位
におよびドレインを第１の回路のドレイン出力すなわち
インバータの入力に接続されたトランジスタのゲートに
接続するとともに、第１の回路におけるソースをリセッ
ト入力端子に接続されたトランジスタのゲートにも接続
し、かつ、第１の回路の他片側トランジスタのゲートを
セット入力端子に接続することから構成される、簡素で
回路規模の小さいRS−FFである。
作用 本発明によれば、簡素で回路規模の小さいかつ応答性
にも優れたRS−FFを提供することができ、エレクトロニ
クス機器のシステムの簡素化・コンパクト化および高密
度化を図ることができる。
にも優れたRS−FFを提供することができ、エレクトロニ
クス機器のシステムの簡素化・コンパクト化および高密
度化を図ることができる。
実施例 以下、本発明の実施例について、図面を参照しながら
説明する。
説明する。
第１図は、本発明の実施例であるRS−FF回路を示すも
のであり、３つのトランジスタ3,4,5とインバータ６と
から構成される。なお、トランジスタ５は他のトランジ
スタ3,4に比べて低いドライブ能力のものであり、100は
電源電位を、99は接地電位を示す。
のであり、３つのトランジスタ3,4,5とインバータ６と
から構成される。なお、トランジスタ５は他のトランジ
スタ3,4に比べて低いドライブ能力のものであり、100は
電源電位を、99は接地電位を示す。
３つのトランジスタ3,4,5の各ドレインは結合されて
出力端７を形成し、インバータ６への入力となり、イン
バータ６の出力端子８は、本発明のRS−FFのＱ出力端子
であると同時に、トランジスタ3,5のゲートにも接続さ
れる。トランジスタ３のソースは、リセット入力端子２
に接続され、トランジスタ４のソースは接地電位に、か
つゲートはセット入力端子１に接続、トランジスタ５の
ソースは電源電位に接続されることにより構成されるRS
−FFである。
出力端７を形成し、インバータ６への入力となり、イン
バータ６の出力端子８は、本発明のRS−FFのＱ出力端子
であると同時に、トランジスタ3,5のゲートにも接続さ
れる。トランジスタ３のソースは、リセット入力端子２
に接続され、トランジスタ４のソースは接地電位に、か
つゲートはセット入力端子１に接続、トランジスタ５の
ソースは電源電位に接続されることにより構成されるRS
−FFである。
次に本実施例のRS−FFの動作について詳細に述べる。
まず、セット入力１が“H"レベル、リセット入力２が
“L"レベルの場合、トランジスタ４がオン、トランジス
タ３がオフであり、Ｑ出力端子８の以前の状態にかかわ
らず、トランジスタ５が低ドライブ能力であるため、信
号線７は“L"レベルでかつＱ出力端子８は“H"レベルで
安定化する。Ｑ出力端子８が“H"レベルで、トランジス
タ３がオンするが、リセット入力２が“L"レベルであ
り、信号線７は、トランジスタ3,4双方から“L"レベル
にドライブされ回路は安定を保つ。この時点で、セット
入力が“L"レベルに変化して、トランジスタ４がオブ状
態になった場合でも、トランジスタ３がオンであるた
め、リセット入力２の“L"レベルが信号線７に伝達され
続け、セット後の状態を保持する。次に、リセット信号
が“H"レベルに変化した場合、その瞬間においてＱ出力
は“H"レベルであり、トランジスタ３はオン状態である
ため、リセット信号の“H"レベルは、信号線７に伝達さ
れ、Ｑ出力端子８が“L"レベルに反転し、同時にトラン
ジスタ３はオフ、低ドライブ能力のトランジスタ５のみ
がオン状態となり、信号線７のを“H"レベルにドライブ
し、回路を安定化させる。その後、リセット入力２が
“L"レベルに変化した場合でも、回路状態は安定し、リ
セット後の状態を保持する。この様に、セット入力１、
リセット入力２に従って、Ｑ出力端子８を“H",“L"に
反転させ安定に保持することが可能である。
“L"レベルの場合、トランジスタ４がオン、トランジス
タ３がオフであり、Ｑ出力端子８の以前の状態にかかわ
らず、トランジスタ５が低ドライブ能力であるため、信
号線７は“L"レベルでかつＱ出力端子８は“H"レベルで
安定化する。Ｑ出力端子８が“H"レベルで、トランジス
タ３がオンするが、リセット入力２が“L"レベルであ
り、信号線７は、トランジスタ3,4双方から“L"レベル
にドライブされ回路は安定を保つ。この時点で、セット
入力が“L"レベルに変化して、トランジスタ４がオブ状
態になった場合でも、トランジスタ３がオンであるた
め、リセット入力２の“L"レベルが信号線７に伝達され
続け、セット後の状態を保持する。次に、リセット信号
が“H"レベルに変化した場合、その瞬間においてＱ出力
は“H"レベルであり、トランジスタ３はオン状態である
ため、リセット信号の“H"レベルは、信号線７に伝達さ
れ、Ｑ出力端子８が“L"レベルに反転し、同時にトラン
ジスタ３はオフ、低ドライブ能力のトランジスタ５のみ
がオン状態となり、信号線７のを“H"レベルにドライブ
し、回路を安定化させる。その後、リセット入力２が
“L"レベルに変化した場合でも、回路状態は安定し、リ
セット後の状態を保持する。この様に、セット入力１、
リセット入力２に従って、Ｑ出力端子８を“H",“L"に
反転させ安定に保持することが可能である。
第２図に、本発明のRS−FFの動作を表すタイミング波
形図を示す。
形図を示す。
なお、本発明の実施例によるRS−FFは、セット入力お
よびリセット入力が相互にオーバーラップしないこと、
かつ動作に際してセット入力が先行して入力されること
という２つの使用上の制約を有する。前者の制約は、RS
−FFに対しては普遍的な制約であるため問題無く、後者
の制約についても、あるシステムあるいは回路中のRS−
FFに対してセット入力が先行するかリセット入力が先行
するかはシステム設計者により容易に判別可能であり、
システム設計者が目的に応じ使い分けをすることも容易
であるから、大きな問題では無い。
よびリセット入力が相互にオーバーラップしないこと、
かつ動作に際してセット入力が先行して入力されること
という２つの使用上の制約を有する。前者の制約は、RS
−FFに対しては普遍的な制約であるため問題無く、後者
の制約についても、あるシステムあるいは回路中のRS−
FFに対してセット入力が先行するかリセット入力が先行
するかはシステム設計者により容易に判別可能であり、
システム設計者が目的に応じ使い分けをすることも容易
であるから、大きな問題では無い。
発明の効果 以上の説明でも明らかな様に、本発明によれば、簡素
で回路規模も小さくかつ応答性にも優れたRS−FF回路を
提供することが可能であり、エレクトロニクス機器のシ
ステムの簡素化・コンパクト化・高密度化を図ることが
できる。
で回路規模も小さくかつ応答性にも優れたRS−FF回路を
提供することが可能であり、エレクトロニクス機器のシ
ステムの簡素化・コンパクト化・高密度化を図ることが
できる。
また、回路規模が小さく抑えることが可能であるとい
う点から、半導体集積回路においても最適なRS−FF回路
を提供することができる。
う点から、半導体集積回路においても最適なRS−FF回路
を提供することができる。
第１図は本発明のRS−FFの実施例回路図、第２図はその
動作を示すタイミング波形図、第３図は従来技術による
RS−FFを示す図、第４図はその動作を示すタイミング波
形図、第５図は第３図に示す従来のRS−FFのトランジス
タレベルの回路図を示すものである。 1,9……セット入力端子、2,10……リセット入力端子、
8,14……Ｑ出力端子、3,4,22,23,26,27……Ｎチャネル
型トランジスタ、５……低ドライブ能力Ｐチャネル型ト
ランジスタ、20,21,24,25……Ｐチャネル型トランジス
タ、６……インバータ、７……信号線、11,12……NOR回
路、99……接地電位、100……電源電位。
動作を示すタイミング波形図、第３図は従来技術による
RS−FFを示す図、第４図はその動作を示すタイミング波
形図、第５図は第３図に示す従来のRS−FFのトランジス
タレベルの回路図を示すものである。 1,9……セット入力端子、2,10……リセット入力端子、
8,14……Ｑ出力端子、3,4,22,23,26,27……Ｎチャネル
型トランジスタ、５……低ドライブ能力Ｐチャネル型ト
ランジスタ、20,21,24,25……Ｐチャネル型トランジス
タ、６……インバータ、７……信号線、11,12……NOR回
路、99……接地電位、100……電源電位。
Claims (1)
- 【請求項１】第１のトランジスタのソースを接地し、ゲ
ートをセット入力端子とし、第２のトランジスタのソー
スをリセット入力端子とし、前記第１と第２のトランジ
スタのドレイン同士を共通接続した第１の回路と、 前記第１の回路の共通接続されたドレインを入力端子に
接続し、出力端子を前記第１の回路の第２のトランジス
タのゲートと信号出力端子に接続したインバータと、 ソースを電源に、ドレインを前記第１の回路の共通接続
されたドレインに、ゲートを前記信号出力端子に接続し
た第３のトランジスタと、 から成るセット・リセット式フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087608A JP2563570B2 (ja) | 1989-04-06 | 1989-04-06 | セット・リセット式フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087608A JP2563570B2 (ja) | 1989-04-06 | 1989-04-06 | セット・リセット式フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02266609A JPH02266609A (ja) | 1990-10-31 |
| JP2563570B2 true JP2563570B2 (ja) | 1996-12-11 |
Family
ID=13919681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087608A Expired - Lifetime JP2563570B2 (ja) | 1989-04-06 | 1989-04-06 | セット・リセット式フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563570B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5209117B2 (ja) * | 2009-06-17 | 2013-06-12 | シャープ株式会社 | フリップフロップ、シフトレジスタ、表示駆動回路、表示装置、表示パネル |
| US8508276B2 (en) * | 2010-08-25 | 2013-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including latch circuit |
| CN103609021B (zh) * | 2011-06-30 | 2016-09-21 | 夏普株式会社 | 触发器、移位寄存器、显示面板以及显示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6245214A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Ltd | Ｃｍｏｓラツチ回路 |
-
1989
- 1989-04-06 JP JP1087608A patent/JP2563570B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02266609A (ja) | 1990-10-31 |
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