JP3201020B2 - ラッチ回路 - Google Patents
ラッチ回路Info
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- JP3201020B2 JP3201020B2 JP31680292A JP31680292A JP3201020B2 JP 3201020 B2 JP3201020 B2 JP 3201020B2 JP 31680292 A JP31680292 A JP 31680292A JP 31680292 A JP31680292 A JP 31680292A JP 3201020 B2 JP3201020 B2 JP 3201020B2
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- JP
- Japan
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- latch circuit
- mos transistor
- channel mos
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に用いる
ラッチ回路に関するものである。
ラッチ回路に関するものである。
【０００２】
【従来の技術】図２は従来のラッチ回路の構成を示すも
のである。同図において、２００、２０１はインバー
タ、２０２はNチャンネルMOSトランジスタ(NMOSTr)であ
りこのラッチ回路のスイッチとなっている。２１０は入
力データ、２１１は出力データ、２１２は記憶データ、
２１３は制御信号であるである。ここでインバータ２０
１の駆動能力はインバータ２００に比較して十分小さく
なっている。
のである。同図において、２００、２０１はインバー
タ、２０２はNチャンネルMOSトランジスタ(NMOSTr)であ
りこのラッチ回路のスイッチとなっている。２１０は入
力データ、２１１は出力データ、２１２は記憶データ、
２１３は制御信号であるである。ここでインバータ２０
１の駆動能力はインバータ２００に比較して十分小さく
なっている。
【０００３】以上のように構成されたラッチ回路につい
て、以下その動作について説明する。
て、以下その動作について説明する。
【０００４】ラッチへの書き込み動作は、制御信号２１
３がHIGHとなったときにNMOSTr２０２が導通状態になる
ことにより行なわれる。入力データ２１０がLOWで記憶
データ２１２がHIGHの場合、インバータ２０１のPチャ
ンネルMOSトランジスタが導通状態であるためにデータ
のコンフリクトを生じる。しかしながら、インバータ２
０１の駆動能力が十分小さいために、記憶データ２１２
のノードはインバータ２００のスイッチレベルより低電
位に引き落とされ、LOWのデータが書き込まれる。
３がHIGHとなったときにNMOSTr２０２が導通状態になる
ことにより行なわれる。入力データ２１０がLOWで記憶
データ２１２がHIGHの場合、インバータ２０１のPチャ
ンネルMOSトランジスタが導通状態であるためにデータ
のコンフリクトを生じる。しかしながら、インバータ２
０１の駆動能力が十分小さいために、記憶データ２１２
のノードはインバータ２００のスイッチレベルより低電
位に引き落とされ、LOWのデータが書き込まれる。
【０００５】一方、入力データ２１０がHIGHで記憶デー
タ２１２がLOWの場合、インバータ２０１のNチャンネル
MOSトランジスタが導通状態であるためにデータのコン
フリクトを生じる。加えて、この場合にスイッチとして
用いられるゲートがNMOSTrであるために、記憶データ２
１２のノードの電位が入力データ２１０の電位よりも閾
値電圧分低い電位となるため、入力データ２１０がHIGH
のときのラッチへの書き込みが遅くなり、動作周波数が
高くなると誤動作を起こしてしまうという問題がある。
タ２１２がLOWの場合、インバータ２０１のNチャンネル
MOSトランジスタが導通状態であるためにデータのコン
フリクトを生じる。加えて、この場合にスイッチとして
用いられるゲートがNMOSTrであるために、記憶データ２
１２のノードの電位が入力データ２１０の電位よりも閾
値電圧分低い電位となるため、入力データ２１０がHIGH
のときのラッチへの書き込みが遅くなり、動作周波数が
高くなると誤動作を起こしてしまうという問題がある。
【０００６】
【発明が解決しようとする課題】従来のような構成のラ
ッチ回路では、入力データがLOWからHIGHになった時に
記憶データの電圧が上がり切らないために、出力データ
がHIGHからLOWに引き落とされにくくなり、動作周波数
が高くなると誤動作を起こしてしまうという問題点を有
していた。
ッチ回路では、入力データがLOWからHIGHになった時に
記憶データの電圧が上がり切らないために、出力データ
がHIGHからLOWに引き落とされにくくなり、動作周波数
が高くなると誤動作を起こしてしまうという問題点を有
していた。
【０００７】本発明は従来の課題を解決し、入力データ
がHIGHとなったときの書き込みを高速にし、かつ低電圧
で駆動する場合でも高速な書き込みが可能となるラッチ
回路を提供するものである。
がHIGHとなったときの書き込みを高速にし、かつ低電圧
で駆動する場合でも高速な書き込みが可能となるラッチ
回路を提供するものである。
【０００８】
【課題を解決するための手段】本発明のラッチ回路は、
入力データ線と、出力データ線と、制御信号線と、２つ
のインバータの入出力を相互に結合した構成のメモリ
と、入力データ線と前記メモリの書き込み入力線の間に
接続した第１のNチャンネルMOSトランジスタよりなるト
ランスファーゲートと、前記メモリの出力と接地線の間
に直列に設けた第２のNチャンネルMOSトランジスタと第
３のNチャンネルMOSトランジスタを備え、前記メモリの
出力線を前記出力データ線と接続し、ラッチ回路の入力
データを第２のNチャンネルMOSトランジスタのゲートに
接続し、ラッチ回路の制御信号を第３のNチャンネルMOS
トランジスタのゲートに接続したことを特徴とする。
入力データ線と、出力データ線と、制御信号線と、２つ
のインバータの入出力を相互に結合した構成のメモリ
と、入力データ線と前記メモリの書き込み入力線の間に
接続した第１のNチャンネルMOSトランジスタよりなるト
ランスファーゲートと、前記メモリの出力と接地線の間
に直列に設けた第２のNチャンネルMOSトランジスタと第
３のNチャンネルMOSトランジスタを備え、前記メモリの
出力線を前記出力データ線と接続し、ラッチ回路の入力
データを第２のNチャンネルMOSトランジスタのゲートに
接続し、ラッチ回路の制御信号を第３のNチャンネルMOS
トランジスタのゲートに接続したことを特徴とする。
【０００９】
【作用】本発明は、上記した構成によって、入力データ
がLOWからHIGHとなった時の書き込みの高速化が図れる
と同時に、低電圧で駆動する場合でも高速な書き込みが
可能となる。
がLOWからHIGHとなった時の書き込みの高速化が図れる
と同時に、低電圧で駆動する場合でも高速な書き込みが
可能となる。
【００１０】
【実施例】以下本発明の実施例を、図面を参照しながら
説明する。
説明する。
【００１１】図１は本発明の実施例におけるラッチ回路
の回路構成を示すものである。図１において、１００,
１０１はインバータ、１０２はNMOSTrでありこのラッチ
回路のスイッチとなっている。１１０は入力データ、１
１１は出力データ、１１２は記憶データ、１１３は制御
信号であるである。また１０３,１０４は直列に接続さ
れたNMOSTrであり、NMOSTr１０３の一端は出力データ１
１１に接続され、NMOSTr１０４の終端は接地線に接続さ
れている。
の回路構成を示すものである。図１において、１００,
１０１はインバータ、１０２はNMOSTrでありこのラッチ
回路のスイッチとなっている。１１０は入力データ、１
１１は出力データ、１１２は記憶データ、１１３は制御
信号であるである。また１０３,１０４は直列に接続さ
れたNMOSTrであり、NMOSTr１０３の一端は出力データ１
１１に接続され、NMOSTr１０４の終端は接地線に接続さ
れている。
【００１２】以上のように構成されたラッチ回路につい
て、以下その動作について説明する。
て、以下その動作について説明する。
【００１３】ラッチへの書き込み動作は、制御信号１１
３がHIGHとなったときにNMOSTr１０２が導通状態になる
ことにより行なわれる。
３がHIGHとなったときにNMOSTr１０２が導通状態になる
ことにより行なわれる。
【００１４】入力データ１１０がLOWで記憶データ２１
２がHIGHの場合、インバータ１０１のPチャンネルMOSト
ランジスタが導通状態であるためにデータのコンフリク
トを生じる。しかしながら、インバータ１０１の駆動能
力が十分小さいために、記憶データ１１２のノードはイ
ンバータ１００のスイッチレベルより低電位に引き落と
され、LOWのデータが書き込まれる。
２がHIGHの場合、インバータ１０１のPチャンネルMOSト
ランジスタが導通状態であるためにデータのコンフリク
トを生じる。しかしながら、インバータ１０１の駆動能
力が十分小さいために、記憶データ１１２のノードはイ
ンバータ１００のスイッチレベルより低電位に引き落と
され、LOWのデータが書き込まれる。
【００１５】一方、入力データ１１０がHIGHで記憶デー
タ１１２がLOWの場合、インバータ１０１のNチャンネル
MOSトランジスタが導通状態であるためにデータのコン
フリクトを生じるが、この際、NMOSTr１０３およびNMOS
Tr１０４は導通状態となっており出力データ１１１をLO
Wに引き落とすパスができるために、従来の書き込みパ
スだけの場合に比べ、記憶データ１１２に高速にHIGHを
書き込むことができる。
タ１１２がLOWの場合、インバータ１０１のNチャンネル
MOSトランジスタが導通状態であるためにデータのコン
フリクトを生じるが、この際、NMOSTr１０３およびNMOS
Tr１０４は導通状態となっており出力データ１１１をLO
Wに引き落とすパスができるために、従来の書き込みパ
スだけの場合に比べ、記憶データ１１２に高速にHIGHを
書き込むことができる。
【００１６】以上のように本発明は、NMOSTrをスイッチ
とするラッチ回路において、入力データがLOWからHIGH
となったときの書き込みの高速化が図れ、更に、低電圧
で動作させる場合でもこの構成によれば高速な書き込み
が可能となる。
とするラッチ回路において、入力データがLOWからHIGH
となったときの書き込みの高速化が図れ、更に、低電圧
で動作させる場合でもこの構成によれば高速な書き込み
が可能となる。
【００１７】なお、本実施例において、入力データ１１
０はNMOSTr１０４に接続し、制御信号１１３はNMOSTr１
０３に接続するとしたが、入力データ１１０をNMOSTr１
０３に接続し制御信号１１３をNMOSTr１０４に接続して
も良い。
０はNMOSTr１０４に接続し、制御信号１１３はNMOSTr１
０３に接続するとしたが、入力データ１１０をNMOSTr１
０３に接続し制御信号１１３をNMOSTr１０４に接続して
も良い。
【００１８】
【発明の効果】以上のように本発明は、NMOSTrをスイッ
チとするラッチ回路において、入力データがLOWからHIG
Hとなったときの書き込みの高速化が図れ、更に、低電
圧で動作させる場合でもより高速な書き込みが可能とな
る。
チとするラッチ回路において、入力データがLOWからHIG
Hとなったときの書き込みの高速化が図れ、更に、低電
圧で動作させる場合でもより高速な書き込みが可能とな
る。
【図１】本発明の実施例におけるラッチ回路の回路構成
図
図
【図２】従来のラッチ回路の回路構成図
１００、１０１ インバータ １０２、１０３、１０４ NMOSTr １１０ 入力データ １１１ 出力データ １１２ 記憶データ １１３ 制御信号
Claims (1)
- 【請求項１】入力データ線と、出力データ線と、制御信
号線と、２つのインバータの入出力を相互に結合した構
成のメモリと、入力データ線と前記メモリの書き込み入
力線の間に接続した第１のNチャンネルMOSトランジスタ
よりなるトランスファーゲートと、前記メモリの出力と
接地線の間に直列に設けた第２のNチャンネルMOSトラン
ジスタと第３のNチャンネルMOSトランジスタとを備え、 前記メモリの出力線を前記出力データ線と接続し、ラッ
チ回路の入力データを第２のNチャンネルMOSトランジス
タのゲートに接続し、ラッチ回路の制御信号を第３のN
チャンネルMOSトランジスタのゲートに接続したことを
特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31680292A JP3201020B2 (ja) | 1992-11-26 | 1992-11-26 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31680292A JP3201020B2 (ja) | 1992-11-26 | 1992-11-26 | ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164331A JPH06164331A (ja) | 1994-06-10 |
| JP3201020B2 true JP3201020B2 (ja) | 2001-08-20 |
Family
ID=18081089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31680292A Expired - Fee Related JP3201020B2 (ja) | 1992-11-26 | 1992-11-26 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201020B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552728A (en) * | 1995-05-01 | 1996-09-03 | Cirrus Logic, Inc. | Latch-type current sense amplifier with self-regulating inputs |
| JP3335819B2 (ja) * | 1995-11-13 | 2002-10-21 | 沖電気工業株式会社 | ラッチ回路 |
| JP4036688B2 (ja) | 2002-06-18 | 2008-01-23 | 松下電器産業株式会社 | 自動配置配線用スタンダードセルライブラリ及び半導体集積装置 |
| WO2015098017A1 (ja) | 2013-12-27 | 2015-07-02 | パナソニックＩｐマネジメント株式会社 | 半導体集積回路、ラッチ回路およびフリップフロップ回路 |
-
1992
- 1992-11-26 JP JP31680292A patent/JP3201020B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06164331A (ja) | 1994-06-10 |
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Legal Events
| Date | Code | Title | Description |
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