JPS6245214A - Ｃｍｏｓラツチ回路 - Google Patents
Ｃｍｏｓラツチ回路Info
- Publication number
- JPS6245214A JPS6245214A JP60184101A JP18410185A JPS6245214A JP S6245214 A JPS6245214 A JP S6245214A JP 60184101 A JP60184101 A JP 60184101A JP 18410185 A JP18410185 A JP 18410185A JP S6245214 A JPS6245214 A JP S6245214A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gate
- mosfet
- latch circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＣＭ ＯＳ （相補型Ｍ ＯＳ ）ラッチ
回路に関するもので、例えば、多数のラッチ回路を内蔵
するＣＭＯ３集積回路に利用して有効な技術に関するも
のである。
回路に関するもので、例えば、多数のラッチ回路を内蔵
するＣＭＯ３集積回路に利用して有効な技術に関するも
のである。
例えば、第２図に示すように、２人力のノア（ＮＯＲ）
デー１−回路Ｇ１と６２の一方の入力と出力とを交差接
続し、て、上記ノアゲート回路Ｇ１と０２の他方の入力
に七ノ１−信号Ｓとリセット信号Ｒを供給することによ
り、フリップフロツブ回路を構成する、−とができる（
ラジオ技術社昭和５４年７月２５日発行ｒディジタルＩ
Ｃ実用回路マニュアルＪ槙井与次部著頁９７参照）。
デー１−回路Ｇ１と６２の一方の入力と出力とを交差接
続し、て、上記ノアゲート回路Ｇ１と０２の他方の入力
に七ノ１−信号Ｓとリセット信号Ｒを供給することによ
り、フリップフロツブ回路を構成する、−とができる（
ラジオ技術社昭和５４年７月２５日発行ｒディジタルＩ
Ｃ実用回路マニュアルＪ槙井与次部著頁９７参照）。
上記ゲート回路Ｇｌ、Ｇ２をＰチャンネルＭＯ３ＦＥＴ
（絶縁ゲー、ト型電界効果トランジスタ）とＮチャンネ
ルＭＯＳＦＥＴとからなるＣ Ｍ ＯＳ回路により構成
しノ、二場合、それぞれが４個のＭＯＳＦＥＴからなる
ため、合計で８個のＭＯＳＦＥＴが必要になる。したが
って、フリツブフロツブ（ラッチ）回路を多用する１チ
ツプのマイクロコンビ３．−Ｊ、−夕等においては、そ
の素子数が増大゛するものとなる。
（絶縁ゲー、ト型電界効果トランジスタ）とＮチャンネ
ルＭＯＳＦＥＴとからなるＣ Ｍ ＯＳ回路により構成
しノ、二場合、それぞれが４個のＭＯＳＦＥＴからなる
ため、合計で８個のＭＯＳＦＥＴが必要になる。したが
って、フリツブフロツブ（ラッチ）回路を多用する１チ
ツプのマイクロコンビ３．−Ｊ、−夕等においては、そ
の素子数が増大゛するものとなる。
この発明の目的は６１回路の簡素化を図１ｋＣＭＯＳラ
ッチ回路を提供することにある。
ッチ回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添イ」図面から明らかになるで
あろ゛う。
この明細書の記述および添イ」図面から明らかになるで
あろ゛う。
本願に４３いて開示される発明の−５Ｊｇ、代表的なも
のの概要今簡単に説明ずミ１．ば、下記の通りである。
のの概要今簡単に説明ずミ１．ば、下記の通りである。
すなわぢ６、一方の電圧端子にソースが結合された第１
導電型のＭ ＯＳ Ｆ Ｅ Ｔのドレイン出力をＣＭＯ
Ｓインバータ回路・により反転させて七のゲ・＝−１−
に正帰還させる、−とによ２ク一トノチ回路を構成し１
、上記ＭＯＳ Ｆ ＥＴのド１／、イン及びゲー １・
と他方の電圧端子との間に、それぞれ−ｉドツト／リセ
ッ［動作を行わゼる第２導電型のＭＯＳＦＥＴを設ける
ようにするものである。
導電型のＭ ＯＳ Ｆ Ｅ Ｔのドレイン出力をＣＭＯ
Ｓインバータ回路・により反転させて七のゲ・＝−１−
に正帰還させる、−とによ２ク一トノチ回路を構成し１
、上記ＭＯＳ Ｆ ＥＴのド１／、イン及びゲー １・
と他方の電圧端子との間に、それぞれ−ｉドツト／リセ
ッ［動作を行わゼる第２導電型のＭＯＳＦＥＴを設ける
ようにするものである。
第１図Ｑ、−は、この発明の一実施例の回路図が示され
ている。
ている。
同図の各回路素子は、公知のＣＭ ＯＳ集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような半導体基板の上に形成される。
技術によって、特に制限されないが、単結晶シリコンの
ような半導体基板の上に形成される。
同図において、チャンネル部分に矢印が（づ加されたＭ
（３３Ｆ Ｅ ＴはＰチャンネル型である。
（３３Ｆ Ｅ ＴはＰチャンネル型である。
特に制限されないが、集積回路は、単結晶■）型シリニ
７ンからなる半導体基板に形成される。ＮチャンネルＭ
Ｏ５ＦＥＴ＋、よ、かかる半導体基板表面に形成された
ソース領域、ドレイン領域及びソース領域とｉ’ ［／
イン領域との間の半導体基板表面に薄い厚さのデー１−
絶縁膜を介して形成、されたポリシリ：）／からなるよ
うなゲート電極から構成される。、ＰチャンネルＭＯ５
ＦＥＴは、上記半導体基板表面番ご形成されたさＴ型つ
ｊ−、、小領域に形成される。
７ンからなる半導体基板に形成される。ＮチャンネルＭ
Ｏ５ＦＥＴ＋、よ、かかる半導体基板表面に形成された
ソース領域、ドレイン領域及びソース領域とｉ’ ［／
イン領域との間の半導体基板表面に薄い厚さのデー１−
絶縁膜を介して形成、されたポリシリ：）／からなるよ
うなゲート電極から構成される。、ＰチャンネルＭＯ５
ＦＥＴは、上記半導体基板表面番ご形成されたさＴ型つ
ｊ−、、小領域に形成される。
これによって、半導体基板は、そのＬに形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型つ、ｙ小領域は、その上に形成されたＰチャ
ンネル部分 Ｓ Ｆ ＥＴの基板ゲートを構成する８、
ＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔの基板ゲートすなわ
ぢＮ型つＪ、小領域は１、第１図の電源端子Ｖｃｅに粘
合される、 ！−声チヤンネルＭ ＯＳ ！パＰ、ＴＱ１のソースは
１、特に制限されないが９、正の′ｌ￥ｉ源電圧端電圧
端子Ｖｃｅさ１１．る、このＭ ＯＳ Ｆ ＩシＴＱＩ
のド１ツイン出力は、ＣＭ ＯＳイニ／バータ回（２８
Ｔ Ｖを通Ｌ７てそのゲート・にｌＩ；ｈ還され’Ｓ
Ｌ二と６二よつて、ラッチ回路を手汚成する６すなわら
、ＭＯＳＦＥＴＱＩのド１／・イン出力Ｑ、がハ・イレ
ベルなら一１ＣＭＯＳインバータ回路ＩＶによりＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ、 １のゲートにロウレベルの９６
号が帰還され、シ。これにより１、ＭＯＳＦＥＴ０１は
オン・状良ηを維持するものとなる。また、ＭＯＳＦＥ
ＴＱ、１のト”レイン出力Ｑがロウ１／ベルなら、ＣＭ
ＯＳＭＯＳＦＥＴｔ？＋％ Ｉ Ｖ ＆コよりｒｖｌ
ＯＳ ＦＥ Ｔ Ｑ、 １のゲートにハイレベルの信号
が帰還される。これにより、ＭＯＳＦＥＴＱＩはオフ状
態となるため、上記ドレイン出力Ｑはフローティング状
態で＋１ウレベルの維持１゛る。
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型つ、ｙ小領域は、その上に形成されたＰチャ
ンネル部分 Ｓ Ｆ ＥＴの基板ゲートを構成する８、
ＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔの基板ゲートすなわ
ぢＮ型つＪ、小領域は１、第１図の電源端子Ｖｃｅに粘
合される、 ！−声チヤンネルＭ ＯＳ ！パＰ、ＴＱ１のソースは
１、特に制限されないが９、正の′ｌ￥ｉ源電圧端電圧
端子Ｖｃｅさ１１．る、このＭ ＯＳ Ｆ ＩシＴＱＩ
のド１ツイン出力は、ＣＭ ＯＳイニ／バータ回（２８
Ｔ Ｖを通Ｌ７てそのゲート・にｌＩ；ｈ還され’Ｓ
Ｌ二と６二よつて、ラッチ回路を手汚成する６すなわら
、ＭＯＳＦＥＴＱＩのド１／・イン出力Ｑ、がハ・イレ
ベルなら一１ＣＭＯＳインバータ回路ＩＶによりＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ、 １のゲートにロウレベルの９６
号が帰還され、シ。これにより１、ＭＯＳＦＥＴ０１は
オン・状良ηを維持するものとなる。また、ＭＯＳＦＥ
ＴＱ、１のト”レイン出力Ｑがロウ１／ベルなら、ＣＭ
ＯＳＭＯＳＦＥＴｔ？＋％ Ｉ Ｖ ＆コよりｒｖｌ
ＯＳ ＦＥ Ｔ Ｑ、 １のゲートにハイレベルの信号
が帰還される。これにより、ＭＯＳＦＥＴＱＩはオフ状
態となるため、上記ドレイン出力Ｑはフローティング状
態で＋１ウレベルの維持１゛る。
このようなラッチ回路に、上記のような記憶情報を書込
む）、：め、言い換えるならば、上記出力Ｑをハイレベ
ルにセットするため、ＭＯＳＦＥＴＱ１のゲー・１・と
イ６方の電圧端子である回路の接地電位との間に、セッ
ト信号Ｓを受げるＮチャンネルＭＯＳＦＥＴＱ３が設け
られる。これにより、ＭＯＳ Ｆ Ｅ Ｔ ＜′１１が
オフ状態のとき、言い換えるならば、出力Ｑがロウレベ
ルにされているとき、セフｌ−信号Ｓをハイレベルにす
ると、ＭＯＳＦＥＴＱ３がオン状態となって、ロウレベ
ルの信号を八４０ Ｓ Ｆ Ｅ Ｔ Ｑ １のゲートに
伝える。これにより、。
む）、：め、言い換えるならば、上記出力Ｑをハイレベ
ルにセットするため、ＭＯＳＦＥＴＱ１のゲー・１・と
イ６方の電圧端子である回路の接地電位との間に、セッ
ト信号Ｓを受げるＮチャンネルＭＯＳＦＥＴＱ３が設け
られる。これにより、ＭＯＳ Ｆ Ｅ Ｔ ＜′１１が
オフ状態のとき、言い換えるならば、出力Ｑがロウレベ
ルにされているとき、セフｌ−信号Ｓをハイレベルにす
ると、ＭＯＳＦＥＴＱ３がオン状態となって、ロウレベ
ルの信号を八４０ Ｓ Ｆ Ｅ Ｔ Ｑ １のゲートに
伝える。これにより、。
Ｍ ＯＳ Ｆ Ｅ Ｔ ０．１がオン状態にされ、出力
Ｑをロウレベルからハイレベルに変化される。この場合
、」二記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３のオン状態によ
って、ＣＭＯＳインバータ回路ＩＶの出力を高速にロウ
レベルにさせるため、ＣＭ、 ＯＳインバータ回路Ｉ
ＶのＰチャンネルＭＯ３ＦＥＴのコンダクタンスは小さ
くされる。すなわち、上記出力Ｑがロウレベルの状態で
はＣＭ ＯＳインバータ回路１■を構成するＰチャンネ
ルＭＯＳ Ｆ ＥＴがオン状態にされ、ハイレベルの出
力信号を送出している。この状態において、ＭＯＳＦＥ
ＴＱ３がオン状態にされた時、その信号レベルが両ＭＯ
３ＦＥＴのコンダクタンス比により決定されるため、上
記ＰチャンネルＭＯ５ＦＥＴのコンダクタンスを小さく
設定することにより、上記ＰチャンネルＭＯ５ＦＥＴＱ
１をオン状態にさせるレベルの確保と、ＣＭＯＳインバ
ータ回路のＰチャンネルＭＯ５ＦＥＴと上記Ｎチャンネ
ルＭＯＳＦＥＴＱ３を通して流れる直流電流を少なくで
きるものである。また、０ＭＯＳインバー５回路ＩＶが
小さなサイズのＭＯＳＦＥＴにより構成できるから、そ
の占有面積を小さくできる。
Ｑをロウレベルからハイレベルに変化される。この場合
、」二記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３のオン状態によ
って、ＣＭＯＳインバータ回路ＩＶの出力を高速にロウ
レベルにさせるため、ＣＭ、 ＯＳインバータ回路Ｉ
ＶのＰチャンネルＭＯ３ＦＥＴのコンダクタンスは小さ
くされる。すなわち、上記出力Ｑがロウレベルの状態で
はＣＭ ＯＳインバータ回路１■を構成するＰチャンネ
ルＭＯＳ Ｆ ＥＴがオン状態にされ、ハイレベルの出
力信号を送出している。この状態において、ＭＯＳＦＥ
ＴＱ３がオン状態にされた時、その信号レベルが両ＭＯ
３ＦＥＴのコンダクタンス比により決定されるため、上
記ＰチャンネルＭＯ５ＦＥＴのコンダクタンスを小さく
設定することにより、上記ＰチャンネルＭＯ５ＦＥＴＱ
１をオン状態にさせるレベルの確保と、ＣＭＯＳインバ
ータ回路のＰチャンネルＭＯ５ＦＥＴと上記Ｎチャンネ
ルＭＯＳＦＥＴＱ３を通して流れる直流電流を少なくで
きるものである。また、０ＭＯＳインバー５回路ＩＶが
小さなサイズのＭＯＳＦＥＴにより構成できるから、そ
の占有面積を小さくできる。
また、上記出力Ｑをロウレベルにリセットするため、Ｍ
ＯＳＦＥＴＱＩのドレインと回路の接地電位との間には
１、リセット信号Ｒを受けるＮチャンネルＭＯ５ＦＥＴ
Ｑ２が設けられる。上記リセット信号Ｒがハイレベルに
されると、ＭＯＳＦＥＴＱ２がオン状態にされる。これ
により、０ＭＯＳインバー５回路ＩＶの出力がハイレベ
ルにされＭＯＳＦＥＴＱＩをオフ状態にさせる。この場
合、上記ＭＯＳＦＥＴＱ２のオン状態によって、０ＭＯ
Ｓインバー５回路ＩＶの入力を高速にロウレベルにさせ
るため、ＮチャンネルＭＯＳＦＥＴＱ２に比べＰチャン
ネルＭＯＳＦＥＴＱＩのコンダクタンスは小さくされる
。すなわち、出力Ｑがハイレベルのセット状態ではＰチ
ャンネルＭＯＳＦＥＴＱＸがオン状態にされ、ハイレベ
ルの出力信号Ｑを形成している。この状態において、Ｍ
Ｏ５ＦＥＴＱ２がオン状態にされた時、その信号レベル
が両ＭＯＳＦＥＴＱＩとＱ２のコンダクタンス比により
決定される。そこで、上記ＰチャンネルＭＯＳ Ｆ Ｅ
Ｔ ０．１のコンダクタンスを小さく設定することに
より、この時の出力信号Ｑのレベルを上記ＣＭＯＳイン
バー７回ｍｌＶのロジックスレフシシルト電圧以下のロ
ウレベルにすることと、上記オン状態にされてるＰチャ
ンネルＭＯＳＦＥＴＱ１と上記ＮチャンネルＭＯＳＦＥ
ＴＱ２を通して流れる直流電流を少なくすることができ
る。また、ＰチャンネルＭＯＳＦＥＴＱＩを小さなサイ
ズのＭＯＳＦＥＴにより構成することによって、そのゲ
ート・容量が比較的小さくされる。この結果、上記セッ
ト動作において、ＭＯＳＦＥＴＱ３の負荷が軽（できる
ため、高速にＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １をオン状態
に切り換えることができる。
ＯＳＦＥＴＱＩのドレインと回路の接地電位との間には
１、リセット信号Ｒを受けるＮチャンネルＭＯ５ＦＥＴ
Ｑ２が設けられる。上記リセット信号Ｒがハイレベルに
されると、ＭＯＳＦＥＴＱ２がオン状態にされる。これ
により、０ＭＯＳインバー５回路ＩＶの出力がハイレベ
ルにされＭＯＳＦＥＴＱＩをオフ状態にさせる。この場
合、上記ＭＯＳＦＥＴＱ２のオン状態によって、０ＭＯ
Ｓインバー５回路ＩＶの入力を高速にロウレベルにさせ
るため、ＮチャンネルＭＯＳＦＥＴＱ２に比べＰチャン
ネルＭＯＳＦＥＴＱＩのコンダクタンスは小さくされる
。すなわち、出力Ｑがハイレベルのセット状態ではＰチ
ャンネルＭＯＳＦＥＴＱＸがオン状態にされ、ハイレベ
ルの出力信号Ｑを形成している。この状態において、Ｍ
Ｏ５ＦＥＴＱ２がオン状態にされた時、その信号レベル
が両ＭＯＳＦＥＴＱＩとＱ２のコンダクタンス比により
決定される。そこで、上記ＰチャンネルＭＯＳ Ｆ Ｅ
Ｔ ０．１のコンダクタンスを小さく設定することに
より、この時の出力信号Ｑのレベルを上記ＣＭＯＳイン
バー７回ｍｌＶのロジックスレフシシルト電圧以下のロ
ウレベルにすることと、上記オン状態にされてるＰチャ
ンネルＭＯＳＦＥＴＱ１と上記ＮチャンネルＭＯＳＦＥ
ＴＱ２を通して流れる直流電流を少なくすることができ
る。また、ＰチャンネルＭＯＳＦＥＴＱＩを小さなサイ
ズのＭＯＳＦＥＴにより構成することによって、そのゲ
ート・容量が比較的小さくされる。この結果、上記セッ
ト動作において、ＭＯＳＦＥＴＱ３の負荷が軽（できる
ため、高速にＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １をオン状態
に切り換えることができる。
なお、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １がオフ状態のとき
、出力Ｑはフローティング状態のロウレベルにされる。
、出力Ｑはフローティング状態のロウレベルにされる。
このとき９、ＭＯＳＦＥＴＱＩを通して１！源電圧側か
らのリーク電流があっても、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
２を通して回路の１妾ｌａ！電位側に流れるリーク電
流によって相殺されるため、上記出力Ｑはロウレベルを
維持する。しかしながら、より確実なロウレベルの確保
するため７１例えば、ポリシリコン層等からなる高抵抗
を出力Ｑと回路の接地電位との間に設けるものとしても
よい。
らのリーク電流があっても、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
２を通して回路の１妾ｌａ！電位側に流れるリーク電
流によって相殺されるため、上記出力Ｑはロウレベルを
維持する。しかしながら、より確実なロウレベルの確保
するため７１例えば、ポリシリコン層等からなる高抵抗
を出力Ｑと回路の接地電位との間に設けるものとしても
よい。
（１）ＭＯＳＦＥＴのドレイン出力をそのゲートに正帰
還させるインバータ回路とにより記憶回路を構成し、上
記ＭＯ３ＦＥＴのゲート乏ドレ・インにそれぞれセー５
・ト、リセット用のＭＯＳＦＥＴを設けることにより、
合計で５個と少ない数のＭ ＯＳ Ｆ’ＥＴによりラッ
チ回路を構成することができるという効果が得られる。
還させるインバータ回路とにより記憶回路を構成し、上
記ＭＯ３ＦＥＴのゲート乏ドレ・インにそれぞれセー５
・ト、リセット用のＭＯＳＦＥＴを設けることにより、
合計で５個と少ない数のＭ ＯＳ Ｆ’ＥＴによりラッ
チ回路を構成することができるという効果が得られる。
（２）上記記憶回路を構成するＭ ＯＳ Ｆ Ｅ Ｔ及
びインバータ回路は、その動作の高速化と低消費電力回
路のために、その素子サイズが小さく形成される。
びインバータ回路は、その動作の高速化と低消費電力回
路のために、その素子サイズが小さく形成される。
これにより、上記（１）と相俟って小さな占有面積によ
りラッチ回路を構成することができるという効果が得ら
れる。
りラッチ回路を構成することができるという効果が得ら
れる。
以上本発明考によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはい・うまでもない。例えば、第１図にお
いて、ＭＯ５ＦＥＴＱ２のゲートにセラ］・信号Ｓを供
給し、ＭＯＳＦＥＴＱ３のゲートにリセット信号Ｒを供
給するものとしでもよい、この場合には、出力信号は反
転出力Ｑとされる。また、電源電圧Ｖｃｃとして負の電
圧を用い、ＭＯＳＦＥＴＱＩをＮチャンネルＭＯ３ＦＥ
Ｔとし、ＭＯＳＦＥＴＱ２．Ｑ３をＰチャンネルＭＯ３
ＦＥＴとしてもよい、さらに、上記負の電源電圧を用い
た場合、第１図においてＰチャンネルＭＯＳＦＥＴＱＩ
のソースに回路の接地電位を供給し、ＮチャンネルＭＯ
ＳＦＥＴＱ２゜Ｑ３のソースに負の電圧端子に供給する
ものとしてもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはい・うまでもない。例えば、第１図にお
いて、ＭＯ５ＦＥＴＱ２のゲートにセラ］・信号Ｓを供
給し、ＭＯＳＦＥＴＱ３のゲートにリセット信号Ｒを供
給するものとしでもよい、この場合には、出力信号は反
転出力Ｑとされる。また、電源電圧Ｖｃｃとして負の電
圧を用い、ＭＯＳＦＥＴＱＩをＮチャンネルＭＯ３ＦＥ
Ｔとし、ＭＯＳＦＥＴＱ２．Ｑ３をＰチャンネルＭＯ３
ＦＥＴとしてもよい、さらに、上記負の電源電圧を用い
た場合、第１図においてＰチャンネルＭＯＳＦＥＴＱＩ
のソースに回路の接地電位を供給し、ＮチャンネルＭＯ
ＳＦＥＴＱ２゜Ｑ３のソースに負の電圧端子に供給する
ものとしてもよい。
この発明は、各糧ＣＭＯ３集積回路に内蔵されるＣ Ｍ
ＯＳラッチ回路として広く利用できるものである。
ＯＳラッチ回路として広く利用できるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、従来技術の一例を示す論理回路図である。 第 １ 図 第２図
、従来技術の一例を示す論理回路図である。 第 １ 図 第２図
Claims (1)
- 【特許請求の範囲】 １、一方の電圧端子にソースが結合された第１導電型の
ＭＯＳＦＥＴＱ１と、上記ＭＯＳＦＥＴＱ１と直列接続
され、ソースが他方の電圧端子に結合され、リセット（
又はセット）信号がゲートに供給される第２導電型のＭ
ＯＳＦＥＴＱ２と、上記ＭＯＳＦＥＴＱ１とＱ２の接続
点の信号を受けて、その出力信号を上記ＭＯＳＦＥＴＱ
１のゲートに伝えるＣＭＯＳインバータ回路と、上記Ｍ
ＯＳＦＥＴＱ１のゲートと他方の電圧端子との間に設け
られ、セット（又はリセット）信号がゲートに供給され
る第２導電型のＭＯＳＦＥＴＱ３からなり、上記ＭＯＳ
ＦＥＴＱ１、Ｑ２の接続点から出力信号を得ることを特
徴とするＣＭＯＳラッチ回路。 ２、上記ＭＯＳＦＥＴＱ１に比べてＭＯＳＦＥＴＱ２の
コンダクタンスと、上記ＭＯＳＦＥＴＱ３に比べてイン
バータ回路を構成する一方の電源端子側のＭＯＳＦＥＴ
のコンダクタンスをそれぞれ小さく形成するものである
ことを特徴とする特許請求の範囲第１項記載のＣＭＯＳ
ラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184101A JPS6245214A (ja) | 1985-08-23 | 1985-08-23 | Ｃｍｏｓラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184101A JPS6245214A (ja) | 1985-08-23 | 1985-08-23 | Ｃｍｏｓラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245214A true JPS6245214A (ja) | 1987-02-27 |
Family
ID=16147411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184101A Pending JPS6245214A (ja) | 1985-08-23 | 1985-08-23 | Ｃｍｏｓラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245214A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02266609A (ja) * | 1989-04-06 | 1990-10-31 | Matsushita Electric Ind Co Ltd | セット・リセット式フリップフロップ回路 |
| JP2012257188A (ja) * | 2010-08-25 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | ラッチ回路及び半導体装置 |
-
1985
- 1985-08-23 JP JP60184101A patent/JPS6245214A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02266609A (ja) * | 1989-04-06 | 1990-10-31 | Matsushita Electric Ind Co Ltd | セット・リセット式フリップフロップ回路 |
| JP2012257188A (ja) * | 2010-08-25 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | ラッチ回路及び半導体装置 |
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