JPS6299998A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPS6299998A JPS6299998A JP60237422A JP23742285A JPS6299998A JP S6299998 A JPS6299998 A JP S6299998A JP 60237422 A JP60237422 A JP 60237422A JP 23742285 A JP23742285 A JP 23742285A JP S6299998 A JPS6299998 A JP S6299998A
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- JP
- Japan
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- signal
- circuit
- shift register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、シフトレジスタに関するもので、例えば、
０Ｍ０３回路により構成されたダイナミック型シフトレ
ジスタに利用して有効な技術に関するものである。
０Ｍ０３回路により構成されたダイナミック型シフトレ
ジスタに利用して有効な技術に関するものである。
０Ｍ０３回路として、クロック駆動される各種ダイナミ
ックゲート回路が公知である（例えば、１９７６年「東
芝レビューＪ誌の第３１巻第１号頁６６〜頁６９参照）
。
ックゲート回路が公知である（例えば、１９７６年「東
芝レビューＪ誌の第３１巻第１号頁６６〜頁６９参照）
。
このようなダイナミックゲート回路を２相のクロック信
号φ１．φ２により相補的に動作させることによって、
第３図に示すようなダイナミック型シフトレジスタＳＲ
を構成することができる。
号φ１．φ２により相補的に動作させることによって、
第３図に示すようなダイナミック型シフトレジスタＳＲ
を構成することができる。
このような構成のシフトレジスタにおいて、非動作状態
における消費電流を低減さセるために、クロック信号を
停止させると、上記相補的に動作させられる一方の回路
の出力かハイインピーダンス（フローティング）状態と
なってしまう。このようなハイインピーダンス状態が長
く継続すると、それに結合されるＭ ＯＳ Ｆ Ｅ Ｔ
のソース、ドレインにおいて生じるリーク電流等により
その出力信号レベルが中間レベルになって、次段回路に
大きな貫通電流を発生させる。このような貫通電流の発
生は、クロック信号を停止させる目的である低消費電力
化とは逆に消費電流が増大するばかりでなく、過電流に
よる寄生サイリスク素子によるラッチアップやアルミニ
ュウム等の配線の断線を引き起こす原因となる。
における消費電流を低減さセるために、クロック信号を
停止させると、上記相補的に動作させられる一方の回路
の出力かハイインピーダンス（フローティング）状態と
なってしまう。このようなハイインピーダンス状態が長
く継続すると、それに結合されるＭ ＯＳ Ｆ Ｅ Ｔ
のソース、ドレインにおいて生じるリーク電流等により
その出力信号レベルが中間レベルになって、次段回路に
大きな貫通電流を発生させる。このような貫通電流の発
生は、クロック信号を停止させる目的である低消費電力
化とは逆に消費電流が増大するばかりでなく、過電流に
よる寄生サイリスク素子によるラッチアップやアルミニ
ュウム等の配線の断線を引き起こす原因となる。
また、入力信号Ｄｉｎを制御信号ＳＧに従ってそのまま
出力させる場合、上記制御信号Ｓａと、インバータ回路
Ｎ１３により形成された反転信号とにより相補的に動作
させられるクロックドインバータ回路Ｎｉｌ、Ｎ１２か
らなるようなマルチプレクサ回路が必要になってしまう
。
出力させる場合、上記制御信号Ｓａと、インバータ回路
Ｎ１３により形成された反転信号とにより相補的に動作
させられるクロックドインバータ回路Ｎｉｌ、Ｎ１２か
らなるようなマルチプレクサ回路が必要になってしまう
。
この発明の目的は、簡単な構成により多機能化と低消費
電力化を図ったシフトレジスタを提供することにある。
電力化を図ったシフトレジスタを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、所定の制御信号に従ってＣＭＯＳダイナミッ
ク型シフトレジスタに供給されるクロック信号の供給を
停止し、その停止状態で各単位回路を信号伝達状態にさ
せるクロック供給回路を設けるものである。
ク型シフトレジスタに供給されるクロック信号の供給を
停止し、その停止状態で各単位回路を信号伝達状態にさ
せるクロック供給回路を設けるものである。
第り図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭＯ８（相補型ＭＯ
５）集積回路の製造技術によって、１個の単結晶シリコ
ンのような半導体基板上において形成される。
る。同図の各回路素子は、公知のＣＭＯ８（相補型ＭＯ
５）集積回路の製造技術によって、１個の単結晶シリコ
ンのような半導体基板上において形成される。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯ５
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。
からなる半導体基板に形成される。ＮチャンネルＭＯ５
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。
これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ５ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ５ＦＥＴの基板ケートを構成する。Ｐチャンネ
ルＭＯ３ＦＥＴの基板ゲートずなわちＮ型ウェル領域は
、第１図の電源端子Ｖｃｃに結合される。
のＮチャンネルＭＯ５ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ５ＦＥＴの基板ケートを構成する。Ｐチャンネ
ルＭＯ３ＦＥＴの基板ゲートずなわちＮ型ウェル領域は
、第１図の電源端子Ｖｃｃに結合される。
ダイナミック型シフトレジスタＳＲは、特に制限されな
いが、縦列形態に接続されたクロックドインバータ回路
から構成される。単位（１ビット分）回路は、第２図に
示すように２つのクロックドインバータ回路から構成さ
れる。入力段回路は、直列形態にされたＰチャンネルＭ
’０３ＦＥＴＱ１゜Ｑ２とＮチャンネルＭＯ３ＦＥＴＱ
３．Ｑ４及びＣＭＯＳインバータ回路Ｎ９から構成され
る。上記ＰチャンネルＭＯＳ Ｆ ＥＴＱ ２とＮチャ
ンネルＭＯ５ＦＥＴＱ３のゲートは共通接続され、その
入力端子とされる。上記ＮチャンネルＭＯ３ＦＥＴＱ４
のゲートには、クロック信号φ１が供給され、Ｐチャン
ネルＭＯ５ＦＥＴＱＩのゲートには、上記クロック信号
φｌがインバータ回路Ｎ９によって反転されて供給され
る。出力段回路は、」二記入力段回路と同様に直列形態
にされたＰチャンネルＭＯ５ＦＥＴＱ５．Ｑ６とＮチ＋
ンネルＭＯＳＦＥＴＱ７．Ｑ８及びＣＭ ＯＳインバー
タ回路Ｎ１０から構成される。上記ＰチャンネルＭＯ５
ＦＥＴＱ６とＮチャンネルＭＯ３ＦＥＴＱ７のゲートは
共通接続され、上記入力段回路の出力信号が供給される
。上記ＭＯ５ＦＥＴＱ６．Ｑ７の共通接続点から次段回
路に伝えられる出力信号が形成される。上記Ｎチャンネ
ルＭＯ３ＦＥＴＱＢのゲートには、クロック信号φ２が
供給され、ＰチャンネルＭＯ３ＦＥＴＱ５のゲートには
、上記クロック信号φ２がインバータ回路ＮＩＯによっ
て反転されて供給される。
いが、縦列形態に接続されたクロックドインバータ回路
から構成される。単位（１ビット分）回路は、第２図に
示すように２つのクロックドインバータ回路から構成さ
れる。入力段回路は、直列形態にされたＰチャンネルＭ
’０３ＦＥＴＱ１゜Ｑ２とＮチャンネルＭＯ３ＦＥＴＱ
３．Ｑ４及びＣＭＯＳインバータ回路Ｎ９から構成され
る。上記ＰチャンネルＭＯＳ Ｆ ＥＴＱ ２とＮチャ
ンネルＭＯ５ＦＥＴＱ３のゲートは共通接続され、その
入力端子とされる。上記ＮチャンネルＭＯ３ＦＥＴＱ４
のゲートには、クロック信号φ１が供給され、Ｐチャン
ネルＭＯ５ＦＥＴＱＩのゲートには、上記クロック信号
φｌがインバータ回路Ｎ９によって反転されて供給され
る。出力段回路は、」二記入力段回路と同様に直列形態
にされたＰチャンネルＭＯ５ＦＥＴＱ５．Ｑ６とＮチ＋
ンネルＭＯＳＦＥＴＱ７．Ｑ８及びＣＭ ＯＳインバー
タ回路Ｎ１０から構成される。上記ＰチャンネルＭＯ５
ＦＥＴＱ６とＮチャンネルＭＯ３ＦＥＴＱ７のゲートは
共通接続され、上記入力段回路の出力信号が供給される
。上記ＭＯ５ＦＥＴＱ６．Ｑ７の共通接続点から次段回
路に伝えられる出力信号が形成される。上記Ｎチャンネ
ルＭＯ３ＦＥＴＱＢのゲートには、クロック信号φ２が
供給され、ＰチャンネルＭＯ３ＦＥＴＱ５のゲートには
、上記クロック信号φ２がインバータ回路ＮＩＯによっ
て反転されて供給される。
これにより、クロック信号φ１がハイレベルの期間、入
力段回路のＮチャンネルＭＯ３ＦＥＴＱ４とＰチャンネ
ルＭＯ３ＦＥＴＱＩがオン状態になって、その入力信号
を出力段回路の入力ゲート容量に伝える。次に、クロッ
ク信号φ２がハイレベルの期間、出力段回路のＮチャン
ネルＭ ＯＳ ＦＥＴ８と１）チャンネルＭＯ５ＦＥＴ
Ｑ５がオン状態となって、上記入力段回路から伝えられ
た信号を次段単位回路の入力ゲート容量に伝える。この
ような２相のクロック信号φｌとφ２に従った入力段回
路と出力段回路との相補的な信号伝達動作により１ビツ
トのシフト動作が行われる。
力段回路のＮチャンネルＭＯ３ＦＥＴＱ４とＰチャンネ
ルＭＯ３ＦＥＴＱＩがオン状態になって、その入力信号
を出力段回路の入力ゲート容量に伝える。次に、クロッ
ク信号φ２がハイレベルの期間、出力段回路のＮチャン
ネルＭ ＯＳ ＦＥＴ８と１）チャンネルＭＯ５ＦＥＴ
Ｑ５がオン状態となって、上記入力段回路から伝えられ
た信号を次段単位回路の入力ゲート容量に伝える。この
ような２相のクロック信号φｌとφ２に従った入力段回
路と出力段回路との相補的な信号伝達動作により１ビツ
トのシフト動作が行われる。
この実施例では、特に制限されないが、第１図において
シフトレジスタＳＲの入力端子には、停止信号Ｓ Ｔ
Ｂにより制御されるアンド（ＡＮＤ）ゲート回路Ｇｌを
介して、入力信号Ｄｉｎが供給される。
シフトレジスタＳＲの入力端子には、停止信号Ｓ Ｔ
Ｂにより制御されるアンド（ＡＮＤ）ゲート回路Ｇｌを
介して、入力信号Ｄｉｎが供給される。
また、上記クロック信号φ１とφ２が供給されるノード
ＡとＢには、次のクロック供給回路を介し”で選択的な
りロック信号φｌとφ２の供給が行われる。特に制限さ
れなル）が、ノードＡには、後述する制御信号によって
相補的に動作させられるクロックドインバータ回路Ｎ２
とＮ３と、これらの出力信号を受けるインバータ回路Ｎ
１を介してクロック信号φｌ又はハイレベル（Ｖｃｃ）
の信号が選択的に供給される。同様に、ノードＢには、
後述する制御信号によって相補的に動作させられるクロ
ックドインバータ回路Ｎ６とＮ７と、これらの出力信号
を受けるインバータ回路Ｎ５を介してクロック信号φ２
又はハイレベル（Ｖｅｃ）の信号が選択的に供給される 上記制御信号は、停止信号ＳＴＢとシグナル信号ＳＧを
受けるオア（ＯＲ）ゲート回路Ｇ２により形成される。
ＡとＢには、次のクロック供給回路を介し”で選択的な
りロック信号φｌとφ２の供給が行われる。特に制限さ
れなル）が、ノードＡには、後述する制御信号によって
相補的に動作させられるクロックドインバータ回路Ｎ２
とＮ３と、これらの出力信号を受けるインバータ回路Ｎ
１を介してクロック信号φｌ又はハイレベル（Ｖｃｃ）
の信号が選択的に供給される。同様に、ノードＢには、
後述する制御信号によって相補的に動作させられるクロ
ックドインバータ回路Ｎ６とＮ７と、これらの出力信号
を受けるインバータ回路Ｎ５を介してクロック信号φ２
又はハイレベル（Ｖｅｃ）の信号が選択的に供給される 上記制御信号は、停止信号ＳＴＢとシグナル信号ＳＧを
受けるオア（ＯＲ）ゲート回路Ｇ２により形成される。
このオアゲート回路Ｇ２の出力信号は、上記クロックド
インバータ回路Ｎ３とＮ７に供給され、インバータ回路
Ｎ４とＮ８によってその反転信号がそれぞれクロックド
インバータ回路Ｎ２とＮ６に供給される。
インバータ回路Ｎ３とＮ７に供給され、インバータ回路
Ｎ４とＮ８によってその反転信号がそれぞれクロックド
インバータ回路Ｎ２とＮ６に供給される。
なお、上記クロック信号の供給回路は、同じ半導体築積
回路装置に形成された他のシフトレジスタにも、上記選
択的なりロック信号φ１とφ２の供給を行うもとしても
よい。
回路装置に形成された他のシフトレジスタにも、上記選
択的なりロック信号φ１とφ２の供給を行うもとしても
よい。
この実施例の動作を次に説明する。
停止信号ＳＴＢとシグナル信号ＳＧが共にロウレベル（
論理“０”）のとき、シフト動作モードにされる。すな
わち、上記信号ＳＴＢとＳＧＯロウレベルによって、上
記オアゲート回路Ｇ２の出力信号がロウレベルにされる
。したがって、クロックドインバータ回路Ｎ２とＮ６が
動作状態に、クロックドインバータ回路Ｎ３とＮ７が非
動作状！ｆ３（出力ハイインピーダンス状態）となるた
め、上記ノードＡにはクロック信号φ１が供給され、ノ
ードＢにはクロック信号φ２が供給される。また、反転
の停止信号ＳＴＢのハイレベル（論理“ｌ”）によって
、アンドゲート回路Ｇｌを介して入力信号Ｄｉｎがシフ
トレジスタＳＲの入力端子に供給される。これにより、
上記入力信号Ｄｉｎのシフト動作が行われる。
論理“０”）のとき、シフト動作モードにされる。すな
わち、上記信号ＳＴＢとＳＧＯロウレベルによって、上
記オアゲート回路Ｇ２の出力信号がロウレベルにされる
。したがって、クロックドインバータ回路Ｎ２とＮ６が
動作状態に、クロックドインバータ回路Ｎ３とＮ７が非
動作状！ｆ３（出力ハイインピーダンス状態）となるた
め、上記ノードＡにはクロック信号φ１が供給され、ノ
ードＢにはクロック信号φ２が供給される。また、反転
の停止信号ＳＴＢのハイレベル（論理“ｌ”）によって
、アンドゲート回路Ｇｌを介して入力信号Ｄｉｎがシフ
トレジスタＳＲの入力端子に供給される。これにより、
上記入力信号Ｄｉｎのシフト動作が行われる。
停止信号Ｓ Ｔ Ｂがハイレベル（反転信号ＳＴＢがロ
ウレベル）のとき、動作停止状態（リセット）状態にさ
れる。すなわち、停止信号ＳＴＢのハイレベルによって
、オアゲート回路Ｇ２の出力信号がハイレベルにされる
。したがって、クロックドインバータ回路Ｎ２とＮ６が
非動作状態（出力ハイインピーダンス状態）に、クロッ
クドインバータ回路Ｎ３とＮ７が動作状態となるため、
上記ノードＡとＢにはハイレベルの信号が定常的に供給
される。これによって、シフトにジスタＳＲを構成する
各クロックドインバータ回路は、実質的にスタティック
型インバータ回路としての動作を行う。また、反転の停
止信号ＳＴＢのロウレベル（論理″０″）によって、ア
ンドゲート回路Ｇｌの出力信号は、入力信号Ｄｉｎには
無関係にロウレベルにされる。これにより、シフトレジ
スタＳＲを構成する各単位回路の入力段回路の出力信号
がハイレベルに、出力段回路の出力信号がロウレベルに
される。これにより、シフトレジスタＳＲはりセント状
態にされ、出力信号Ｄｏｕｔをロウレベルとする。この
場合、各単位回路は、実質的にスタティック型インバー
タ回路としての動作を行うものであるので、直流電流を
消費しなくなるため、低消費電力化を図ることができる
。
ウレベル）のとき、動作停止状態（リセット）状態にさ
れる。すなわち、停止信号ＳＴＢのハイレベルによって
、オアゲート回路Ｇ２の出力信号がハイレベルにされる
。したがって、クロックドインバータ回路Ｎ２とＮ６が
非動作状態（出力ハイインピーダンス状態）に、クロッ
クドインバータ回路Ｎ３とＮ７が動作状態となるため、
上記ノードＡとＢにはハイレベルの信号が定常的に供給
される。これによって、シフトにジスタＳＲを構成する
各クロックドインバータ回路は、実質的にスタティック
型インバータ回路としての動作を行う。また、反転の停
止信号ＳＴＢのロウレベル（論理″０″）によって、ア
ンドゲート回路Ｇｌの出力信号は、入力信号Ｄｉｎには
無関係にロウレベルにされる。これにより、シフトレジ
スタＳＲを構成する各単位回路の入力段回路の出力信号
がハイレベルに、出力段回路の出力信号がロウレベルに
される。これにより、シフトレジスタＳＲはりセント状
態にされ、出力信号Ｄｏｕｔをロウレベルとする。この
場合、各単位回路は、実質的にスタティック型インバー
タ回路としての動作を行うものであるので、直流電流を
消費しなくなるため、低消費電力化を図ることができる
。
シグナル信号ＳＧがハイレベルのとき、入力信号Ｄｉｎ
をそのまま伝えるスルー動作状態にされる。
をそのまま伝えるスルー動作状態にされる。
すなわち、シグナル信号ＳＧのハイレベルによって、オ
アゲート回路Ｇ２の出力信号がハイレベルにされる。し
たがって、クロックドインバータ回路Ｎ２とＮ６が非動
作伏態（出力ハイインピーダンス状態）に、クロックド
インバータ回路Ｎ３とＮ７が動作状態となるため、上記
ノードＡとＢにはハイレベルの信号が定常的に供給され
る。これによって、シフトレジスタＳＲを構成する各ク
ロックドインバータ回路は、実質的にスタティック型イ
ンバータ回路としての動作を行う。また、反転の停止信
号ＳＴＢのハイレベル（論理“１″）によって、アンド
ゲート回路Ｇ１を介して入力信号Ｄｉｎがシフトレジス
タＳＲに伝えられる。これによって、シフトレジスタＳ
Ｒを構成する各単位回路は、上記入力信号Ｄｉｎに従っ
た信号を形成するので、入力信号Ｄｉｎに従った出力信
号Ｄｏｕｔを形成することができる。これにより、マル
チプレクサ回路を設けることなく、シフトレジスタＳＲ
の出力端子からは、上記シグナル信号ＳＧに従って選択
的に入力信号Ｄｉｎのシフート信号と、その入力信号Ｄ
ｉｎをそのまま得ることができる。
アゲート回路Ｇ２の出力信号がハイレベルにされる。し
たがって、クロックドインバータ回路Ｎ２とＮ６が非動
作伏態（出力ハイインピーダンス状態）に、クロックド
インバータ回路Ｎ３とＮ７が動作状態となるため、上記
ノードＡとＢにはハイレベルの信号が定常的に供給され
る。これによって、シフトレジスタＳＲを構成する各ク
ロックドインバータ回路は、実質的にスタティック型イ
ンバータ回路としての動作を行う。また、反転の停止信
号ＳＴＢのハイレベル（論理“１″）によって、アンド
ゲート回路Ｇ１を介して入力信号Ｄｉｎがシフトレジス
タＳＲに伝えられる。これによって、シフトレジスタＳ
Ｒを構成する各単位回路は、上記入力信号Ｄｉｎに従っ
た信号を形成するので、入力信号Ｄｉｎに従った出力信
号Ｄｏｕｔを形成することができる。これにより、マル
チプレクサ回路を設けることなく、シフトレジスタＳＲ
の出力端子からは、上記シグナル信号ＳＧに従って選択
的に入力信号Ｄｉｎのシフート信号と、その入力信号Ｄ
ｉｎをそのまま得ることができる。
（１） ＣＭ ＯＳダイナミック型シフトレジスタに供
給するクロック信号を、各単位回路が信号伝達状態とな
るようなレベルに設定することによって、各単位回路を
スタティック動作させることができる。
給するクロック信号を、各単位回路が信号伝達状態とな
るようなレベルに設定することによって、各単位回路を
スタティック動作させることができる。
これにより、低消費電力化を図ることができるという効
果が得られる。
果が得られる。
（２）上記動作停止状態において、入力信号に無関係な
電電レベルの信号を供給することによってリセット動作
を行わせることができるという効果が得られる。
電電レベルの信号を供給することによってリセット動作
を行わせることができるという効果が得られる。
（３）上記動作停止状態において、その入力端子に入力
信号を供給することによって、出力部にマルチプレクサ
回路を設けることなく、その出力端子から、上記入力信
号に対応された出力信号を得ることができるという効果
が得られる。
信号を供給することによって、出力部にマルチプレクサ
回路を設けることなく、その出力端子から、上記入力信
号に対応された出力信号を得ることができるという効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図の回路
において、インバータ回路Ｎ４を省略して、クロックド
インバータ回路Ｎ２とＮ６を、インバータ回路Ｎ８の出
力信号により制御するものとてもよい。また、これらク
ロックドインバータ回路を用いた信号切り換え回路は、
例えばアンドゲート回路とオアゲート回路との組み合わ
せから構成されてもよい。また、第２図に示したシフト
レジスタを構成する単位回路において、入力段回路の出
力信号は、ＣＭＯＳインバータ回路を介し”ζ出力段回
路の入力に伝え、出力段回路の出力信号は、ＣＭＯＳイ
ンバータ回路を介して次段回路に伝えるものとてもよい
。また、シフトレジスタを構成する単位回路は、スタテ
ィック型インバータ回路と、その入力又は出力に設けら
れたＣＭＯＳ伝送ゲート回路とから構成されてもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図の回路
において、インバータ回路Ｎ４を省略して、クロックド
インバータ回路Ｎ２とＮ６を、インバータ回路Ｎ８の出
力信号により制御するものとてもよい。また、これらク
ロックドインバータ回路を用いた信号切り換え回路は、
例えばアンドゲート回路とオアゲート回路との組み合わ
せから構成されてもよい。また、第２図に示したシフト
レジスタを構成する単位回路において、入力段回路の出
力信号は、ＣＭＯＳインバータ回路を介し”ζ出力段回
路の入力に伝え、出力段回路の出力信号は、ＣＭＯＳイ
ンバータ回路を介して次段回路に伝えるものとてもよい
。また、シフトレジスタを構成する単位回路は、スタテ
ィック型インバータ回路と、その入力又は出力に設けら
れたＣＭＯＳ伝送ゲート回路とから構成されてもよい。
さらに、クロック供給回路において、互いに逆相のクロ
ック信号を形成して、各単位回路におけるＰチャンネル
ＭＯ３ＦＥＴとＮチャンネルＭＯＳ Ｆ Ｅ ′Ｔ’と
に供給するものとてもよい。
ック信号を形成して、各単位回路におけるＰチャンネル
ＭＯ３ＦＥＴとＮチャンネルＭＯＳ Ｆ Ｅ ′Ｔ’と
に供給するものとてもよい。
この発明は、ＣＭＯＳシフトレジスタとして広く利用で
きるものである。
きるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、そのシフトレジスタを構成する単位回路の一実施例を
示す回路図、 第３図は、従来のシフトレジスタの一例を示す回路図で
ある。 ＳＲ・・シフトレジスタ、Ｇ１・・アンドゲート回路、
Ｇ２・・オアゲート回路 ／ 。
、そのシフトレジスタを構成する単位回路の一実施例を
示す回路図、 第３図は、従来のシフトレジスタの一例を示す回路図で
ある。 ＳＲ・・シフトレジスタ、Ｇ１・・アンドゲート回路、
Ｇ２・・オアゲート回路 ／ 。
Claims (1)
- 【特許請求の範囲】 １、ＣＭＯＳ回路により構成されたダイナミック型シフ
トレジスタと、所定の制御信号に従って上記シフトレジ
スタに供給されるクロック信号の供給を停止し、その停
止状態で各単位回路を信号伝達状態にさせるクロック供
給回路とを具備することを特徴とするシフトレジスタ。 ２、上記クロック信号の供給停止状態において、シフト
レジスタの入力端子には、データ信号が選択的に供給さ
れるものであることを特徴とする特許請求の範囲第１項
記載のシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237422A JPH06101236B2 (ja) | 1985-10-25 | 1985-10-25 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237422A JPH06101236B2 (ja) | 1985-10-25 | 1985-10-25 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6299998A true JPS6299998A (ja) | 1987-05-09 |
| JPH06101236B2 JPH06101236B2 (ja) | 1994-12-12 |
Family
ID=17015121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237422A Expired - Lifetime JPH06101236B2 (ja) | 1985-10-25 | 1985-10-25 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101236B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268312A (ja) * | 1987-02-04 | 1988-11-07 | アメリカン テレフォン アンド テレグラフ カムパニー | 電流サージ制御集積回路 |
| JPS6437799A (en) * | 1987-08-03 | 1989-02-08 | Oki Electric Ind Co Ltd | Dynamic shift register circuit |
| JPH05189989A (ja) * | 1991-11-08 | 1993-07-30 | Yamaha Corp | 消費電流抑制回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165030A (en) * | 1979-06-11 | 1980-12-23 | Oki Electric Ind Co Ltd | Signal transmission circuit of dynamic type |
| JPS6079599A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | シフトレジスタ回路 |
-
1985
- 1985-10-25 JP JP60237422A patent/JPH06101236B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63268312A (ja) * | 1987-02-04 | 1988-11-07 | アメリカン テレフォン アンド テレグラフ カムパニー | 電流サージ制御集積回路 |
| JPS6437799A (en) * | 1987-08-03 | 1989-02-08 | Oki Electric Ind Co Ltd | Dynamic shift register circuit |
| JPH05189989A (ja) * | 1991-11-08 | 1993-07-30 | Yamaha Corp | 消費電流抑制回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101236B2 (ja) | 1994-12-12 |
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