JPS63268312A - 電流サージ制御集積回路 - Google Patents
電流サージ制御集積回路Info
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Abstract
め要約のデータは記録されません。
Description
ジを減する為の技術に関する。
は一般に“静的”タイプ又は“動的3タイプに分類され
る。静的タイプは、論理信号をいつでも加えられるよう
にし、そして直ちに、結果として生じる論理出力信号を
発信する。動的タイプは一般にクロックと同期している
論理的出力発生用のクロックトランジスタを用いている
。1つの既知の動的論理は“伝送ゲート論理”である。
レジスタ・セルが示されている。第1段階で相補パスト
ランジスタ40.41は論理信号が入力端子INPUT
DATAから記憶端子11へ、“主2クロック信号と
トランジスタへ加えられるその補数MCK、MCKBに
応じて伝搬できるようにしている。
スタ42.43からなるインバータの入力端に現れる。
Bによって制御されるパストランジスタ44.45より
成る。これらのパストランジスタは信号が第1番目のイ
ンバータの出力端子I2から記憶端子I3へ、そして相
補トランジスタ48 、47からなるインバータ及び出
力端子outputへ伝搬できるようにしている。もし
パストランジスタ40゜41が導通していない場合、記
憶端子■1の電位はフロート即ち浮遊する。同様にパス
トランジスタ44.45が導通していない場合、記憶端
子I3がフロートする。この技術の1つの変形として、
各段階で単一のパストランジスタ40.44を、要求さ
れるクロック信号(例えばM(J、MCK)の減衰に伴
い使うことができる。
続することによって結合でき、そして複数の論理入力信
号を用いた複合論理動作が可能になる。ある電流設計に
おいて1つの集積回路上の7000以上のセルがこの方
法で利用されている。もう1つの変形例では、このセル
は、入力信号を要求される期間だけ遅らせるシフトレジ
スタを作るために利用される。論理回路、特に動的タイ
プの1つの重要な判断基準はそれらの消費電力である。
ことである。特に、集積回路当たりのセル数の増加に伴
い、消費電力は増加する傾向にある。
問題は“入力端子のフローテングがクロック信号が消え
た時に起こることである。その場合、インバータへの入
力は直流電流がインバータを通って流れることが可能な
電圧までフロートする。
を既知の状態に(レベルの高低を問わず)留めることで
ある(合衆国特許第4.570.219号参照のこと)
。
プへ転換するが、保護されている各段階において追加の
回路が要求され、その結果、伝送ゲート論理回路のセル
が大きくなる。
トの論理回路の電流サージが減少する。
流電圧をパストランジスタのゲートにかける手段が含ま
れ、その後、システムクロック信号が検出されたときに
多相クロック信号がゲートに加えられる。また、後続の
クロック損失状態を検査するために“ウィンドv周期を
周期的に発生させる手段も又本発明に含まれている。
ージを減少する本発明の技術について述べる。本発明の
制御回路は、システムクロックが、“ウィンドウ”と呼
ばれるサンプリング周期の間に検出されなかった時に、
直流電圧を伝送ゲート論理回路のパストランジスタのゲ
ートにかける。
させるような振幅かつ極性を持ち、それによってインバ
ータの入力端子の電位が“フローティングするのを防ぐ
。
その補数MCKB、そして、従信号SCKとその補数5
CKBを発信する4相クロツク励振器を制御する。これ
らの信号は動的論理回路のパストランジスタのゲートに
供給される。制御回路にはシステムクロックから、シス
テムクロック信号(SCLK)が供給される。本発明の
制御回路は一般に、それが制御する論理回路と同−IC
上に含まれ、システムクロックは一般に、ICの外部の
ソースから供給されるが、論理回路と同−IC上にあっ
てもよい。
は次のとおりである。システムのパワーアップの間、制
御回路の出力は4相クロツク励振器が動作しないように
している。その結果、4相クロツク励振器はMCKとS
CKへ論理高レベルを、MCKBと5CKBへ論理低レ
ベルを、制御回路が3番目のシステムクロックを検出す
るまで、与える。これらのレベルは論理回路のパストラ
ンジスタを確実に導通させ、従って関連するインバータ
の入力端子はフローティングせず、むしろ、インバータ
の入力端子をINPUT DATA端子の論理高レベル
、又は低レベルに応じて、論理高レベル又は論理低レベ
ルのいずれかにセットする。3番目ののシステムクロッ
クが検出されると、制御回路は4相クロツク励振器を駆
動させ、オーバラップしない4相クロツクを通常動作の
ために、動的セルへと発する。゛3番目のシステムクロ
ックは、ノイズや偽信号による誤動作を防ぐ目的で選択
されるが、3番目以外のシステムクロックも可能である
。通常動作において、4相クロツク励振器が4相クロツ
クを動的セルへ発信する間、制御回路は、約。10マイ
クロ秒毎にシステムクロックをチェックする。もしその
10マイクロ秒の“ウィンドウ間にシステムクロックの
遷移が検出されなければ、制御回路は直ちに、4相クロ
ツク励振器が論理高レベルをMCKとSCKへ、論理低
レベルをMCKBと5CKBへ供給することを不可能に
する。
るまで、同一状態のままであり、そのシステムクロック
変化の検出時にはクロ・ツク信号SCK。
開する。
LKは起動1路に加えられる。この起動回路は、初期信
号(LOG)をシステムクロック検出器へ送り、それに
よってフリップフロップを適当な状態にセットし、各時
間ごとに、電力は集積回路に供給される。システムクロ
ック検出器はまた電力が初めに供給された後に到達する
クロック信号の数を数え、そして一定数のクロック信号
を計数した後、信号ROをリング発振器へ、信号DET
をクロック損失検出器へ、そして信号4PCKENを4
相クロツク励振器へ供給する計数器より成る。一般的に
、3つのクロックパルスがRO。
れる。RO倍信号リング発信器に加えられ、このリング
発信器は信号OAをクロック損失検出器へ供給する。こ
のリング発振器はOA倍信号ウィンドウ信号WINを発
振する計数器へも供給する。例えば一般的な場合におい
てリング発振器は、200 kHzで動作し1.そして
その計数器は「4除算計数器」であり、それによって持
続時間10マイクロ秒のパルスを持つ対称矩形波である
WIN信号を発信する。ウィンドウパルスの持続時間は
、システムクロック変化を検査する計的のため、システ
ムクロツタの周期より長い。4 P CK E N信号
は高レベルになると4相クロツク励振器を可動にするの
で、この4相クロツク励振器は、クロック信号MCK、
MCKB、SCK、そして5CKBを論理回路へ供給す
る。 クロック損失検出器は、3番目のシステムクロッ
クが検出されると、動作して制御回路への電力供給を行
う。クロック損失検出器はシステムクロック変化を約1
0マイクロ秒(すなわちWIN信号の持続時間)ごとに
チェックする有限状態機械(f’10ite 5tat
e mac旧口e)で構成される。システムクロック変
化がウィンドウ周期の間に起こらなければ、この回路の
出力(4PCKEN)は、論理高レベルをMCK、SC
Kへ、論理低レベルをMCKBSSCKBへ供給するた
めに、4相クロツク励振器を動作不能にする。
クが失われてもフローティングしない。クロック損失検
出器はまた、通常動作の間、システムクロック検出器を
リセットするために、クリア信号DETCRを約10マ
イクロ秒ごとに発振する。
論理高レベルである間に、再びシステムクロック変化を
チェックする。もしクロック損失検出器がシステムクロ
ック変化を検出したら、この回路はDETCR信号を再
び発信する。この動作は通常動作の間、繰り返し続けら
れる。
間、即ち、電源電圧が前述したように0ボルトからVc
cまで増加している間、システムクロックは直ぐには発
振を始めない。従って、システムクロック信号は、初期
遅延の後までは受信されない。電源電圧がVccに到達
すると同時に、システムクロック信号は高い電圧状態(
ケースI)又は低い電圧状態(ケース■)で始まる。両
ケースにおいて初期状態を“A“と呼ぶ。後に続く状態
“B・・・F”及び“G・・・J”はシステムクロック
信号(SCLK)の変化によって、第3図に示す状態図
に従って達成される。
生じたクロック変化と、その結果生じる制御信号レベル
に対応して、“クロック/制御信号−の書式で示されて
いる。例えばケースIでは、パワーアップの時は、クロ
ック信号は高レベルであり、そして最初のクロック信号
の高レベルがら低レベルへの変化(1回目の5CLKの
低レベル)は制御回路を状態Bにおく。前述したように
状態Bでは、制御信号RO及びLOGは低レベルであり
、それによってリング発振器とクロック損失検出器を動
作不能にする。これは又、クロック励振器を動作不能に
する(すなわちDC電圧をパストランジスタのゲートに
かける)。次の5CLK高レベルへのクロック変化(2
回目の5CLKの高レベル)は制御回路を状態Cにおき
、ROとLOGを低レベルにする。次の5CLKの低レ
ベルへツクロック変化(2回目の5CLKの低レベル)
は、ROが高レベル、LOCが低レベルである状態りに
帰する。ここでリング発振器が可動となり、クロック損
失検出器は動作不能のままである。次のクロック変化(
3回目の5CLKの高レベル)は状態Eに到達し、前の
状態と同じ制御信号レベルになる。最後に、次のクロッ
ク変化(3回目の5CLK低レベル)は状態Fに到達し
、RO及びLO,C双方を高レベルに設置し、リング発
振器は可動のままで、そしてクロック損失検出器を可動
にする。これは又、クロック励振器を可動にし、そのた
め4相りロック信号は伝送ゲート論理回路のパストラン
ジスタのゲートへ加えられる。電源電圧がチップにかけ
られている限り、そしてシステムクロック信号が到達し
続けている限り、全ての後続するクロック変化は状!!
Fを維持する。同様にケースHにおいては、状態G・・
・Jは前述したように達成され、結果として各々に示さ
れる制御信号し7ベルへ帰する。(電源電圧が切れ、そ
して改めて集積回路にかけられた場合、第2図及び第3
図のパワーアップの手順が再び適用される)本発明用に
、7000を超えるゲート論理セルを用いたCMOS集
積回路が再設計された。パワーアップ時の初期電流サー
ジは、最初の設計では800ミリアンペアであったが、
再設計後の回路では約20ミリアンペアへ減少した。更
に高レベルの集積化においても、本発明にかかる回路を
用いてより大きな電流の減少が可能である。
述べたが、他の条件でも可能である。更に、制御回路で
制御されるクロック励振器は、4相クロツク励振器であ
る必要はなく、他の型でも可能である。例えば伝送ゲー
ト論理回路への2相クロツクの使用も、当業者には既知
のことであり、この場合は主信号及び従信号(MCKと
5CK)のみが発信される。そしてその時はパストラン
ジスタは単一の導電型(例えばn型)である。さらに、
最初のパワーアップ期間内のみ、パストランジスタのゲ
ートへ直流電圧を供給し、それ以後はクロック損失条件
を検査するための“ウィンドウ“を周期的に発生させな
いようにすることもできる。
と同−IC上にある場合であり、それ故、その可能性は
低い。更に上述の説明はデジタル回路でおこなったが、
制御回路はまた全部又は一部をアナログ回路で作成する
こともできる。
伝送論理ゲートの各段階の端子の電位をフロートさせず
に、制御回路の指示した電位に合わせることができる。
す図、 第2図は電力が集積回路に供給された時のシステムクロ
ック信号、論理高レベル(ケースI)又は論理低レベル
(ケース■)による遅延の後に始まるシステムクロック
によるシステムクロック信号を示す図、 第3図は第2図において示される2つのケースに対する
種々の制御信号の状態を示す図。 第4図は従来技術による伝送ゲート論理セルを示す図で
ある。 出 願 人:アメリカン テレフォン アンドテレグラ
フ カムパニー
Claims (8)
- (1)伝送ゲート論理回路と、 システムクロックからのシステムクロック信号の受信手
段、及び 多相クロック信号を、前記伝送ゲート論理回路の相補イ
ンバータに接続されたパストランジスタのゲートへ供給
する手段を有する集積回路において、 前記集積回路が更に、電源電圧が前記集積回路にかけら
れた時、前記パストランジスタを導通させる為に、直流
電圧を前記ゲートに加え、その後前記システムクロック
信号が検出された時に、前記多相クロック信号を前記ゲ
ートに加える制御回路を有することを特徴とする電流サ
ージ制御集積回路。 - (2)前記制御回路が更に、前記電源電圧がかけられた
後のウィンドウ周期の間、周期的に前記システムクロッ
クを検査し、ウィンドウ周期の間に前記システムクロッ
ク信号が検出されなければ、前記パストランジスタを導
通させる為に、直流電圧をゲートにかけ、ウィンドウ周
期の間に前記システムクロック信号が検出されれば、前
記多相クロック信号を前記ゲートへ送る手段を含むこと
を特徴とする特許請求の範囲第1項に記載の電流サージ
制御集積回路。 - (3)前記制御回路が、前記システムクロック信号の周
期より長い周期を持つウィンドウ信号を生じる為のリン
グ発振器と、前記システムクロック信号がウィンドウ周
期の間に存在するか否かを決定する為のクロック損失検
出器を含むことを特徴とする特許請求の範囲第2項に記
載の電流サージ制御集積回路。 - (4)前記制御回路が前記システムクロック信号を検出
する為に多数のシステムクロック遷移を計数する手段を
含むことを特徴とする特許請求の範囲第1項に記載の電
流サージ制御集積回路。 - (5)多相クロック信号を供給する手段が、少なくとも
オーバーラップしない主信号、及び従信号を発信するこ
とを特徴とする特許請求の範囲第1項に記載の電流サー
ジ制御集積回路。 - (6)前記集積回路がCMOSであることを特徴とする
特許請求の範囲第1項に記載の電流サージ制御集積回路
。 - (7)前記システムクロックが前記集積回路のと独立し
て位置することを特徴とする特許請求の範囲第1項に記
載の電流サージ制御集積回路。 - (8)前記システムクロックが前記集積回路内に位置す
ることを特徴とする特許請求の範囲第1項に記載の電流
サージ制御集積回路。
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CA1281088C (en) | 1991-03-05 |
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