JPS63268312A - 電流サージ制御集積回路 - Google Patents
電流サージ制御集積回路Info
- Publication number
- JPS63268312A JPS63268312A JP63022974A JP2297488A JPS63268312A JP S63268312 A JPS63268312 A JP S63268312A JP 63022974 A JP63022974 A JP 63022974A JP 2297488 A JP2297488 A JP 2297488A JP S63268312 A JPS63268312 A JP S63268312A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- system clock
- signal
- current surge
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims description 13
- 230000000295 complement effect Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 5
- 230000007704 transition Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 108010028773 Complement C5 Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Power Sources (AREA)
- Shift Register Type Memory (AREA)
- Measuring Fluid Pressure (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の背景）
［産業上の利用分野コ
本発明は動的伝送ゲート論理回路における電源電流サー
ジを減する為の技術に関する。
ジを減する為の技術に関する。
［従来技術の説明］
相補金属酸化物半導体（０ＭＯ８）を含む論理集積回路
は一般に“静的”タイプ又は“動的３タイプに分類され
る。静的タイプは、論理信号をいつでも加えられるよう
にし、そして直ちに、結果として生じる論理出力信号を
発信する。動的タイプは一般にクロックと同期している
論理的出力発生用のクロックトランジスタを用いている
。１つの既知の動的論理は“伝送ゲート論理”である。
は一般に“静的”タイプ又は“動的３タイプに分類され
る。静的タイプは、論理信号をいつでも加えられるよう
にし、そして直ちに、結果として生じる論理出力信号を
発信する。動的タイプは一般にクロックと同期している
論理的出力発生用のクロックトランジスタを用いている
。１つの既知の動的論理は“伝送ゲート論理”である。
第４図に、２つの段階を有する典型的なダイナミック・
レジスタ・セルが示されている。第１段階で相補パスト
ランジスタ４０．４１は論理信号が入力端子ＩＮＰＵＴ
ＤＡＴＡから記憶端子１１へ、“主２クロック信号と
トランジスタへ加えられるその補数ＭＣＫ、ＭＣＫＢに
応じて伝搬できるようにしている。
レジスタ・セルが示されている。第１段階で相補パスト
ランジスタ４０．４１は論理信号が入力端子ＩＮＰＵＴ
ＤＡＴＡから記憶端子１１へ、“主２クロック信号と
トランジスタへ加えられるその補数ＭＣＫ、ＭＣＫＢに
応じて伝搬できるようにしている。
論理信号は、従って直列に接続した一対の相補トランジ
スタ４２．４３からなるインバータの入力端に現れる。
スタ４２．４３からなるインバータの入力端に現れる。
第２の段階は“従″クロックとその補数ＳＣに、５ＣＫ
Ｂによって制御されるパストランジスタ４４．４５より
成る。これらのパストランジスタは信号が第１番目のイ
ンバータの出力端子Ｉ２から記憶端子Ｉ３へ、そして相
補トランジスタ４８ 、４７からなるインバータ及び出
力端子ｏｕｔｐｕｔへ伝搬できるようにしている。もし
パストランジスタ４０゜４１が導通していない場合、記
憶端子■１の電位はフロート即ち浮遊する。同様にパス
トランジスタ４４．４５が導通していない場合、記憶端
子Ｉ３がフロートする。この技術の１つの変形として、
各段階で単一のパストランジスタ４０．４４を、要求さ
れるクロック信号（例えばＭ（Ｊ、ＭＣＫ）の減衰に伴
い使うことができる。
Ｂによって制御されるパストランジスタ４４．４５より
成る。これらのパストランジスタは信号が第１番目のイ
ンバータの出力端子Ｉ２から記憶端子Ｉ３へ、そして相
補トランジスタ４８ 、４７からなるインバータ及び出
力端子ｏｕｔｐｕｔへ伝搬できるようにしている。もし
パストランジスタ４０゜４１が導通していない場合、記
憶端子■１の電位はフロート即ち浮遊する。同様にパス
トランジスタ４４．４５が導通していない場合、記憶端
子Ｉ３がフロートする。この技術の１つの変形として、
各段階で単一のパストランジスタ４０．４４を、要求さ
れるクロック信号（例えばＭ（Ｊ、ＭＣＫ）の減衰に伴
い使うことができる。
伝送ゲートセルの多くはその出力端子をインバータに接
続することによって結合でき、そして複数の論理入力信
号を用いた複合論理動作が可能になる。ある電流設計に
おいて１つの集積回路上の７０００以上のセルがこの方
法で利用されている。もう１つの変形例では、このセル
は、入力信号を要求される期間だけ遅らせるシフトレジ
スタを作るために利用される。論理回路、特に動的タイ
プの１つの重要な判断基準はそれらの消費電力である。
続することによって結合でき、そして複数の論理入力信
号を用いた複合論理動作が可能になる。ある電流設計に
おいて１つの集積回路上の７０００以上のセルがこの方
法で利用されている。もう１つの変形例では、このセル
は、入力信号を要求される期間だけ遅らせるシフトレジ
スタを作るために利用される。論理回路、特に動的タイ
プの１つの重要な判断基準はそれらの消費電力である。
望ましい動作が過剰の電流を引き出さないことは重要な
ことである。特に、集積回路当たりのセル数の増加に伴
い、消費電力は増加する傾向にある。
ことである。特に、集積回路当たりのセル数の増加に伴
い、消費電力は増加する傾向にある。
電界効果型半導体（例えば０ＭＯ８）の直面する１つの
問題は“入力端子のフローテングがクロック信号が消え
た時に起こることである。その場合、インバータへの入
力は直流電流がインバータを通って流れることが可能な
電圧までフロートする。
問題は“入力端子のフローテングがクロック信号が消え
た時に起こることである。その場合、インバータへの入
力は直流電流がインバータを通って流れることが可能な
電圧までフロートする。
これに対する１つの解決法は負帰還回路を供給して入力
を既知の状態に（レベルの高低を問わず）留めることで
ある（合衆国特許第４．５７０．２１９号参照のこと）
。
を既知の状態に（レベルの高低を問わず）留めることで
ある（合衆国特許第４．５７０．２１９号参照のこと）
。
これにより効果的にデバイスは動的タイプから静的タイ
プへ転換するが、保護されている各段階において追加の
回路が要求され、その結果、伝送ゲート論理回路のセル
が大きくなる。
プへ転換するが、保護されている各段階において追加の
回路が要求され、その結果、伝送ゲート論理回路のセル
が大きくなる。
（発明の概要）
本発明の集積回路によれば、その集積回路上の伝送ゲー
トの論理回路の電流サージが減少する。
トの論理回路の電流サージが減少する。
本発明には、電源電圧が集積回路にかけられたとき、直
流電圧をパストランジスタのゲートにかける手段が含ま
れ、その後、システムクロック信号が検出されたときに
多相クロック信号がゲートに加えられる。また、後続の
クロック損失状態を検査するために“ウィンドｖ周期を
周期的に発生させる手段も又本発明に含まれている。
流電圧をパストランジスタのゲートにかける手段が含ま
れ、その後、システムクロック信号が検出されたときに
多相クロック信号がゲートに加えられる。また、後続の
クロック損失状態を検査するために“ウィンドｖ周期を
周期的に発生させる手段も又本発明に含まれている。
（実施例の説明）
以下、クロック伝送ゲート論理を持つ集積回路の電流サ
ージを減少する本発明の技術について述べる。本発明の
制御回路は、システムクロックが、“ウィンドウ”と呼
ばれるサンプリング周期の間に検出されなかった時に、
直流電圧を伝送ゲート論理回路のパストランジスタのゲ
ートにかける。
ージを減少する本発明の技術について述べる。本発明の
制御回路は、システムクロックが、“ウィンドウ”と呼
ばれるサンプリング周期の間に検出されなかった時に、
直流電圧を伝送ゲート論理回路のパストランジスタのゲ
ートにかける。
供給された直流ゲート電圧は、パストランジスタを導通
させるような振幅かつ極性を持ち、それによってインバ
ータの入力端子の電位が“フローティングするのを防ぐ
。
させるような振幅かつ極性を持ち、それによってインバ
ータの入力端子の電位が“フローティングするのを防ぐ
。
第１図の実施例において、制御回路は、主信号ＭＣＫと
その補数ＭＣＫＢ、そして、従信号ＳＣＫとその補数５
ＣＫＢを発信する４相クロツク励振器を制御する。これ
らの信号は動的論理回路のパストランジスタのゲートに
供給される。制御回路にはシステムクロックから、シス
テムクロック信号（ＳＣＬＫ）が供給される。本発明の
制御回路は一般に、それが制御する論理回路と同−ＩＣ
上に含まれ、システムクロックは一般に、ＩＣの外部の
ソースから供給されるが、論理回路と同−ＩＣ上にあっ
てもよい。
その補数ＭＣＫＢ、そして、従信号ＳＣＫとその補数５
ＣＫＢを発信する４相クロツク励振器を制御する。これ
らの信号は動的論理回路のパストランジスタのゲートに
供給される。制御回路にはシステムクロックから、シス
テムクロック信号（ＳＣＬＫ）が供給される。本発明の
制御回路は一般に、それが制御する論理回路と同−ＩＣ
上に含まれ、システムクロックは一般に、ＩＣの外部の
ソースから供給されるが、論理回路と同−ＩＣ上にあっ
てもよい。
典型的な動作パラメータを用いた制御回路の動作の概略
は次のとおりである。システムのパワーアップの間、制
御回路の出力は４相クロツク励振器が動作しないように
している。その結果、４相クロツク励振器はＭＣＫとＳ
ＣＫへ論理高レベルを、ＭＣＫＢと５ＣＫＢへ論理低レ
ベルを、制御回路が３番目のシステムクロックを検出す
るまで、与える。これらのレベルは論理回路のパストラ
ンジスタを確実に導通させ、従って関連するインバータ
の入力端子はフローティングせず、むしろ、インバータ
の入力端子をＩＮＰＵＴ ＤＡＴＡ端子の論理高レベル
、又は低レベルに応じて、論理高レベル又は論理低レベ
ルのいずれかにセットする。３番目ののシステムクロッ
クが検出されると、制御回路は４相クロツク励振器を駆
動させ、オーバラップしない４相クロツクを通常動作の
ために、動的セルへと発する。゛３番目のシステムクロ
ックは、ノイズや偽信号による誤動作を防ぐ目的で選択
されるが、３番目以外のシステムクロックも可能である
。通常動作において、４相クロツク励振器が４相クロツ
クを動的セルへ発信する間、制御回路は、約。１０マイ
クロ秒毎にシステムクロックをチェックする。もしその
１０マイクロ秒の“ウィンドウ間にシステムクロックの
遷移が検出されなければ、制御回路は直ちに、４相クロ
ツク励振器が論理高レベルをＭＣＫとＳＣＫへ、論理低
レベルをＭＣＫＢと５ＣＫＢへ供給することを不可能に
する。
は次のとおりである。システムのパワーアップの間、制
御回路の出力は４相クロツク励振器が動作しないように
している。その結果、４相クロツク励振器はＭＣＫとＳ
ＣＫへ論理高レベルを、ＭＣＫＢと５ＣＫＢへ論理低レ
ベルを、制御回路が３番目のシステムクロックを検出す
るまで、与える。これらのレベルは論理回路のパストラ
ンジスタを確実に導通させ、従って関連するインバータ
の入力端子はフローティングせず、むしろ、インバータ
の入力端子をＩＮＰＵＴ ＤＡＴＡ端子の論理高レベル
、又は低レベルに応じて、論理高レベル又は論理低レベ
ルのいずれかにセットする。３番目ののシステムクロッ
クが検出されると、制御回路は４相クロツク励振器を駆
動させ、オーバラップしない４相クロツクを通常動作の
ために、動的セルへと発する。゛３番目のシステムクロ
ックは、ノイズや偽信号による誤動作を防ぐ目的で選択
されるが、３番目以外のシステムクロックも可能である
。通常動作において、４相クロツク励振器が４相クロツ
クを動的セルへ発信する間、制御回路は、約。１０マイ
クロ秒毎にシステムクロックをチェックする。もしその
１０マイクロ秒の“ウィンドウ間にシステムクロックの
遷移が検出されなければ、制御回路は直ちに、４相クロ
ツク励振器が論理高レベルをＭＣＫとＳＣＫへ、論理低
レベルをＭＣＫＢと５ＣＫＢへ供給することを不可能に
する。
そして制御回路は次のシステムクロ・ツク変化を検出す
るまで、同一状態のままであり、そのシステムクロック
変化の検出時にはクロ・ツク信号ＳＣＫ。
るまで、同一状態のままであり、そのシステムクロック
変化の検出時にはクロ・ツク信号ＳＣＫ。
５ＣＫＢ、ＭＣＫ及びＭＣＫＢの論理回路への供給を再
開する。
開する。
第１図の実施例において、システムクロ・ツク信号５Ｃ
ＬＫは起動１路に加えられる。この起動回路は、初期信
号（ＬＯＧ）をシステムクロック検出器へ送り、それに
よってフリップフロップを適当な状態にセットし、各時
間ごとに、電力は集積回路に供給される。システムクロ
ック検出器はまた電力が初めに供給された後に到達する
クロック信号の数を数え、そして一定数のクロック信号
を計数した後、信号ＲＯをリング発振器へ、信号ＤＥＴ
をクロック損失検出器へ、そして信号４ＰＣＫＥＮを４
相クロツク励振器へ供給する計数器より成る。一般的に
、３つのクロックパルスがＲＯ。
ＬＫは起動１路に加えられる。この起動回路は、初期信
号（ＬＯＧ）をシステムクロック検出器へ送り、それに
よってフリップフロップを適当な状態にセットし、各時
間ごとに、電力は集積回路に供給される。システムクロ
ック検出器はまた電力が初めに供給された後に到達する
クロック信号の数を数え、そして一定数のクロック信号
を計数した後、信号ＲＯをリング発振器へ、信号ＤＥＴ
をクロック損失検出器へ、そして信号４ＰＣＫＥＮを４
相クロツク励振器へ供給する計数器より成る。一般的に
、３つのクロックパルスがＲＯ。
ＤＥＴそして４ＰＣＫＥＮ信号が供給される前に計数さ
れる。ＲＯ倍信号リング発信器に加えられ、このリング
発信器は信号ＯＡをクロック損失検出器へ供給する。こ
のリング発振器はＯＡ倍信号ウィンドウ信号ＷＩＮを発
振する計数器へも供給する。例えば一般的な場合におい
てリング発振器は、２００ ｋＨｚで動作し１．そして
その計数器は「４除算計数器」であり、それによって持
続時間１０マイクロ秒のパルスを持つ対称矩形波である
ＷＩＮ信号を発信する。ウィンドウパルスの持続時間は
、システムクロック変化を検査する計的のため、システ
ムクロツタの周期より長い。４ Ｐ ＣＫ Ｅ Ｎ信号
は高レベルになると４相クロツク励振器を可動にするの
で、この４相クロツク励振器は、クロック信号ＭＣＫ、
ＭＣＫＢ、ＳＣＫ、そして５ＣＫＢを論理回路へ供給す
る。 クロック損失検出器は、３番目のシステムクロッ
クが検出されると、動作して制御回路への電力供給を行
う。クロック損失検出器はシステムクロック変化を約１
０マイクロ秒（すなわちＷＩＮ信号の持続時間）ごとに
チェックする有限状態機械（ｆ’１０ｉｔｅ ５ｔａｔ
ｅ ｍａｃ旧口ｅ）で構成される。システムクロック変
化がウィンドウ周期の間に起こらなければ、この回路の
出力（４ＰＣＫＥＮ）は、論理高レベルをＭＣＫ、ＳＣ
Ｋへ、論理低レベルをＭＣＫＢＳＳＣＫＢへ供給するた
めに、４相クロツク励振器を動作不能にする。
れる。ＲＯ倍信号リング発信器に加えられ、このリング
発信器は信号ＯＡをクロック損失検出器へ供給する。こ
のリング発振器はＯＡ倍信号ウィンドウ信号ＷＩＮを発
振する計数器へも供給する。例えば一般的な場合におい
てリング発振器は、２００ ｋＨｚで動作し１．そして
その計数器は「４除算計数器」であり、それによって持
続時間１０マイクロ秒のパルスを持つ対称矩形波である
ＷＩＮ信号を発信する。ウィンドウパルスの持続時間は
、システムクロック変化を検査する計的のため、システ
ムクロツタの周期より長い。４ Ｐ ＣＫ Ｅ Ｎ信号
は高レベルになると４相クロツク励振器を可動にするの
で、この４相クロツク励振器は、クロック信号ＭＣＫ、
ＭＣＫＢ、ＳＣＫ、そして５ＣＫＢを論理回路へ供給す
る。 クロック損失検出器は、３番目のシステムクロッ
クが検出されると、動作して制御回路への電力供給を行
う。クロック損失検出器はシステムクロック変化を約１
０マイクロ秒（すなわちＷＩＮ信号の持続時間）ごとに
チェックする有限状態機械（ｆ’１０ｉｔｅ ５ｔａｔ
ｅ ｍａｃ旧口ｅ）で構成される。システムクロック変
化がウィンドウ周期の間に起こらなければ、この回路の
出力（４ＰＣＫＥＮ）は、論理高レベルをＭＣＫ、ＳＣ
Ｋへ、論理低レベルをＭＣＫＢＳＳＣＫＢへ供給するた
めに、４相クロツク励振器を動作不能にする。
従って動的セルの内部端子は、たとえ、システムクロッ
クが失われてもフローティングしない。クロック損失検
出器はまた、通常動作の間、システムクロック検出器を
リセットするために、クリア信号ＤＥＴＣＲを約１０マ
イクロ秒ごとに発振する。
クが失われてもフローティングしない。クロック損失検
出器はまた、通常動作の間、システムクロック検出器を
リセットするために、クリア信号ＤＥＴＣＲを約１０マ
イクロ秒ごとに発振する。
リセット後、システムクロック検出器は、ＷＩＮ信号が
論理高レベルである間に、再びシステムクロック変化を
チェックする。もしクロック損失検出器がシステムクロ
ック変化を検出したら、この回路はＤＥＴＣＲ信号を再
び発信する。この動作は通常動作の間、繰り返し続けら
れる。
論理高レベルである間に、再びシステムクロック変化を
チェックする。もしクロック損失検出器がシステムクロ
ック変化を検出したら、この回路はＤＥＴＣＲ信号を再
び発信する。この動作は通常動作の間、繰り返し続けら
れる。
本発明の動作の例が第２図に示される。パワーアップの
間、即ち、電源電圧が前述したように０ボルトからＶｃ
ｃまで増加している間、システムクロックは直ぐには発
振を始めない。従って、システムクロック信号は、初期
遅延の後までは受信されない。電源電圧がＶｃｃに到達
すると同時に、システムクロック信号は高い電圧状態（
ケースＩ）又は低い電圧状態（ケース■）で始まる。両
ケースにおいて初期状態を“Ａ“と呼ぶ。後に続く状態
“Ｂ・・・Ｆ”及び“Ｇ・・・Ｊ”はシステムクロック
信号（ＳＣＬＫ）の変化によって、第３図に示す状態図
に従って達成される。
間、即ち、電源電圧が前述したように０ボルトからＶｃ
ｃまで増加している間、システムクロックは直ぐには発
振を始めない。従って、システムクロック信号は、初期
遅延の後までは受信されない。電源電圧がＶｃｃに到達
すると同時に、システムクロック信号は高い電圧状態（
ケースＩ）又は低い電圧状態（ケース■）で始まる。両
ケースにおいて初期状態を“Ａ“と呼ぶ。後に続く状態
“Ｂ・・・Ｆ”及び“Ｇ・・・Ｊ”はシステムクロック
信号（ＳＣＬＫ）の変化によって、第３図に示す状態図
に従って達成される。
第３図によって、各状態（Ａ・・・Ｊ）は、その状態を
生じたクロック変化と、その結果生じる制御信号レベル
に対応して、“クロック／制御信号−の書式で示されて
いる。例えばケースＩでは、パワーアップの時は、クロ
ック信号は高レベルであり、そして最初のクロック信号
の高レベルがら低レベルへの変化（１回目の５ＣＬＫの
低レベル）は制御回路を状態Ｂにおく。前述したように
状態Ｂでは、制御信号ＲＯ及びＬＯＧは低レベルであり
、それによってリング発振器とクロック損失検出器を動
作不能にする。これは又、クロック励振器を動作不能に
する（すなわちＤＣ電圧をパストランジスタのゲートに
かける）。次の５ＣＬＫ高レベルへのクロック変化（２
回目の５ＣＬＫの高レベル）は制御回路を状態Ｃにおき
、ＲＯとＬＯＧを低レベルにする。次の５ＣＬＫの低レ
ベルへツクロック変化（２回目の５ＣＬＫの低レベル）
は、ＲＯが高レベル、ＬＯＣが低レベルである状態りに
帰する。ここでリング発振器が可動となり、クロック損
失検出器は動作不能のままである。次のクロック変化（
３回目の５ＣＬＫの高レベル）は状態Ｅに到達し、前の
状態と同じ制御信号レベルになる。最後に、次のクロッ
ク変化（３回目の５ＣＬＫ低レベル）は状態Ｆに到達し
、ＲＯ及びＬＯ，Ｃ双方を高レベルに設置し、リング発
振器は可動のままで、そしてクロック損失検出器を可動
にする。これは又、クロック励振器を可動にし、そのた
め４相りロック信号は伝送ゲート論理回路のパストラン
ジスタのゲートへ加えられる。電源電圧がチップにかけ
られている限り、そしてシステムクロック信号が到達し
続けている限り、全ての後続するクロック変化は状！！
Ｆを維持する。同様にケースＨにおいては、状態Ｇ・・
・Ｊは前述したように達成され、結果として各々に示さ
れる制御信号し７ベルへ帰する。（電源電圧が切れ、そ
して改めて集積回路にかけられた場合、第２図及び第３
図のパワーアップの手順が再び適用される）本発明用に
、７０００を超えるゲート論理セルを用いたＣＭＯＳ集
積回路が再設計された。パワーアップ時の初期電流サー
ジは、最初の設計では８００ミリアンペアであったが、
再設計後の回路では約２０ミリアンペアへ減少した。更
に高レベルの集積化においても、本発明にかかる回路を
用いてより大きな電流の減少が可能である。
生じたクロック変化と、その結果生じる制御信号レベル
に対応して、“クロック／制御信号−の書式で示されて
いる。例えばケースＩでは、パワーアップの時は、クロ
ック信号は高レベルであり、そして最初のクロック信号
の高レベルがら低レベルへの変化（１回目の５ＣＬＫの
低レベル）は制御回路を状態Ｂにおく。前述したように
状態Ｂでは、制御信号ＲＯ及びＬＯＧは低レベルであり
、それによってリング発振器とクロック損失検出器を動
作不能にする。これは又、クロック励振器を動作不能に
する（すなわちＤＣ電圧をパストランジスタのゲートに
かける）。次の５ＣＬＫ高レベルへのクロック変化（２
回目の５ＣＬＫの高レベル）は制御回路を状態Ｃにおき
、ＲＯとＬＯＧを低レベルにする。次の５ＣＬＫの低レ
ベルへツクロック変化（２回目の５ＣＬＫの低レベル）
は、ＲＯが高レベル、ＬＯＣが低レベルである状態りに
帰する。ここでリング発振器が可動となり、クロック損
失検出器は動作不能のままである。次のクロック変化（
３回目の５ＣＬＫの高レベル）は状態Ｅに到達し、前の
状態と同じ制御信号レベルになる。最後に、次のクロッ
ク変化（３回目の５ＣＬＫ低レベル）は状態Ｆに到達し
、ＲＯ及びＬＯ，Ｃ双方を高レベルに設置し、リング発
振器は可動のままで、そしてクロック損失検出器を可動
にする。これは又、クロック励振器を可動にし、そのた
め４相りロック信号は伝送ゲート論理回路のパストラン
ジスタのゲートへ加えられる。電源電圧がチップにかけ
られている限り、そしてシステムクロック信号が到達し
続けている限り、全ての後続するクロック変化は状！！
Ｆを維持する。同様にケースＨにおいては、状態Ｇ・・
・Ｊは前述したように達成され、結果として各々に示さ
れる制御信号し７ベルへ帰する。（電源電圧が切れ、そ
して改めて集積回路にかけられた場合、第２図及び第３
図のパワーアップの手順が再び適用される）本発明用に
、７０００を超えるゲート論理セルを用いたＣＭＯＳ集
積回路が再設計された。パワーアップ時の初期電流サー
ジは、最初の設計では８００ミリアンペアであったが、
再設計後の回路では約２０ミリアンペアへ減少した。更
に高レベルの集積化においても、本発明にかかる回路を
用いてより大きな電流の減少が可能である。
以上、特定のウィンドウ間隔とクロック計数器に関して
述べたが、他の条件でも可能である。更に、制御回路で
制御されるクロック励振器は、４相クロツク励振器であ
る必要はなく、他の型でも可能である。例えば伝送ゲー
ト論理回路への２相クロツクの使用も、当業者には既知
のことであり、この場合は主信号及び従信号（ＭＣＫと
５ＣＫ）のみが発信される。そしてその時はパストラン
ジスタは単一の導電型（例えばｎ型）である。さらに、
最初のパワーアップ期間内のみ、パストランジスタのゲ
ートへ直流電圧を供給し、それ以後はクロック損失条件
を検査するための“ウィンドウ“を周期的に発生させな
いようにすることもできる。
述べたが、他の条件でも可能である。更に、制御回路で
制御されるクロック励振器は、４相クロツク励振器であ
る必要はなく、他の型でも可能である。例えば伝送ゲー
ト論理回路への２相クロツクの使用も、当業者には既知
のことであり、この場合は主信号及び従信号（ＭＣＫと
５ＣＫ）のみが発信される。そしてその時はパストラン
ジスタは単一の導電型（例えばｎ型）である。さらに、
最初のパワーアップ期間内のみ、パストランジスタのゲ
ートへ直流電圧を供給し、それ以後はクロック損失条件
を検査するための“ウィンドウ“を周期的に発生させな
いようにすることもできる。
それの適当な例は、例えばシステムクロックが論理回路
と同−ＩＣ上にある場合であり、それ故、その可能性は
低い。更に上述の説明はデジタル回路でおこなったが、
制御回路はまた全部又は一部をアナログ回路で作成する
こともできる。
と同−ＩＣ上にある場合であり、それ故、その可能性は
低い。更に上述の説明はデジタル回路でおこなったが、
制御回路はまた全部又は一部をアナログ回路で作成する
こともできる。
（発明の効果）
以上のべた如く本発明の回路によれば、その制御回路で
伝送論理ゲートの各段階の端子の電位をフロートさせず
に、制御回路の指示した電位に合わせることができる。
伝送論理ゲートの各段階の端子の電位をフロートさせず
に、制御回路の指示した電位に合わせることができる。
第１図は本発明の１実施例をブロックダイヤグラムで示
す図、 第２図は電力が集積回路に供給された時のシステムクロ
ック信号、論理高レベル（ケースＩ）又は論理低レベル
（ケース■）による遅延の後に始まるシステムクロック
によるシステムクロック信号を示す図、 第３図は第２図において示される２つのケースに対する
種々の制御信号の状態を示す図。 第４図は従来技術による伝送ゲート論理セルを示す図で
ある。 出 願 人：アメリカン テレフォン アンドテレグラ
フ カムパニー
す図、 第２図は電力が集積回路に供給された時のシステムクロ
ック信号、論理高レベル（ケースＩ）又は論理低レベル
（ケース■）による遅延の後に始まるシステムクロック
によるシステムクロック信号を示す図、 第３図は第２図において示される２つのケースに対する
種々の制御信号の状態を示す図。 第４図は従来技術による伝送ゲート論理セルを示す図で
ある。 出 願 人：アメリカン テレフォン アンドテレグラ
フ カムパニー
Claims (8)
- （１）伝送ゲート論理回路と、 システムクロックからのシステムクロック信号の受信手
段、及び 多相クロック信号を、前記伝送ゲート論理回路の相補イ
ンバータに接続されたパストランジスタのゲートへ供給
する手段を有する集積回路において、 前記集積回路が更に、電源電圧が前記集積回路にかけら
れた時、前記パストランジスタを導通させる為に、直流
電圧を前記ゲートに加え、その後前記システムクロック
信号が検出された時に、前記多相クロック信号を前記ゲ
ートに加える制御回路を有することを特徴とする電流サ
ージ制御集積回路。 - （２）前記制御回路が更に、前記電源電圧がかけられた
後のウィンドウ周期の間、周期的に前記システムクロッ
クを検査し、ウィンドウ周期の間に前記システムクロッ
ク信号が検出されなければ、前記パストランジスタを導
通させる為に、直流電圧をゲートにかけ、ウィンドウ周
期の間に前記システムクロック信号が検出されれば、前
記多相クロック信号を前記ゲートへ送る手段を含むこと
を特徴とする特許請求の範囲第１項に記載の電流サージ
制御集積回路。 - （３）前記制御回路が、前記システムクロック信号の周
期より長い周期を持つウィンドウ信号を生じる為のリン
グ発振器と、前記システムクロック信号がウィンドウ周
期の間に存在するか否かを決定する為のクロック損失検
出器を含むことを特徴とする特許請求の範囲第２項に記
載の電流サージ制御集積回路。 - （４）前記制御回路が前記システムクロック信号を検出
する為に多数のシステムクロック遷移を計数する手段を
含むことを特徴とする特許請求の範囲第１項に記載の電
流サージ制御集積回路。 - （５）多相クロック信号を供給する手段が、少なくとも
オーバーラップしない主信号、及び従信号を発信するこ
とを特徴とする特許請求の範囲第１項に記載の電流サー
ジ制御集積回路。 - （６）前記集積回路がＣＭＯＳであることを特徴とする
特許請求の範囲第１項に記載の電流サージ制御集積回路
。 - （７）前記システムクロックが前記集積回路のと独立し
て位置することを特徴とする特許請求の範囲第１項に記
載の電流サージ制御集積回路。 - （８）前記システムクロックが前記集積回路内に位置す
ることを特徴とする特許請求の範囲第１項に記載の電流
サージ制御集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11162 | 1987-02-04 | ||
| US07/011,162 US4736119A (en) | 1987-02-04 | 1987-02-04 | Dynamic CMOS current surge control |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63268312A true JPS63268312A (ja) | 1988-11-07 |
| JPH073751B2 JPH073751B2 (ja) | 1995-01-18 |
Family
ID=21749137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63022974A Expired - Lifetime JPH073751B2 (ja) | 1987-02-04 | 1988-02-04 | 電流サージ制御集積回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4736119A (ja) |
| EP (1) | EP0277767B1 (ja) |
| JP (1) | JPH073751B2 (ja) |
| CA (1) | CA1281088C (ja) |
| DE (1) | DE3879524T2 (ja) |
| ES (1) | ES2039608T3 (ja) |
| HK (1) | HK117093A (ja) |
| SG (1) | SG60193G (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508697B2 (ja) * | 1987-03-27 | 1996-06-19 | 日本電気株式会社 | 半導体集積回路 |
| US5200907A (en) * | 1990-04-16 | 1993-04-06 | Tran Dzung J | Transmission gate logic design method |
| GB2268817B (en) * | 1992-07-17 | 1996-05-01 | Integrated Micro Products Ltd | A fault-tolerant computer system |
| US5513358A (en) * | 1994-02-04 | 1996-04-30 | Motorola, Inc. | Method and apparatus for power-up state initialization in a data processing system |
| US5537656A (en) * | 1994-06-17 | 1996-07-16 | Intel Corporation | Method and apparatus for a microprocessor to enter and exit a reduced power consumption state |
| EP0709774A1 (en) * | 1994-10-27 | 1996-05-01 | STMicroelectronics S.r.l. | Method and circuit for detecting a fault in a clock signal for microprocessor electronic devices including memory elements |
| US5983339A (en) * | 1995-08-21 | 1999-11-09 | International Business Machines Corporation | Power down system and method for pipelined logic functions |
| JPH11213665A (ja) * | 1998-01-26 | 1999-08-06 | Mitsubishi Electric Corp | 半導体回路装置およびその使用方法 |
| US6317839B1 (en) * | 1999-01-19 | 2001-11-13 | International Business Machines Corporation | Method of and apparatus for controlling supply of power to a peripheral device in a computer system |
| DE10346621A1 (de) * | 2003-10-08 | 2005-05-04 | Bosch Gmbh Robert | Steuergerät |
| US8410833B2 (en) * | 2011-02-28 | 2013-04-02 | Advanced Micro Devices, Inc. | On-chip power-up control circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165030A (en) * | 1979-06-11 | 1980-12-23 | Oki Electric Ind Co Ltd | Signal transmission circuit of dynamic type |
| JPS6299998A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Micro Comput Eng Ltd | シフトレジスタ |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4317180A (en) * | 1979-12-26 | 1982-02-23 | Texas Instruments Incorporated | Clocked logic low power standby mode |
| JPS5881334A (ja) * | 1981-11-11 | 1983-05-16 | Hitachi Ltd | 情報処理装置 |
| JPS5916414A (ja) * | 1982-07-20 | 1984-01-27 | Toshiba Corp | パワ−オンリセツト回路 |
| DE3230836A1 (de) * | 1982-08-19 | 1984-02-23 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Bi-phase-decoder |
| JPS59121697A (ja) * | 1982-12-27 | 1984-07-13 | Toshiba Corp | シフトレジスタ |
| JPS60154709A (ja) * | 1984-01-25 | 1985-08-14 | Toshiba Corp | クロツク信号発生回路 |
| JPS60180216A (ja) * | 1984-02-28 | 1985-09-14 | Fujitsu Ltd | 電圧検知回路 |
| JPS60198618A (ja) * | 1984-03-21 | 1985-10-08 | Oki Electric Ind Co Ltd | ダイナミツク論理回路 |
| US4694196A (en) * | 1984-12-07 | 1987-09-15 | American Telephone And Telegraph Company And At&T Information Systems | Clock recovery circuit |
| US4691122A (en) * | 1985-03-29 | 1987-09-01 | Advanced Micro Devices, Inc. | CMOS D-type flip-flop circuits |
| US4700084A (en) * | 1985-08-26 | 1987-10-13 | Rockwell International Corporation | Digital clock recovery circuit apparatus |
| US4694197A (en) * | 1986-01-06 | 1987-09-15 | Rca Corporation | Control signal generator |
-
1987
- 1987-02-04 US US07/011,162 patent/US4736119A/en not_active Expired - Lifetime
-
1988
- 1988-01-27 ES ES198888300707T patent/ES2039608T3/es not_active Expired - Lifetime
- 1988-01-27 EP EP88300707A patent/EP0277767B1/en not_active Expired - Lifetime
- 1988-01-27 DE DE8888300707T patent/DE3879524T2/de not_active Expired - Fee Related
- 1988-02-03 CA CA000558079A patent/CA1281088C/en not_active Expired - Fee Related
- 1988-02-04 JP JP63022974A patent/JPH073751B2/ja not_active Expired - Lifetime
-
1993
- 1993-05-07 SG SG60193A patent/SG60193G/en unknown
- 1993-10-28 HK HK1170/93A patent/HK117093A/xx not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165030A (en) * | 1979-06-11 | 1980-12-23 | Oki Electric Ind Co Ltd | Signal transmission circuit of dynamic type |
| JPS6299998A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Micro Comput Eng Ltd | シフトレジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3879524D1 (de) | 1993-04-29 |
| DE3879524T2 (de) | 1993-07-01 |
| EP0277767A2 (en) | 1988-08-10 |
| JPH073751B2 (ja) | 1995-01-18 |
| EP0277767A3 (en) | 1989-10-04 |
| SG60193G (en) | 1993-07-09 |
| HK117093A (en) | 1993-11-05 |
| EP0277767B1 (en) | 1993-03-24 |
| ES2039608T3 (es) | 1993-10-01 |
| US4736119A (en) | 1988-04-05 |
| CA1281088C (en) | 1991-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5488319A (en) | Latch interface for self-reset logic | |
| US6429698B1 (en) | Clock multiplexer circuit with glitchless switching | |
| US5867049A (en) | Zero setup time flip flop | |
| US5184032A (en) | Glitch reduction in integrated circuits, systems and methods | |
| JP2824444B2 (ja) | アドレス変化検出回路 | |
| JPS63268312A (ja) | 電流サージ制御集積回路 | |
| EP0477706B1 (en) | Asynchronous state machine synchronization circuit | |
| US6621306B2 (en) | Random logic circuit | |
| US4761572A (en) | Semiconductor large scale integrated circuit with noise cut circuit | |
| US4631420A (en) | Dynamic flip-flop with static reset | |
| US6242958B1 (en) | Master slave flip flop as a dynamic latch | |
| KR100263485B1 (ko) | 위상 분리기 | |
| US4691121A (en) | Digital free-running clock synchronizer | |
| US6486713B2 (en) | Differential input buffer with auxiliary bias pulser circuit | |
| US7042267B1 (en) | Gated clock circuit with a substantially increased control signal delay | |
| KR100486261B1 (ko) | 스큐가 없는 듀얼 레일 버스 드라이버 | |
| US6232797B1 (en) | Integrated circuit devices having data buffer control circuitry therein that accounts for clock irregularities | |
| US7400178B2 (en) | Data output clock selection circuit for quad-data rate interface | |
| KR890007503A (ko) | 반도체집적회로 | |
| KR100547399B1 (ko) | 디지탈신호의처리방법및회로장치 | |
| CN109104175B (zh) | 用于数字电路的信号选通电路及其方法 | |
| KR100309618B1 (ko) | 병렬/직렬 변환기 | |
| KR970701397A (ko) | Ic 카드 제어 회로 및 ic 카드 제어 시스템(ic card control circuit and ic card control system) | |
| KR20000045690A (ko) | 반도체 메모리 장치의 어드레스 천이 검출 회로 | |
| JPS59117315A (ja) | パルス発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080118 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090118 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090118 Year of fee payment: 14 |