DE3879524T2 - Stromspitzenbeschraenkung in dynamischen cmos-schaltungen. - Google Patents
Stromspitzenbeschraenkung in dynamischen cmos-schaltungen.Info
- Publication number
- DE3879524T2 DE3879524T2 DE8888300707T DE3879524T DE3879524T2 DE 3879524 T2 DE3879524 T2 DE 3879524T2 DE 8888300707 T DE8888300707 T DE 8888300707T DE 3879524 T DE3879524 T DE 3879524T DE 3879524 T2 DE3879524 T2 DE 3879524T2
- Authority
- DE
- Germany
- Prior art keywords
- integrated circuit
- system clock
- signal
- clock signal
- clock signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000000295 complement effect Effects 0.000 claims description 8
- 238000005516 engineering process Methods 0.000 claims description 8
- 230000007704 transition Effects 0.000 description 15
- 238000000034 method Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Power Sources (AREA)
- Shift Register Type Memory (AREA)
- Measuring Fluid Pressure (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
- Die Erfindung betrifft integrierte Schaltungen mit Logikschaltungen.
- Integrierte Logikschaltungen mit komplementären Metalloxyd- Silizium-(CMOS)-Typen werden generell als "statisch" oder "dynamisch" eingeteilt. Die statischen Typen gestatten üblicherweise das Anlegen eines logischen Signals zu einer beliebigen Zeit und erzeugen unmittelbar das resultierende logische Ausgangssignal. Die dynamischen Typen setzen generell einen oder mehrere getaktete Transistoren ein, die die Erzeugung des logischen Ausgangssignals synchron zum Takt zur Verfügung stellen.
- Die Erfindung wird nachstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen
- Fig. 1 ein Blockdiagramm eines Ausführungsbeispiels der vorliegenden Erfindung darstellt,
- Fig. 2 das Systemtaktsignal beim Anlegen der Versorgungsspannung an die integrierte Schaltung darstellt,
- Fig. 3 die Zustände der verschiedenen Steuersignal für die zwei in Fig. 2 gezeigten Fälle erläutert, und
- Fig. 4 eine typische herkömmliche logische Übertragungsgatterschaltung darstellt.
- Nachstehend wird auf Fig. 4 Bezug genommen. Eine typische dynamische Registerschaltung in "übertragungsgatterlogik", bzw. in Transmission-Gate-Logic enthält zwei Stufen. In der ersten Stufe gestattet ein Paar komplementärer Durchlaßtransistoren (40, 41) es einem logischen Signal, von dem Eingangsknoten (INPUT DATA) in Antwort auf ein "Master"- Taktsignal und sein Komplement (MCK, MCKB), das an die Transistor-Gates angelegt ist, zum Speicherknoten I1 fortzuschreiten. Das logische Signal erscheint somit an dem Eingang eines Inverters, der ein seriell verbundenes komplementäres Transistorpaar (42, 43) enthält. Eine zweite Stufe enthält Durchlaßtransistoren (44, 45), die durch einen "Slave"-Takt und sein Komplement (SCK, SCKB) gesteuert sind. Diese Durchlaßtransistoren gestatten es dem Signal, von dem Ausgangsknoten des ersten Inverters (I2) zum Speicherknoten I3 und somit zum Inverter (46, 47) und dem Ausgangsknoten (OUTPUT) fortzuschreiten. Wenn die Durchlaßtransistoren (40, 41) nicht leitend sind, schwimmt das Potential des Knotens I1. Wenn in ähnlicher Weise die Durchlaßtransistoren (44, 45) nicht leitend sind, schwimmt der Speicherknoten I3. Bei einer Variation dieser Technologie kann ein einzelner Durchlaßtransistor (z.B. 40, 44) pro Stufe verwendet werden, wobei eine Reduzierung der Taktsignale benötigt wird (z.B. MCK, SCK).
- Eine Vielzahl von übertragungsgatterschaltungen, die auch als Übertragungsgatterzellen bezeichnet werden, kann durch Verbinden ihrer Ausgangsknoten mit einem Inverter kombiniert werden, welches komplexe logische Operationen unter Verwendung einer Vielzahl logischer Eingangssignale gestattet. Bei einer derzeitigen Konstruktion werden über 7000 Zellen auf einer einzelnen integrierten Schaltung in dieser Weise verwendet. In einer anderen Anordnung werden diese Zellen verwendet, um ein Verschieberegister, das ein Eingangssignal um einen erwünschten Betrag verzögert, zu realisieren. Ein wichtiges Kriterium für logische Schaltungen, insbesondere für dynamische Typen, ist ihr Leistungsverbrauch. Es ist wichtig, daß die erwünschte Realisierung keinen exzessiven Stromverbrauch hat. Da im speziellen die Anzahl der Zellen pro integrierter Schaltung ansteigt, besteht die Tendenz des Anstiegs der Leistungsaufnahme. Ein Problem, auf das man bei der Feldeffekttechnologie (z.B. CMOS) trifft besteht darin, daß "schwimmende Eingangsknoten" bestehen können, wenn das Taktsignal verschwindet. In diesem Fall können die Eingänge zu den Invertern auf einem Potential schwimmen, die es Gleichstrom gestattet, durch die Inverter zu fließen. Eine Lösung besteht darin, eine negative Rückkopplungsschaltung zur Verfügung zu stellen, die den Eingang bei einem bekannten Zustand festklemmt (entweder high oder low); siehe das US- Patent 4.570.219. Dies wandelt tatsächlich die Einrichtung von einem dynamischen zu einem statischen Typ um. Jedoch erfordert dies den Schutz zusätzlicher Schaltungen in jeder Stufe, was die Schaltungsgröße der logischen Übertragungsgatterschaltungen erhöht.
- Gemäß der Erfindung wird eine integrierte Schaltung wie in Anspruch 1 beansprucht zur Verfügung gestellt.
- Die nachfolgende detaillierte Beschreibung betrifft eine Technik zur Reduzierung von Stromstößen in integrierten Schaltungen (ICs) mit getakteter übertragungsgatterlogik. Bei der vorliegenden Technologie stellt eine Steuerschaltung das Anlegen einer Gleichspannung an die Gates der Durchlaßtransistoren in der logischen Übertragungsgatterschaltung zur Verfügung, wenn der Systemtakt nicht innerhalb einer Abtastperiode, die hier als "Fenster" bezeichnet wird, detektiert wird. Die zugeführte Gate- Gleichspannung ist von einer Größe und Polarität, die die Durchlaßtransistoren zum Leiten veranlaßt, wodurch die Eingangsknoten der Inverter davon abgehalten werden, in Bezug auf ihr Potential zu "schwimmen"
- Nachstehend wird auf Fig. 1 Bezug genommen. In einem typischen Ausführungsbeispiel steuert eine Steuerschaltung einen 4- Phasen-Takt-Treiber, der ein Master-Signal MCK und sein Komplement MCKB und ebenfalls ein Slave-Signal SCK und sein Komplement SCKB erzeugt. Diese Signale werden den Gates der Durchlaßtransistoren in den dynamischen logischen Schaltungen zugeführt. Die Steuerschaltung wird mit einem Systemtaktsignal (SCLK) von einem Systemtaktgeber versorgt. Die Steuerschaltung kann auf dem gleichen IC wie die logischen Schaltungen, die es steuert, enthalten sein; der Systemtaktgenerator kann aus einer sich außerhalb der IC befindenden Quelle gebildet sein oder kann auf dem gleichen IC wie die logischen Schaltungen sein.
- Eine Zusammenfassung des Betriebs der Steuerschaltung mit typischen Betriebsparametern ist wie folgt: Während des Systemeinschaltens sperrt das Ausgangssignal der Steuerschaltung den 4-Phasen-Takttreiber. Folgerichtig stellt der 4-Phasen-Taktreiber ein logisches High für MCK und SCK und ein logisches Low für MCKB und SCKB zur Verfügung, bis die Steuerschaltung den dritten Systemtakt detektiert. Diese Pegel stellen sicher, daß die Durchlaßtransistoren in den logischen Schaltungen leitend sind, so daß die Eingangsknoten der zugehörigen Inverter nicht schwimmen, sondern vielmehr bei entweder einem logischen High- oder Low-Pegel sind, angenommen, daß ein logischer High- oder Low-Pegel an dem INPUT DATA-Knoten vorhanden ist. Sobald der dritte Systemtakt detektiert wird, aktiviert die Steuerschaltung den 4-Phasen- Takttreiber, um nicht überlappende 4-Phasen-Takte für die dynamischen Zellen, d.h. für die dynamischen Schaltungen, für den normalen Betrieb zu erzeugen. Der dritte Systemtakt wurde für diesen Zweck gewählt, um einen Fehlbetrieb aufgrund von Störungen oder Fehlsignalen zu verhindern, wobei andere Zahlen alternativ möglich sind. Während der 4-Phasen-Takttreiber die 4-Phasen-Takte für die dynamischen Zellen beim normalen Betrieb erzeugt, prüft die Steuerschaltung den Systemtakt angenähert jede 10 Mikrosekunden. Falls diese keinen Systemtaktübergang innerhalb des 10 Mikrosekunden-"Fensters" detektiert, sperrt die Steuerschaltung unmittelbar den 4- Phasen-Takttreiber, um ein logisches High für MCK und SCK und ein logisches Low für MCKB und SCKB zu liefern. Dann verbleibt die Steuerschaltung in dem gleichen Zustand, bis sie einen weiteren Systemtaktübergang detektiert, zu welchem Zeitpunkt sie die Zuführung von Taktsignalen SCK, SCKB, MCK und MCKB zu den logischen Schaltungen wieder aufnimmt.
- Nachstehend wird auf Fig. 1 Bezug genommen. In einer typischen Ausführungsform wird das Systemtaktsignal SCLK an die Startprozedurschaltung angelegt. Die Startprozedurschaltung sendet jedesmal, wenn die Versorgungsspannung an die integrierte Schaltung angelegt wird, ein Initialisierungssignal (LOC) an den Systemtaktdetektor, wobei die Flipflops in diesem in den korrekten Zustand versetzt werden. Der Systemtaktdetektor enthält ebenfalls einen Zähler, der die Anzahl an Taktsignalen, die ankommen zählt, nachdem die Versorgungsleistung anfänglich angelegt wurde, und führt ein Signal RO dem Ringoszillator, ein Signal DET dem Verlustdes-Takt-Detektor und ein Signal 4PCKEN dem 4-Phasen- Takttreiber zu, nachdem eine bestimmte Anzahl von Taktsignalen gezählt wurden. In einem typischen Fall werden drei Taktpulse gezählt, bevor die RO-, DET- und 4PCKEN-Signale zugeführt werden. Das RO-Signal aktiviert den Ringoszillator, der das Signal OA dem Verlust-des-Takt-Detektor zuführt. Der Ringoszillator führt ebenfalls das Signal OA einem Zähler zu, der ein Fenstersignal WIN erzeugt. In einem typischen Fall arbeitet der Ringoszillator beispielsweise bei 200 kHz und der Zähler ist ein Teile-durch-4-Zähler, wobei ein WIN-Signal erzeugt wird, das eine symmetrische Rechteckwelle mit Pulsen mit 10 Mikrosekunden Dauer ist. Die Dauer der Fensterpulse sollte größer als die Dauer des Systemtaktes sein, um die Systemtaktübergänge zu prüfen. Das 4PCKEN-Signal aktiviert beim Übergang zu High den 4-Phasen-Takttreiber, so daß dieses die Taktsignale MCK, MCKB, SCK und SCKB den logischen Schaltungen zuführt
- Der Verlust-des-Takt-Detektor beginnt zu arbeiten, sobald der dritte Systemtakt nach dem Anlegen der Versorgungsleistung an die Steuerschaltung detektiert wird. Der Verlust-des-Takt- Detektor ist durch eine Maschine mit endlichen Zuständen, eine sogenannte Finite-State-Maschine, realisiert, die den Systemtaktübergang angenähert jede 10 Mikrosekunden (d.h. die Dauer des WIN-Signals) prüft. Falls der Systemtaktübergang nicht während dieser Fensterdauer auftritt, wird der Ausgang dieser Schaltung (4PCKEN) den 4-Phasen-Takttreiber sperren, um ein logisches High für MCK und SCK, und ein logisches Low für MCKB und SCKB zu liefern. Deshalb ist es den internen Knoten, selbst wenn der Systemtakt verloren wird, nicht gestattet, zu schwimmen. Der Verlust-des-Takt-Detektor erzeugt ebenfalls angenähert alle 10 Mikrosekunden ein Clear-Signal (DETCR), um den Systemtaktdetektor während normalen Betriebs zurückzusetzen. nach dem Zurücksetzen prüft der Systemtaktdetektor den Systemtaktübergang wiederum, während das WIN-Signal logisch high ist. Falls der Verlust-des-Takt- Detektor den Systemtaktübergang erfaßt, wird diese Schaltung wiederum das DETCR-Signal erzeugen. Dieser Ablauf wiederholt sich fortlaufend während normalen Betriebs.
- Ein Beispiel des Betriebs der vorliegenden Technologie wird in Fig. 2 erläutert. Während des Einschaltens steigt die Versorgungsspannung von 0 Volt auf Vcc, wie dargestellt, und der Systemtakt beginnt nicht unmittelbar zu oszillieren. Deshalb wird der Systemtakt bis nach einer anfänglichen Verzögerung nicht empfangen. Mit dem Erreichen kann das Systemtaktsignal in einem hohen Spannungszustand (Fall I) oder in einem niedrigen Spannungszustand (Fall II) beginnen. Der anfängliche Zustand wird in beiden Fällen mit "A" bezeichnet. Die nachfolgenden Zustände "B...F" und "G...J" werden durch Übergänge des Systemtaktsignals (SCLK) gemäß dem in Fig. 3 dargestellten Zustandsdiagramm erreicht
- Nachstehend wird auf Fig. 3 Bezug genommen. Jeder Zustand (A...J) ist mit den zugehörigen Taktübergängen, die den Zustand erzeugen, und den resultierenden Steuersignalpegeln gemäß dem Format "Takt/Steuersignal" dargestellt. Z.B. ist im Fall I beim Einschalten das Taktsignal high und der erste High-zu-Low-Übergang des Taktsignals (1. SCLKB) versetzt die Steuerschaltung in den Zustand B. Wie dargestellt sind im Zustand B die Steuersignale RO und LOC low, wodurch der Ringoszillator und der Verlust-des-Takt-Detektor gesperrt wird. Dieses wiederum sperrt den Takttreiber (d.h. legt die Gleichspannung an die Gates der Durchlaßtransistoren an). Der nächste Taktübergang zu SCLK-High (dies ist zum zweiten Mal, daß SCLK high ist) versetzt die Steuerschaltung in den Zustand C, was ebenfalls zu einem Low für RO und LOC führt. Der nächste Taktübergang zu SCLK-Low (dies ist das zweite Mal, daß SCLK low ist) führt zu einem Zustand D, wobei RO high ist und LOC low ist. Somit ist der Ringoszillator aktiviert und der Verlust-des-Takt-Detektor verbleibt gesperrt. Der nächste Taktübergang (dies ist das dritte Mal, daß SCLK high ist) erreicht Zustand E, was zu dem gleichen Steuersignalpegel wie in dem vorhergehenden Zustand führt. Schließlich erreicht der nächste Taktübergang (dies ist das dritte Mal, daß SCLK low ist) den Zustand F, was beide, RO und LOC, high werden läßt, welches es dem Ringoszillator gestattet, aktiviert zu bleiben und den Verlust-des-Takt-Detektor aktiviert. Dies wiederum aktiviert den Takttreiber, so daß die 4-Phasen-Taktsignale an die Gates der Durchlaßtransistoren in den logischen Übertragungsgatterschaltungen angelegt werden. Solange die Versorgungsspannung an den Chip angelegt wird und solange die Systemtaktsignale fortlaufend ankommen, behalten alle nachfolgenden Taktübergänge den Zustand F. In ähnlicher Weise werden im Fall II die Zustände G...J mit den resultierenden dargestellten Steuersignalpegeln für jeden Zustand wie erläutert erreicht. (Es ist festzuhalten, daß, wenn die Versorgungsspannung abgeschaltet wird und dann wieder an die integrierte Schaltung angelegt wird, die Einschaltsequenzen von Fig. 2 und 3 wieder erfolgen.)
- Eine integrierte CMOS-Schaltung, die über 7000 logische Übertragungsgatterzellen einsetzt, wurde umkonstruiert, um so die vorliegende Technologie einzusetzen. Die anfänglichen Stromstöße beim Einschalten wurden von 600 Milliampere für die ursprüngliche Konstruktion auf ungefähr 20 Milliampere für die umkonstruierte Schaltung reduziert. Es wird erwartet, daß bei höheren Integrationsraten noch größere Reduzierungen mit der vorliegenden Technologie möglich sind.
- Es ist festzuhalten, daß das Vorstehende im Hinblick auf spezielle Fensterintervalle und Taktzähler diskutiert wurde, wobei andere möglich sind. Zusätzlich muß der durch die Steuerschaltung gesteuerte Takttreiber kein 4-Phasen- Takttreiber sein sondern kann von einem anderen Typ sein. Z.B. ist die Verwendung von 2-Phasen-Takten in logischen Übertragungsgatterschaltungen ebenfalls auf diesem Gebiet bekannt, wobei lediglich die Master- und Slave- (MCK und SCK)- Signale erzeugt werden. Die Durchlaßtransistoren sind dann von einem einzigen Leitfähigkeitstyp (z.B. n-Typ). Weiterhin ist es möglich, die vorliegende Technologie derart zu realisieren, daß die Gleichspannung an die Gates der Durchlaßtransistoren nur während einer anfänglichen Einschaltperiode angelegt werden, ohne danach das "Fenster" periodisch für die Bestimmung des Verlust-des-Takt-Zustands zu einer späteren Zeit zu erzeugen. Dies kann z.B. geeignet sein, wenn der Systemtaktgenerator auf dem gleichen IC wie die logischen Schaltungen ist und somit eine geringe Wahrscheinlichkeit besteht, daß dieser im Betrieb ausfällt.
Claims (7)
1. Integrierte Schaltung mit Logikschaltungen (40-47), einer
Einrichtung zum Empfang eines Systemtaktsignals (SCLK) von
einem Systemtaktgeber und einer Einrichtung, die unter
Ansprechen auf das Systemtaktsignal mehrphasige
Taktsignale (MCK, , SCK, ) an die Gate-Elektroden
von Durchlaßtransistoren (40, 41, 44, 45), die mit den
Eingangsknoten (I1, I3) komplementärer Inverter (42, 43,
46, 47) in den Logikschaltungen verbunden sind,
dadurch gekennzeichnet,
daß Steuerschaltungen für eine Steuerung der Einrichtung
zur Bereitstellung mehrphasiger Taktsignale vorgesehen
sind, daß die Steuerschaltungen einen Zähler für die
Anzahl der nach dem anfänglichen Anlegen der
Versorgungsspannung an die integrierte Schaltung
ankommenden Taktsignale, und daß die Steuerschaltungen die
Einrichtung zur Bereitstellung mehrphasiger Taktsignale
veranlaßt: (i) zu Anfang eine Gleichspannung an die Gate-
Elektroden anzulegen, um die Durchlaßtransistoren bei
Anlegen der Versorgungsspannung an die integrierte
Schaltung leiten zu lassen und dadurch zu verhindern, daß
die Eingangsknoten (I1, I3) schwimmen, und (ii) danach das
Systemtaktsignal durch Zählen einer gegebenen Anzahl von
Taktsignalen mittels des Zählers festzustellen und
daraufhin mehrphasige Taktsignale an die Gate-Elektroden
anzulegen.
2. Integrierte Schaltung nach Anspruch 1,
bei der die Steuerschaltungen eine Einrichtung zur
periodischen Prüfung des Systemtaktsignals in
Fensterperioden nach Anlegen der Versorgungsspannung an
die integrierte Schaltung aufweist, und zum Anlegen von
Gleichspannung an die Gate-Elektroden, um die
Durchlaßtransistoren leiten zu lassen, wenn das
Systeintaktsignal während einer Fensterperiode nicht
festgestellt wird, sowie daß Anlegen der mehrphasigen
Taktsignale an die Gate-Elektroden zu veranlassen, wenn
das Systemtaktsignal während einer Fensterperiode
festgestellt wird.
3. Integrierte Schaltung nach Anspruch 2,
bei der die Steuerschaltungen einen Ringoszillator zur
Erzeugung eines Fenstersignals mit einer Periode
aufweisen, die länger als die Periode des
Systemtaktsignals ist, sowie einen Taktverlust-Detektor
zur Feststellung, ob das systemtaktsignal während des
Fensters vorhanden ist.
4. Integrierte Schaltung nach einem der vorhergehenden
Ansprüche,
bei dem die Einrichtung zur Bereitstellung mehrphasiger
Taktsignale wenigstens sich nicht überlappende Master- und
Slave-Signale erzeugt.
5. Integrierte Schaltung nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet,
daß die integrierte Schaltung in CMOS-Technologie
verwirklicht ist.
6. Integrierte Schaltung nach einem der vorhergehenden
Ansprüche,
bei der der Systemtaktgeber sich außerhalb der
integrierten Schaltung befindet.
7. Integrierte Schaltung nach einem der Ansprüche 1 bis 5,
die den Systemtaktgeber umfaßt.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/011,162 US4736119A (en) | 1987-02-04 | 1987-02-04 | Dynamic CMOS current surge control |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3879524D1 DE3879524D1 (de) | 1993-04-29 |
DE3879524T2 true DE3879524T2 (de) | 1993-07-01 |
Family
ID=21749137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE8888300707T Expired - Fee Related DE3879524T2 (de) | 1987-02-04 | 1988-01-27 | Stromspitzenbeschraenkung in dynamischen cmos-schaltungen. |
Country Status (8)
Country | Link |
---|---|
US (1) | US4736119A (de) |
EP (1) | EP0277767B1 (de) |
JP (1) | JPH073751B2 (de) |
CA (1) | CA1281088C (de) |
DE (1) | DE3879524T2 (de) |
ES (1) | ES2039608T3 (de) |
HK (1) | HK117093A (de) |
SG (1) | SG60193G (de) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2508697B2 (ja) * | 1987-03-27 | 1996-06-19 | 日本電気株式会社 | 半導体集積回路 |
US5200907A (en) * | 1990-04-16 | 1993-04-06 | Tran Dzung J | Transmission gate logic design method |
GB2268817B (en) * | 1992-07-17 | 1996-05-01 | Integrated Micro Products Ltd | A fault-tolerant computer system |
US5513358A (en) * | 1994-02-04 | 1996-04-30 | Motorola, Inc. | Method and apparatus for power-up state initialization in a data processing system |
US5537656A (en) * | 1994-06-17 | 1996-07-16 | Intel Corporation | Method and apparatus for a microprocessor to enter and exit a reduced power consumption state |
EP0709774A1 (de) * | 1994-10-27 | 1996-05-01 | STMicroelectronics S.r.l. | Verfahren und Schaltung zum Nachweis von Taktsignalfehlern für elektronische Mikroprozessorschaltungen mit Speicherelementen |
US5983339A (en) * | 1995-08-21 | 1999-11-09 | International Business Machines Corporation | Power down system and method for pipelined logic functions |
JPH11213665A (ja) * | 1998-01-26 | 1999-08-06 | Mitsubishi Electric Corp | 半導体回路装置およびその使用方法 |
US6317839B1 (en) * | 1999-01-19 | 2001-11-13 | International Business Machines Corporation | Method of and apparatus for controlling supply of power to a peripheral device in a computer system |
DE10346621A1 (de) * | 2003-10-08 | 2005-05-04 | Bosch Gmbh Robert | Steuergerät |
US8410833B2 (en) * | 2011-02-28 | 2013-04-02 | Advanced Micro Devices, Inc. | On-chip power-up control circuit |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55165030A (en) * | 1979-06-11 | 1980-12-23 | Oki Electric Ind Co Ltd | Signal transmission circuit of dynamic type |
US4317180A (en) * | 1979-12-26 | 1982-02-23 | Texas Instruments Incorporated | Clocked logic low power standby mode |
JPS5881334A (ja) * | 1981-11-11 | 1983-05-16 | Hitachi Ltd | 情報処理装置 |
JPS5916414A (ja) * | 1982-07-20 | 1984-01-27 | Toshiba Corp | パワ−オンリセツト回路 |
DE3230836A1 (de) * | 1982-08-19 | 1984-02-23 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Bi-phase-decoder |
JPS59121697A (ja) * | 1982-12-27 | 1984-07-13 | Toshiba Corp | シフトレジスタ |
JPS60154709A (ja) * | 1984-01-25 | 1985-08-14 | Toshiba Corp | クロツク信号発生回路 |
JPS60180216A (ja) * | 1984-02-28 | 1985-09-14 | Fujitsu Ltd | 電圧検知回路 |
JPS60198618A (ja) * | 1984-03-21 | 1985-10-08 | Oki Electric Ind Co Ltd | ダイナミツク論理回路 |
US4694196A (en) * | 1984-12-07 | 1987-09-15 | American Telephone And Telegraph Company And At&T Information Systems | Clock recovery circuit |
US4691122A (en) * | 1985-03-29 | 1987-09-01 | Advanced Micro Devices, Inc. | CMOS D-type flip-flop circuits |
US4700084A (en) * | 1985-08-26 | 1987-10-13 | Rockwell International Corporation | Digital clock recovery circuit apparatus |
JPH06101236B2 (ja) * | 1985-10-25 | 1994-12-12 | 株式会社マイコンシステム | シフトレジスタ |
US4694197A (en) * | 1986-01-06 | 1987-09-15 | Rca Corporation | Control signal generator |
-
1987
- 1987-02-04 US US07/011,162 patent/US4736119A/en not_active Expired - Lifetime
-
1988
- 1988-01-27 EP EP88300707A patent/EP0277767B1/de not_active Expired - Lifetime
- 1988-01-27 ES ES198888300707T patent/ES2039608T3/es not_active Expired - Lifetime
- 1988-01-27 DE DE8888300707T patent/DE3879524T2/de not_active Expired - Fee Related
- 1988-02-03 CA CA000558079A patent/CA1281088C/en not_active Expired - Fee Related
- 1988-02-04 JP JP63022974A patent/JPH073751B2/ja not_active Expired - Lifetime
-
1993
- 1993-05-07 SG SG60193A patent/SG60193G/en unknown
- 1993-10-28 HK HK1170/93A patent/HK117093A/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH073751B2 (ja) | 1995-01-18 |
SG60193G (en) | 1993-07-09 |
HK117093A (en) | 1993-11-05 |
US4736119A (en) | 1988-04-05 |
ES2039608T3 (es) | 1993-10-01 |
EP0277767B1 (de) | 1993-03-24 |
DE3879524D1 (de) | 1993-04-29 |
EP0277767A2 (de) | 1988-08-10 |
EP0277767A3 (en) | 1989-10-04 |
JPS63268312A (ja) | 1988-11-07 |
CA1281088C (en) | 1991-03-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE60202749T2 (de) | Schnittstelle von synchron zu asynchron zu synchron | |
DE69924173T2 (de) | Integrierte Halbleiterschaltung mit Schlafmodus mit geringem Stromverbrauch und geringem Flächenbedarf | |
DE69837775T2 (de) | Dynamische logische Schaltung und selbstgetaktetes Pipeline-Datenwegsystem | |
DE19615413A1 (de) | Integrierte Halbleiterschaltung | |
DE69430165T2 (de) | Verriegelungsschaltungsgesteuerter Ausgangstreiber | |
DE4326134B4 (de) | Eingangswechseldetektorschaltung | |
DE19882086B4 (de) | Verfahren und Vorrichtung zum Implementieren einer adiabatischen Logikfamilie | |
DE1512398A1 (de) | Flip-Flop-Schaltung und Zaehlschaltung | |
DE102005056278B4 (de) | Flip-Flop-Vorrichtung und Verfahren zum Speichern und Ausgeben eines Datenwerts | |
DE2625007A1 (de) | Adressenpufferschaltung in einem halbleiterspeicher | |
DE3879524T2 (de) | Stromspitzenbeschraenkung in dynamischen cmos-schaltungen. | |
DE3618572C2 (de) | ||
DE68918810T2 (de) | Übertragungstor-Multiplexer. | |
DE69121157T2 (de) | Schaltung zum Synchronisieren von asynchronen Zustandsmaschinen | |
DE3850808T2 (de) | Erzeugung von Taktimpulsen. | |
DE102020106812A1 (de) | Master-slave-d-flipflop | |
DE69635767T2 (de) | Cmos treiberschaltung | |
DE69809096T2 (de) | Datenverriegelungs-Schaltungsvorrichtung mit synchronem Halbleiterflipflop-DRAM-Speicher | |
DE19937829A1 (de) | Schaltung, Verfahren und Vorrichtung zum Ausgeben, Eingeben bzw. Empfangen von Daten | |
DE60101169T2 (de) | Logikschaltkreis mit Pipeline-Struktur | |
DE69810405T2 (de) | Adiabatische Logikschaltung | |
DE69109888T2 (de) | Taktfrequenzverdoppler. | |
DE3214006C2 (de) | ||
DE4120903C2 (de) | Verzögerungsschaltung | |
DE69022126T2 (de) | Frequenzteiler-Schaltung. |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8328 | Change in the person/name/address of the agent |
Free format text: BLUMBACH, KRAMER & PARTNER, 65193 WIESBADEN |
|
8339 | Ceased/non-payment of the annual fee |