DE4120903C2 - Verzögerungsschaltung - Google Patents

Description

Die Erfindung bezieht sich auf eine Verzögerungsschaltung und insbesondere auf eine Verzögerungsschaltung, welche ein einem Steuerungsobjekt zuzuführendes Steuersignal bezüglich eines Referenztaktsignals um eine vorbestimmte Zeit verzögert.

Aus der DE 36 02 801 A1 ist eine Digitalfilterschaltung bekannt, wie sie insbesondere in elektronischen Kraftfahrzeuggeräten zur Unterdrückung von Störsignalkomponenten verwendet wird. Anhand dieser Filterschaltung, die im wesentlichen aus Zählern, einer Verriegelungsschaltung sowie Verknüpfungsgliedern besteht, werden Störimpulse im Eingangssignal herausgefiltert.

Ferner ist aus der US 3 619 669 eine getaktete digitale Verzögerungsschaltung zum Erzeugen von sehr großen Verzögerungszeiten von mehreren hundert Millisekunden bekannt, wie sie vor allem in Radar-Systemen mit linearer FM-Impuls-Kompression verwendet werden. Bei derartigen Systemen ist es besonders wichtig, große, stabile und jitterfreie Verzögerungszeiten zu erhalten. Diese Verzögerung wird im wesentlichen durch spezielle Verzögerungsglieder (Spulen) mit entsprechender Beschaltung herbeigeführt.

Demgegenüber zeigen die Fig. 4A und 4B Schaltungen einer Verzögerungsschaltung, wie sie auch in Einzel-Chip-Mikrocomputern für Hochgeschwindigkeits-Datenverarbeitung eingesetzt werden und ein dazugehöriges Steuerungsobjekt. In Fig. 4A bezeichnet 1 einen Verzögerungsabschnitt, der sich aus einer Vielzahl von in Serie miteinander verbundenen Invertern 1A und 1D zusammensetzt und von welchem ein Referenztaktsignal B als verzögertes Referenztaktsignal Bd ausgegeben wird, welches durch ein fest vorgegebenes Zeitintervall verzögert ist. 2 bezeichnet ein NAND-Glied, welches das Referenztaktsignal B und das verzögerte Referenzsignal Bd als Eingangssignale erhält und ein NAND-verknüpftes Signal der beiden Signale als Ausgangssignal C ausgibt. Weiter bezeichnet 3 in Fig. 4B einen Tri-State-Puffer, welcher das Signal X als Eingangssignal und das Signal C als Steuereingangssignal erhält, wobei das Signal Y als Ausgangssignal ausgegeben wird.

Fig. 5 zeigt ein Zeitdiagramm der Schaltung nach Fig. 4. Hierbei wird das Referenztaktsignal B durch Halbierung der Frequenz eines Taktsignals A erzeugt, welches nicht dargestellt ist und die doppelte Frequenz von dem Referenztaktsignal B besitzt.

Nachfolgend wird die herkömmliche Verzögerungsschaltung gemäß Fig. 4 beschrieben. Die Verzögerungsschaltung gibt das Eingangssignal X als ein Signal Y aus, falls das Steuersignal C von dem durch ein festes Zeitintervall Δt nach der steigenden Flanke des Referenztaktsignals B bestimmten Zeitpunkt t₂ bis zur fallenden Flanke des Referenztaktsignals B für den Tri-State-Puffer gültig ist.

Die Arbeitsweise wird mit Hilfe des Zeitdiagramms von Fig. 5 genauer beschrieben. Wechselt zum Zeitpunkt t₁ das Referenz­ taktsignal B von "L" auf "H", so wird der Wechsel von dem aus einer Vielzahl von Invertern 1a bis 1d der Fig. 4 zusammenge­ setzten Verzögerungsabschnitt 1 verzögert und das Signal Bd wechselt eine bestimmte Zeit nach dem Zeitpunkt t₁ von "L" auf "H". Dadurch wechseln die Eingänge B, Bd des NAND-Gliedes 2 gemeinsam auf "H" und der Ausgang C desselben wechselt von "H" auf "L". Es sei angenommen, daß die Zeit vom Zeitpunkt t₁ bis zum Wechsel des Signals C von "H" auf "L" Δta ist. Diese ist im wesentlichen durch die Verzögerungszeit im Verzögerungsabschnitt 1 festgelegt. Wechselt das Steuersignal C auf "L" bzw. wird es gültig, so wird der Tri-State-Puffer 3 der Fig. 4B eingeschaltet und das Eingangssignal X zum Zeitpunkt t₂ als Signal Y ausgegeben. Es sei angenommen, daß Δtb ein Zeitinter­ vall ist von einem Zeitpunkt, an dem das Steuersignal C "L" wird, bis zu einem Zeitpunkt, an dem das Signal Y entweder "H" oder "L" ist. Sobald nachfolgend das Taktsignal B zum Zeit­ punkt t₃ von "H" auf "L" wechselt, geht das Ausgangssignal C des NAND-Gliedes 2 sofort von "L" auf "H", um den Tri-State- Puffer 3 auszuschalten und damit seinen Ausgang hochohmig zu machen. Δtc bezeichnet das Zeitintervall vom Zeit­ punkt t₃ bis zum Zeitpunkt, an dem der Ausgang des Tri-State- Puffers 3 zum hochohmigen Zustand wechselt. Das Intervall Δtc ist bezüglich Δtb kürzer.

Die herkömmliche Verzögerungsschaltung, die wie vorstehend beschrieben aufgebaut ist, weist jedoch folgende Nachteile auf.

Im allgemeinen ändern sich die Schaltgeschwindigkeiten von Transistoren als Basisbausteine von verschiedenen Schaltungen in Abhängigkeit von Änderungen der Stromversorgung und der Temperatur und werden insbesondere durch die Änderung der Spannungs­ versorgung beeinflußt. So ist die Schaltgeschwindigkeit hö­ her, wenn die Speisespannung größer ist, und umgekehrt ist die Schaltgeschwindigkeit niedriger, wenn die Spannung niedriger ist. Folglich ist das Zeitintervall Δta von der steigenden Flanke des Referenztaktsignals B bis zum Zeitpunkt, an dem das Steuersignal C "L" ist (gültig), oder das Zeitintervall Δtb vom Zeitpunkt, an dem das Steuersignal C "L" ist bis zum Zeitpunkt, an dem der Tri-State-Puffer 3 nach Fig. 4B einge­ schaltet wird, um das Signal Y abzugeben, kürzer, wenn die Speisespannung höher ist, und umgekehrt. Demzufolge entsteht ein Problem, daß sich das Zeitintervall Δt vom Zeitpunkt t₁ der steigenden Flanke des Referenztaktsignals B bis zum Zeitpunkt t₂, an dem das Signal Y fest eingeschwungen ist, stark ändert, wenn die Speisespannung höher oder niedriger ist. Hierbei ist gemäß Fig. 5 dieses Problem für Δtc von geringerer Bedeutung, weil es von Natur aus klein ist, obwohl es sich auch ändert, wenn die Speisespannung höher oder niedriger wird.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Verzögerungsschaltung zu schaffen, wie sie z. B. in Einzel-Chip-Mikrocomputern für Hochgeschwindigkeits-Datenverarbeitung benötigt wird, bei der die Abhängigkeit der Verzögerungszeit infolge einer Erhöhung oder Verringerung der Speisespannung möglichst gering ist.

Diese Aufgabe wird gemäß Patentanspruch 1 durch eine Verzögerungsschaltung gelöst mit einer Verzögerungseinrichtung, die ein Eingangstaktsignal um ein vorbestimmtes Zeitintervall verzögert und dadurch ein verzögertes Taktsignal erzeugt, einer Frequenzteilereinrichtung, die durch Frequenzteilung des verzögerten Taktsignals ein Referenztaktsignal erzeugt, einer Steuersignal-Generatoreinrichtung, die ein erstes elektronisches Zustandssignal erzeugt, wenn das Eingangstaktsignal von "High" auf "Low" fällt, und ein zweites elektronisches Zustandssignal erzeugt, wenn das Referenztaktsignal von "High" auf "Low" fällt, und einem Steuerungsobjekt, das dann elektronisch durchgeschaltet ist, wenn das erste elektronische Zustandssignal eingegeben wird.

Auf diese Weise entsteht eine Verzögerungsschaltung, bei der eine fest eingestellte Verzögerungszeit weitgehend unabhängig von der am Baustein anliegenden Speisespannung konstant bleibt.

In den Unteransprüchen 2 bis 8 sind vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand von Ausführungsbeispie­ len unter Bezugnahme auf die Zeichnungen näher erläutert.

Fig. 1 ist ein Blockdiagramm, das den Aufbau der Erfin­ dung darstellt;

Fig. 2 ist ein Schaltungsdiagramm, das ein Ausführungs­ beispiel der Erfindung darstellt;

Fig. 3 ist ein Zeitdiagramm, das die Arbeitsweise dieses Ausführungsbeispiels darstellt;

Fig. 4 ist ein Schaltbild der Schaltung nach dem Stand der Technik; und

Fig. 5 ist ein Zeitdiagramm, das die Arbeitsweise des Beispiels nach dem Stand der Technik darstellt.

Nachfolgend wird ein Ausführungsbeispiel der Erfindung beschrieben.

Fig. 2A, 2B und 2C sind Schaltungsdiagramme, die ein Ausfüh­ rungsbeispiel der erfindungsgemäßen Verzögerungsschaltung darstellen und Fig. 2D zeigt ein Steuerungsob­ jekt dieses Ausführungsbeispiels. Hierbei sind die Schaltungen auf dem gleichen integrierten Schaltkreis bzw. gleichen Substrat angeordnet und werden von einer gemeinsamen Stromversorgung betrieben. In Fig. 2A ist A ein Ein­ gangstaktsignal als eine von einem Oszillator erzeugte Takt­ versorgung, 4 ist ein Verzögerungsabschnitt, der aus einer Vielzahl von in Serie miteinander verbundenen Invertern 4a bis 4d besteht und ein Signal Ad erzeugt, das sich aus der Verzögerung des Eingangstaktsignals A um ein vorgegebenes Zeitintervall ergibt, und 5 ist ein Inverter zum Bilden eines invertierten Signals des Signals Ad. Andererseits bezeichnen in Fig. 2B, 6a bis 6d Inverter und 7a bis 7d Zweiwege- Schaltglieder, von denen ein jedes durch die Taktsignale und Ad gesteuert wird, wobei mit diesen Bauteilen eine Frequenzteilerschaltung 8 zum Erzeugen eines Referenz­ taktsignals B gebildet ist, das sich durch Frequenzhalbierung des Taktsignals Ad ergibt. Weiter bezeichnen in Fig. 2C, 9a und 9b NAND-Glieder, welche ein Flip-Flop 10 bilden, das von der fallenden Flanke des Referenztaktsignals B gesetzt wird und von der fallenden Flanke des Eingangstaktsignals A rückgesetzt wird. Das Flip-Flop 10 entspricht der Steuersignalgeneratoreinrich­ tung, deren Ausgangssignal C in einen Steuereingang eines Tri- State-Puffers 3, gemäß Fig. 2D eingegeben wird, in den ein Si­ gnal X eingegeben wird und der ein Signal Y ausgibt.

Die Arbeitsweise dieses Ausführungsbeispiels wird nachfolgend beschrieben. In Fig. 3 ist ein Zeitdiagramm der Arbeitsweise dargestellt.

Falls das Eingangstaktsignal A ein Taktsignal gemäß Fig. 3 ist, so gibt der aus den Invertern 4a bis 4d zu­ sammengesetzte Verzögerungsabschnitt 4 ein Ausgangstaktsignal Ad aus, d. h. das Signal A, jedoch um ein vorgegebenes Zeitin­ tervall verzögert. Sobald das Taktsignal Ad durch die Fre­ quenzteilerschaltung 8 nach Fig. 2B bezüglich der Frequenz halbiert wird, ergibt sich das Referenztaktsignal B nach Fig. 3. Hierbei wird angenommen, daß ein Zeitintervall t4 der vom Zeitpunkt der steigenden Flanke des Taktsignals A bis t5 zum Zeitpunkt der steigenden Flanke des Taktsignals B Δtd ist, welches im wesentlichen von dem aus Invertern zusammengesetz­ ten Verzögerungsabschnitt 4 bestimmt wird. Sobald das Taktsi­ gnal A zum Zeitpunkt t₆ abfällt, wird das Flip-Flop 10 nach Fig. 2C zurückgesetzt, um das Steuersignal C auf "L" zu legen, d. h. gültig zu machen.

Liegt das Steuersignal C auf "L", so wird der Tri-State-Puffer 3 nach Fig. 2D durchgeschaltet und das Eingangssignal X wird zum Zeitpunkt t₇ als Signal Y ausgegeben. Ein Zeitintervall vom Zeitpunkt, an dem das Steuersignal C "L" wird, bis zum Zeitpunkt, an dem das Signal Y fest auf "H" oder "L" liegt, ist mit Δtb bezeichnet. Wechselt das Referenztaktsignal B zum Zeitpunkt t₈ von "H" auf "L", so wird das Flip-Flop 10 ge­ setzt, um einen Wechsel des Signals C von "L" auf "H" zu be­ wirken, wodurch der Tri-State-Puffer 3 abgeschaltet wird und der Ausgang desselben hochohmig wird. Ein Zeitintervall vom Zeitpunkt t₈ bis zu einem Zeitpunkt, an dem der Ausgang des Tri-State-Puffers 3 hochohmig wird, ist mit Δtc bezeichnet.

Demnach ist ein Zeitintervall Δt von der steigenden Flanke des Referenztaktsignals B bis zum Zeitpunkt, an dem das Signal Y fest anliegt, durch die Beziehung

Δt=T/2-Δtd+Δtb (1)

bestimmt, wobei T die Periode des Taktsignals A ist. Demzufolge können Δtd und Δtb so angesetzt werden, daß Δt ein gewünschter Wert ist. Obwohl hierbei sowohl Δtd als auch Δtb verringert werden, wenn die Speisespannung erhöht wird oder umgekehrt beide er­ höht werden, wenn diese Spannung reduziert wird, sind gemäß Gleichung (1) Δtd und Δtb in ihrem Vorzeichen entgegengesetzt und heben sich daher gegenseitig auf. So trägt nur der Unter­ schied zwischen Δtd und Δtb zu einer Änderung von Δt bei, die als Ergebnis von Änderungen der Speisespannung erzeugt wird, wodurch eine starke Verringerung der Änderungsempfindlichkeit von Δt vergli­ chen mit dem Stand der Technik ermöglicht wird. Weil hierbei Δtb die Ansprechverzögerung des Steuerungsobjekts wie z. B. des Tri-State-Puffers 3 und dergleichen ist, wird als erstes Δtb entsprechend dem Steuerungsobjekt 3 festgelegt. Dementsprechend wird Δtd d. h. die Anzahl der Inverterstufen, die den Verzöge­ rungsabschnitt 4 der Ausführungsbeispiele bilden, unter Berück­ sichtigung von Δtb so festgelegt, daß Δt den gewünschten Wert erhält. Wie jedoch aus Gleichung (1) offensichtlich ist, sollte man Δtd verringern, wenn man Δt vergrößern will, und Δtd sollte vergrößert werden, wenn Δt verkleinert werden soll.

Obwohl bei dem Ausführungsbeispiel das Eingangstaktsignal A zuerst verzögert und dann zum Erzeugen des Referenztaktsignals B frequenzgeteilt wird, erreicht man den gleichen Effekt auch in dem Falle, daß die Anordnung der Verzögerungseinrichtung (Verzögerungsabschnitt) 4 und der Frequenzteilereinrichtung (Frequenzteilerschaltung) 8 nach Fig. 1 und 2 umgekehrt ist.

Obwohl bei dem Ausführungsbeispiel die Verzögerungseinrichtung 4 aus einer Vielzahl von in Serie zueinander geschalteten Inver­ tern gebildet wird und sich die Frequenzteilereinrichtung 8 aus der Frequenzteilerschaltung aus Invertern 6a bis 6d und Zweiwege- Schaltgliedern 7a bis 7d zusammensetzt, ferner sich die Steuersignalgeneratoreinrichtung aus dem Flip-Flop 10 aus NAND- Gliedern 9a bzw. 9b zusammensetzt, und der Tri-State-Puffer 3 als Steue­ rungsobjekt gesteuert wird, ist die Erfindung nicht darauf be­ grenzt und erlaubt darüber hinaus die Benutzung der verschiedensten bekannten Schaltungen.

Claims (8)

1. Verzögerungsschaltung mit

• a) einer Verzögerungseinrichtung (4), die ein Eingangstaktsignal (A) um ein vorbestimmtes Zeitintervall (Δt_d) verzögert und dadurch ein verzögertes Taktsignal (Ad) erzeugt,
• b) einer Frequenzteilereinrichtung (8), die durch Frequenzteilung des verzögerten Taktsignals (Ad) ein Referenztaktsignal (B) erzeugt,
• c) einer Steuersignal-Generatoreinrichtung (10), die ein erstes elektronisches Zustandssignal (C auf "Low") erzeugt, wenn das Eingangstaktsignal (A) von "High" auf "Low" fällt, und ein zweites elektronisches Zustandssignal (C auf "High") erzeugt, wenn das Referenztaktsignal (B) von "High" auf "Low" fällt, und
• d) einem Steuerungsobjekt (3), das dann elektronisch durchgeschaltet ist, wenn das erste elektronische Zustandssignal (C auf "Low") eingegeben wird.

2. Verzögerungsschaltung gemäß Anspruch 1, wobei die Verzögerungsschaltung und das Steuerungsobjekt (3) eine gemeinsame Stromversorgung aufweisen.

3. Verzögerungsschaltung gemäß Anspruch 1 oder 2, bei der das Referenztaktsignal (B) durch Verzögern des Eingangstaktsignals (A) mittels der Verzögerungseinrichtung (4) und anschließende Frequenzteilung desselben mittels der Frequenzteilereinrichtung (8) erzeugt wird.

4. Verzögerungsschaltung gemäß Anspruch 1 oder 2, bei der das Referenztaktsignal (B) durch Frequenzteilung des Eingangstaktsignals (A) mittels der Frequenzteilereinrichtung (8) und anschließendes Verzögern desselben mittels der Verzögerungseinrichtung (4) erzeugt wird.

5. Verzögerungsschaltung gemäß einem der vorangehenden Ansprüche, bei der die Verzögerungseinrichtung (4) aus einer Vielzahl von Invertern (4a, 4b, 4c, 4d) besteht, die in Serie zueinander geschaltet sind.

6. Verzögerungsschaltung gemäß einem der vorangehenden Ansprüche, bei der die Frequenzteilereinrichtung (8) aus einer Frequenzteilerschaltung besteht, die sich aus Invertern (6a, 6b, 6c, 6d) und Zweiwege-Gliedern (7a, 7b, 7c, 7d) zusammensetzt.

7. Verzögerungsschaltung gemäß einem der vorangehenden Ansprüche, bei der die Steuersignalgeneratoreinrichtung (10) NAND-Glieder-Flip-Flops (9a, 9c) aufweist.

8. Verzögerungsschaltung gemäß einem der vorangehenden Ansprüche, bei der das Steuerungsobjekt (3) ein Tri-State-Puffer ist.