JPH1155084A - 出力遅延回路 - Google Patents
出力遅延回路Info
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- JPH1155084A JPH1155084A JP9203618A JP20361897A JPH1155084A JP H1155084 A JPH1155084 A JP H1155084A JP 9203618 A JP9203618 A JP 9203618A JP 20361897 A JP20361897 A JP 20361897A JP H1155084 A JPH1155084 A JP H1155084A
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- output
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【課題】 入力信号の入力後に所望の遅延時間を有して
出力することができるようにする。 【解決手段】 入力信号が第１の信号状態で入力される
度にリセットされるとともに第２の信号状態で入力され
る間は入力クロックを累積カウントするクロックカウン
ト手段1 と、クロックカウント手段1 によりカウントさ
れた累積クロック数と予め設定された所定クロック数と
を比較する比較手段2 と、比較手段2 による比較でもっ
て累積クロック数が所定クロック数未満のときは入力信
号の第１の信号状態と同一の信号状態の出力信号を出力
するとともに所定クロック数以上のときは入力信号の第
２の信号状態と同一の信号状態の出力信号を出力する出
力部6 と、を備えた構成にしてある。
出力することができるようにする。 【解決手段】 入力信号が第１の信号状態で入力される
度にリセットされるとともに第２の信号状態で入力され
る間は入力クロックを累積カウントするクロックカウン
ト手段1 と、クロックカウント手段1 によりカウントさ
れた累積クロック数と予め設定された所定クロック数と
を比較する比較手段2 と、比較手段2 による比較でもっ
て累積クロック数が所定クロック数未満のときは入力信
号の第１の信号状態と同一の信号状態の出力信号を出力
するとともに所定クロック数以上のときは入力信号の第
２の信号状態と同一の信号状態の出力信号を出力する出
力部6 と、を備えた構成にしてある。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号が入力さ
れてから所定時間遅延した後に、出力信号を出力する出
力遅延回路に関するものである。
れてから所定時間遅延した後に、出力信号を出力する出
力遅延回路に関するものである。
【０００２】
【従来の技術】従来、この種の出力遅延回路として、図
４及び図５に示すものが存在する。この出力遅延回路
は、抵抗R 及びコンデンサC を備えたフィルタであっ
て、マイクロプロセッサMiが記憶装置Meにアクセスする
ために出力した図５(a) に示す制御信号が入力される
と、遅延時間を有して同図(b) に示す状態で出力する。
４及び図５に示すものが存在する。この出力遅延回路
は、抵抗R 及びコンデンサC を備えたフィルタであっ
て、マイクロプロセッサMiが記憶装置Meにアクセスする
ために出力した図５(a) に示す制御信号が入力される
と、遅延時間を有して同図(b) に示す状態で出力する。
【０００３】
【発明が解決しようとする課題】上記した従来の出力遅
延回路にあっては、前述したように、入力された制御信
号を遅延時間を有して出力するから、図５(a) に示した
制御信号の入力と同時に他の制御信号（図示せず）が記
憶装置に入力されて、遅延時間の間に、前述した他の制
御信号による所定の制御がなされた後、例えば、アドレ
スの確定がなされた後に、同図(b) に示した制御信号に
より所定の制御を行うことができる。
延回路にあっては、前述したように、入力された制御信
号を遅延時間を有して出力するから、図５(a) に示した
制御信号の入力と同時に他の制御信号（図示せず）が記
憶装置に入力されて、遅延時間の間に、前述した他の制
御信号による所定の制御がなされた後、例えば、アドレ
スの確定がなされた後に、同図(b) に示した制御信号に
より所定の制御を行うことができる。
【０００４】しかしながら、このものによる上記した遅
延時間は、抵抗やコンデンサの有する物性値により決定
されるために、必ずしも、所望の遅延時間になるとは限
らないという問題点があった。
延時間は、抵抗やコンデンサの有する物性値により決定
されるために、必ずしも、所望の遅延時間になるとは限
らないという問題点があった。
【０００５】本発明は、上記の点に着目してなされたも
ので、その目的とするところは、入力信号の入力後に所
望の遅延時間を有して出力することができる出力遅延回
路を提供することにある。
ので、その目的とするところは、入力信号の入力後に所
望の遅延時間を有して出力することができる出力遅延回
路を提供することにある。
【０００６】
【課題を解決するための手段】上記した課題を解決する
ために、請求項１記載の発明は、入力信号が第１の信号
状態で入力される度にリセットされるとともに第２の信
号状態で入力される間は入力クロックを累積カウントす
るクロックカウント手段と、クロックカウント手段によ
りカウントされた累積クロック数と予め設定された所定
クロック数とを比較する比較手段と、比較手段による比
較でもって累積クロック数が所定クロック数未満のとき
は入力信号の第１の信号状態と同一の信号状態の出力信
号を出力するとともに所定クロック数以上のときは入力
信号の第２の信号状態と同一の信号状態の出力信号を出
力する出力部と、を備えた構成にしてある。
ために、請求項１記載の発明は、入力信号が第１の信号
状態で入力される度にリセットされるとともに第２の信
号状態で入力される間は入力クロックを累積カウントす
るクロックカウント手段と、クロックカウント手段によ
りカウントされた累積クロック数と予め設定された所定
クロック数とを比較する比較手段と、比較手段による比
較でもって累積クロック数が所定クロック数未満のとき
は入力信号の第１の信号状態と同一の信号状態の出力信
号を出力するとともに所定クロック数以上のときは入力
信号の第２の信号状態と同一の信号状態の出力信号を出
力する出力部と、を備えた構成にしてある。
【０００７】請求項２記載の発明は、請求項１記載の発
明において、前記入力信号は、前記出力信号が入力され
る記憶装置へのアクセスを制御するために、マイクロプ
ロセッサから出力される制御信号である構成にしてあ
る。
明において、前記入力信号は、前記出力信号が入力され
る記憶装置へのアクセスを制御するために、マイクロプ
ロセッサから出力される制御信号である構成にしてあ
る。
【０００８】請求項３記載の発明は、請求項２記載の発
明において、前記制御信号は、前記記憶装置への書き込
みを制御する書込信号又は前記記憶装置からの読み取り
を制御する読取信号のいずれかである構成にしてある。
明において、前記制御信号は、前記記憶装置への書き込
みを制御する書込信号又は前記記憶装置からの読み取り
を制御する読取信号のいずれかである構成にしてある。
【０００９】
【発明の実施の形態】本発明の一実施形態を図１乃至図
３に基づいて以下に説明する。この出力遅延回路10は、
記憶装置Meへの書き込みを制御するためにマイクロプロ
セッサMiの出力した書込信号が、入力信号として入力さ
れてから、所定の遅延時間後に、出力信号として出力可
能な回路であって、カウンタ（クロックカウント手段）
1 、比較器（比較手段）2 、ラッチ3 、第１の論値回路
4 、第２の論値回路5 、第３の論理回路（出力部）6 、
第１のインバータ7 、第２のインバータ8 を備えて構成
されている。
３に基づいて以下に説明する。この出力遅延回路10は、
記憶装置Meへの書き込みを制御するためにマイクロプロ
セッサMiの出力した書込信号が、入力信号として入力さ
れてから、所定の遅延時間後に、出力信号として出力可
能な回路であって、カウンタ（クロックカウント手段）
1 、比較器（比較手段）2 、ラッチ3 、第１の論値回路
4 、第２の論値回路5 、第３の論理回路（出力部）6 、
第１のインバータ7 、第２のインバータ8 を備えて構成
されている。
【００１０】カウンタ（クロックカウント手段）1 は、
ＣＫ端子に入力される入力クロックの立ち上がりによっ
て、入力クロックを累積カウントして、その累積カウン
ト値をＱ端子から出力し、Ｒ端子に入力されるＲ信号が
「Ｌ」のときに、累積カウント値をリセットしてＱ端子
から「０」を出力する。
ＣＫ端子に入力される入力クロックの立ち上がりによっ
て、入力クロックを累積カウントして、その累積カウン
ト値をＱ端子から出力し、Ｒ端子に入力されるＲ信号が
「Ｌ」のときに、累積カウント値をリセットしてＱ端子
から「０」を出力する。
【００１１】比較器（比較手段）2 は、カウンタ1 のＱ
端子から出力してＡ端子に入力されたＡ側信号とラッチ
3 の後述するＱ端子から出力してＢ端子に入力されたＢ
側信号とを比較して、Ａ側信号とＢ側信号とが一致した
ときに、一致出力端子に一致を示す「Ｌ」を出力する。
端子から出力してＡ端子に入力されたＡ側信号とラッチ
3 の後述するＱ端子から出力してＢ端子に入力されたＢ
側信号とを比較して、Ａ側信号とＢ側信号とが一致した
ときに、一致出力端子に一致を示す「Ｌ」を出力する。
【００１２】ラッチ3 は、ＣＫ端子に入力される設定値
書込信号の入力とともに、Ｄ端子に接続されたデータバ
スからのデータが書き込まれて、その書き込まれたデー
タがＱ端子から出力される。
書込信号の入力とともに、Ｄ端子に接続されたデータバ
スからのデータが書き込まれて、その書き込まれたデー
タがＱ端子から出力される。
【００１３】第１の論理回路4 は、その一方入力端子に
はクロックが入力されるとともに、他方入力端子には、
本出力遅延回路10への入力信号が入力され、一方入力端
子又は他方入力端子の少なくとも一方の入力値が「Ｈ」
のときに、出力端子から「Ｈ」を出力する。
はクロックが入力されるとともに、他方入力端子には、
本出力遅延回路10への入力信号が入力され、一方入力端
子又は他方入力端子の少なくとも一方の入力値が「Ｈ」
のときに、出力端子から「Ｈ」を出力する。
【００１４】第２の論理回路5 は、その一方入力端子に
は第１の論理回路4 の出力端子からの出力値が入力され
るとともに、他方入力端子には第２のインバータ8 の出
力値が入力され、一方入力端子又は他方入力端子の少な
くとも一方の入力値が「Ｈ」のときに、出力端子からカ
ウンタ1 のＣＫ端子へ「Ｈ」を出力する。
は第１の論理回路4 の出力端子からの出力値が入力され
るとともに、他方入力端子には第２のインバータ8 の出
力値が入力され、一方入力端子又は他方入力端子の少な
くとも一方の入力値が「Ｈ」のときに、出力端子からカ
ウンタ1 のＣＫ端子へ「Ｈ」を出力する。
【００１５】第３の論理回路（出力部）6 は、その一方
入力端子には比較器2 の一致出力端子からの出力値が入
力されるとともに、他方入力端子には、本出力遅延回路
10への入力信号が入力され、一方入力端子又は他方入力
端子の少なくとも一方の入力値が「Ｈ」のときに、出力
端子から出力信号として「Ｈ」を出力する。
入力端子には比較器2 の一致出力端子からの出力値が入
力されるとともに、他方入力端子には、本出力遅延回路
10への入力信号が入力され、一方入力端子又は他方入力
端子の少なくとも一方の入力値が「Ｈ」のときに、出力
端子から出力信号として「Ｈ」を出力する。
【００１６】第１のインバータ7 は、その入力端子に
は、本出力遅延回路10に入力される入力信号が入力さ
れ、その入力信号の信号状態を反転して、その反転した
信号状態で、カウンタ1 のＲ端子へ出力端子から出力す
る。
は、本出力遅延回路10に入力される入力信号が入力さ
れ、その入力信号の信号状態を反転して、その反転した
信号状態で、カウンタ1 のＲ端子へ出力端子から出力す
る。
【００１７】第２のインバータ8 は、その入力端子に
は、比較器2 の一致出力端子からの出力値が入力され、
その入力信号の信号状態を反転して、その反転した信号
状態で、第２の論理回路5 の他方入力端子へ出力端子か
ら出力する。
は、比較器2 の一致出力端子からの出力値が入力され、
その入力信号の信号状態を反転して、その反転した信号
状態で、第２の論理回路5 の他方入力端子へ出力端子か
ら出力する。
【００１８】次に、このものの動作を説明する。まず、
データバスのデータである所定クロック数が「０」の場
合を説明する。データバスのデータが「０」の場合は、
ラッチ3 のＱ端子から比較器2 のＢ端子に「０」が入力
される。一方、本出力遅延回路10に入力される入力信号
は、非イネーブル状態を示す第１の信号状態である
「Ｈ」のとき、カウンタ1 は、そのＲ端子に第１のイン
バータ7 により反転されてなる「Ｌ」が入力されて、そ
れまでの累積カウント値をリセットし、Ｑ端子から
「０」を出力して、「０」が比較器2 のＡ端子に入力さ
れる。
データバスのデータである所定クロック数が「０」の場
合を説明する。データバスのデータが「０」の場合は、
ラッチ3 のＱ端子から比較器2 のＢ端子に「０」が入力
される。一方、本出力遅延回路10に入力される入力信号
は、非イネーブル状態を示す第１の信号状態である
「Ｈ」のとき、カウンタ1 は、そのＲ端子に第１のイン
バータ7 により反転されてなる「Ｌ」が入力されて、そ
れまでの累積カウント値をリセットし、Ｑ端子から
「０」を出力して、「０」が比較器2 のＡ端子に入力さ
れる。
【００１９】そうすると、比較器2 は、Ａ側信号及びＢ
側信号のいずれもが「０」になって一致するから、一致
出力端子に一致を示す「Ｌ」を出力する。そうすると、
第２の論理回路5 の他方入力端子には、第２のインバー
タ8 により反転されてなる「Ｈ」が入力され、第２の論
理回路5 の出力端子からの出力値、つまりカウンタ1の
ＣＫ端子への入力値が、第２の論理回路5 の一方入力端
子からの入力値の「Ｈ」「Ｌ」の如何に関わらず「Ｈ」
になり、カウンタ1 によるカウント動作が行われなくな
る。
側信号のいずれもが「０」になって一致するから、一致
出力端子に一致を示す「Ｌ」を出力する。そうすると、
第２の論理回路5 の他方入力端子には、第２のインバー
タ8 により反転されてなる「Ｈ」が入力され、第２の論
理回路5 の出力端子からの出力値、つまりカウンタ1の
ＣＫ端子への入力値が、第２の論理回路5 の一方入力端
子からの入力値の「Ｈ」「Ｌ」の如何に関わらず「Ｈ」
になり、カウンタ1 によるカウント動作が行われなくな
る。
【００２０】このように、カウンタ1 によるカウント動
作が行われなくなると、本出力遅延回路10に入力される
入力信号が、イネーブル状態を示す第２の信号状態であ
る「Ｌ」に変化しても、比較器2 の一致出力端子からの
出力値が「Ｌ」から変化しなくなり、第３の論理回路6
の一方入力端子に、「Ｌ」が入力し続ける。一方、第３
の論理回路6 の他方入力端子にも、第２の信号状態であ
る「Ｌ」が入力されるのであるから、第３の論理回路6
の両入力端子のいずれにも「Ｌ」が入力されることにな
り、第３の論理回路6 の出力端子からは、入力信号と同
一の信号状態である「Ｌ」が出力信号として出力され
る。つまり、入力信号が遅延することなく、そのまま出
力信号として出力端子から出力される。
作が行われなくなると、本出力遅延回路10に入力される
入力信号が、イネーブル状態を示す第２の信号状態であ
る「Ｌ」に変化しても、比較器2 の一致出力端子からの
出力値が「Ｌ」から変化しなくなり、第３の論理回路6
の一方入力端子に、「Ｌ」が入力し続ける。一方、第３
の論理回路6 の他方入力端子にも、第２の信号状態であ
る「Ｌ」が入力されるのであるから、第３の論理回路6
の両入力端子のいずれにも「Ｌ」が入力されることにな
り、第３の論理回路6 の出力端子からは、入力信号と同
一の信号状態である「Ｌ」が出力信号として出力され
る。つまり、入力信号が遅延することなく、そのまま出
力信号として出力端子から出力される。
【００２１】次に、データバスのデータである所定クロ
ック数が自然数の場合を説明する。データバスのデータ
が自然数の場合は、その自然数がラッチ3 のＱ端子から
比較器2 のＢ端子に入力される。一方、本出力遅延回路
10に入力される入力信号が、第１の信号状態である
「Ｈ」のとき、カウンタ1 は、そのＲ端子に第１のイン
バータ7 により反転されてなる「Ｌ」が入力されて、そ
れまでの累積カウント値をリセットし、Ｑ端子から
「０」を出力して、「０」が比較器2 のＡ端子に入力さ
れる。
ック数が自然数の場合を説明する。データバスのデータ
が自然数の場合は、その自然数がラッチ3 のＱ端子から
比較器2 のＢ端子に入力される。一方、本出力遅延回路
10に入力される入力信号が、第１の信号状態である
「Ｈ」のとき、カウンタ1 は、そのＲ端子に第１のイン
バータ7 により反転されてなる「Ｌ」が入力されて、そ
れまでの累積カウント値をリセットし、Ｑ端子から
「０」を出力して、「０」が比較器2 のＡ端子に入力さ
れる。
【００２２】そうすると、比較器2 は、Ａ側信号とＢ側
信号とが一致しないから、一致出力端子に不一致を示す
「Ｈ」を出力する。このとき、第１の論理回路4 は、他
方入力端子に入力される入力信号が「Ｈ」であるから、
一方入力端子からの入力クロックの「Ｈ」「Ｌ」の如何
に関わらず、出力値が常時「Ｈ」になり、つまり、入力
クロックが出力されなくなり、カウンタ1 のＣＫ端子に
は、第２の論理回路5を介して、入力クロックが入力さ
れなくなる。このとき、第２の論理回路5 は、その他方
入力端子に入力される入力信号が「Ｈ」であるから、一
方入力端子からの入力値の「Ｈ」「Ｌ」の如何に関わら
ず、信号状態が入力信号と同一の「Ｈ」である出力信号
が出力される。つまり、入力信号が遅延することなく、
そのまま出力信号として出力端子から出力される。
信号とが一致しないから、一致出力端子に不一致を示す
「Ｈ」を出力する。このとき、第１の論理回路4 は、他
方入力端子に入力される入力信号が「Ｈ」であるから、
一方入力端子からの入力クロックの「Ｈ」「Ｌ」の如何
に関わらず、出力値が常時「Ｈ」になり、つまり、入力
クロックが出力されなくなり、カウンタ1 のＣＫ端子に
は、第２の論理回路5を介して、入力クロックが入力さ
れなくなる。このとき、第２の論理回路5 は、その他方
入力端子に入力される入力信号が「Ｈ」であるから、一
方入力端子からの入力値の「Ｈ」「Ｌ」の如何に関わら
ず、信号状態が入力信号と同一の「Ｈ」である出力信号
が出力される。つまり、入力信号が遅延することなく、
そのまま出力信号として出力端子から出力される。
【００２３】それから、本出力遅延回路10に入力される
入力信号が、第２の信号状態である「Ｌ」に変化する
と、第１の論理回路4 は、その他方入力端子に入力され
る入力信号が「Ｌ」になるのであるから、一方入力端子
に入力される入力クロックが、出力端子からそのまま出
力されて、第２の論理回路5 の一方入力端子に入力され
る。また、入力信号が「Ｌ」のときには、比較器2 の一
致出力端子から「Ｈ」が出力されて第２のインバータ8
に入力していたのであるから、第２の論理回路5は、他
方入力端子に第２のインバータ8 により「Ｌ」に反転さ
れてなる入力値が入力されていることとなり、一方入力
端子の入力クロックが、出力端子からそのまま出力され
て、カウンタ1 のＣＫ端子に入力され、カウンタ1 によ
る入力クロックの累積カウント動作が進行する。つま
り、累積カウント数がカウントのＱ端子から比較器2 の
Ａ端子に入力される。
入力信号が、第２の信号状態である「Ｌ」に変化する
と、第１の論理回路4 は、その他方入力端子に入力され
る入力信号が「Ｌ」になるのであるから、一方入力端子
に入力される入力クロックが、出力端子からそのまま出
力されて、第２の論理回路5 の一方入力端子に入力され
る。また、入力信号が「Ｌ」のときには、比較器2 の一
致出力端子から「Ｈ」が出力されて第２のインバータ8
に入力していたのであるから、第２の論理回路5は、他
方入力端子に第２のインバータ8 により「Ｌ」に反転さ
れてなる入力値が入力されていることとなり、一方入力
端子の入力クロックが、出力端子からそのまま出力され
て、カウンタ1 のＣＫ端子に入力され、カウンタ1 によ
る入力クロックの累積カウント動作が進行する。つま
り、累積カウント数がカウントのＱ端子から比較器2 の
Ａ端子に入力される。
【００２４】一方、第３の論理回路6 は、比較器2 の一
致出力端子から出力された「Ｈ」が一方入力端子に入力
されている間は、他方入力端子に入力される入力信号の
「Ｈ」「Ｌ」の如何に関わらず、第１の信号状態の
「Ｈ」が出力信号として出力される。つまり、入力信号
が第１の信号状態から第２の信号状態へ変化しても、第
１の信号状態のまま、出力信号として出力される。
致出力端子から出力された「Ｈ」が一方入力端子に入力
されている間は、他方入力端子に入力される入力信号の
「Ｈ」「Ｌ」の如何に関わらず、第１の信号状態の
「Ｈ」が出力信号として出力される。つまり、入力信号
が第１の信号状態から第２の信号状態へ変化しても、第
１の信号状態のまま、出力信号として出力される。
【００２５】そして、カウント1 によるカウント動作が
進んで、比較器2 のＡ端子に入力される累積カウント数
と比較器2 のＢ端子に入力される所定カウント数が等し
くなると、比較器2 は、Ａ側信号とＢ側信号と一致する
ことになるから、一致出力端子に一致を示す「Ｌ」を出
力する。そうすると、第２の論理回路5 の他方入力端子
には、第２のインバータ8 により反転されてなる「Ｈ」
が入力され、第２の論理回路5 の出力端子からの出力
値、つまりカウンタ1 のＣＫ端子への入力値が、第２の
論理回路5 の一方入力端子からの入力値の「Ｈ」「Ｌ」
の如何に関わらず「Ｈ」になり、カウンタ1 によるカウ
ント動作が行われなくなる。
進んで、比較器2 のＡ端子に入力される累積カウント数
と比較器2 のＢ端子に入力される所定カウント数が等し
くなると、比較器2 は、Ａ側信号とＢ側信号と一致する
ことになるから、一致出力端子に一致を示す「Ｌ」を出
力する。そうすると、第２の論理回路5 の他方入力端子
には、第２のインバータ8 により反転されてなる「Ｈ」
が入力され、第２の論理回路5 の出力端子からの出力
値、つまりカウンタ1 のＣＫ端子への入力値が、第２の
論理回路5 の一方入力端子からの入力値の「Ｈ」「Ｌ」
の如何に関わらず「Ｈ」になり、カウンタ1 によるカウ
ント動作が行われなくなる。
【００２６】このように、カウンタ1 によるカウント動
作が行われなくなると、本出力遅延回路10に入力される
入力信号が、第２の信号状態である「Ｌ」に変化して
も、比較器2 の一致出力端子からの出力値が「Ｌ」から
変化しなくなり、第３の論理回路6 の一方入力端子に、
「Ｌ」が入力し続ける。一方、第３の論理回路6 の他方
入力端子にも、第２の信号状態である「Ｌ」が入力され
るのであるから、第３の論理回路6 の両入力端子のいず
れにも「Ｌ」が入力されることになり、第３の論理回路
6 の出力端子からは、入力信号と同一の信号状態である
「Ｌ」が出力信号として出力される。つまり、入力信号
が遅延することなく、そのまま出力信号として出力端子
から出力される。
作が行われなくなると、本出力遅延回路10に入力される
入力信号が、第２の信号状態である「Ｌ」に変化して
も、比較器2 の一致出力端子からの出力値が「Ｌ」から
変化しなくなり、第３の論理回路6 の一方入力端子に、
「Ｌ」が入力し続ける。一方、第３の論理回路6 の他方
入力端子にも、第２の信号状態である「Ｌ」が入力され
るのであるから、第３の論理回路6 の両入力端子のいず
れにも「Ｌ」が入力されることになり、第３の論理回路
6 の出力端子からは、入力信号と同一の信号状態である
「Ｌ」が出力信号として出力される。つまり、入力信号
が遅延することなく、そのまま出力信号として出力端子
から出力される。
【００２７】この後に、本出力遅延回路10に入力される
入力信号が、第１の信号状態である「Ｈ」に変化する
と、第３の論理回路6 は、その一方入力端子に「Ｈ」が
入力されることとなり、一方入力端子からの入力値の
「Ｈ」「Ｌ」の如何に関わらず、出力端子から「Ｈ」を
出力信号として出力する。つまり、入力信号が遅延する
ことなく、そのまま出力信号として出力端子から出力さ
れる。
入力信号が、第１の信号状態である「Ｈ」に変化する
と、第３の論理回路6 は、その一方入力端子に「Ｈ」が
入力されることとなり、一方入力端子からの入力値の
「Ｈ」「Ｌ」の如何に関わらず、出力端子から「Ｈ」を
出力信号として出力する。つまり、入力信号が遅延する
ことなく、そのまま出力信号として出力端子から出力さ
れる。
【００２８】このとき、カウンタ1 は、そのＲ端子に第
１のインバータ7 により反転されてなる「Ｌ」が入力さ
れて、それまでの累積カウント値をリセットし、前述し
た動作を繰り返す。
１のインバータ7 により反転されてなる「Ｌ」が入力さ
れて、それまでの累積カウント値をリセットし、前述し
た動作を繰り返す。
【００２９】かかる出力遅延回路10にあっては、入力信
号が第１の信号状態で入力してリセットされたカウンタ
1 は、入力信号が第２の信号状態で入力される間は入力
クロックを累積カウントし、その累積カウントと予め設
定された所定クロック数とを比較器2 が比較して、第３
の論理回路6 が、累積クロック数が所定クロック数未満
のときは、入力信号の第１の信号状態と同一の信号状態
の出力信号を出力するとともに、所定クロック数のとき
は入力信号の第２の信号状態と同一の信号状態の出力信
号を出力するのであるから、入力信号が第２の信号状態
で入力されてからその第２の信号状態と同一の信号状態
の出力信号が出力されるまでの間に、所定クロック数の
入力クロックが存在している。つまり、入力信号は、所
定クロック数に相当する遅延時間の後に、出力信号とし
て出力されている。従って、所定クロック数を予め適宜
設定することにより、入力信号の入力後に所望の遅延時
間を有して、出力信号を出力することができる。
号が第１の信号状態で入力してリセットされたカウンタ
1 は、入力信号が第２の信号状態で入力される間は入力
クロックを累積カウントし、その累積カウントと予め設
定された所定クロック数とを比較器2 が比較して、第３
の論理回路6 が、累積クロック数が所定クロック数未満
のときは、入力信号の第１の信号状態と同一の信号状態
の出力信号を出力するとともに、所定クロック数のとき
は入力信号の第２の信号状態と同一の信号状態の出力信
号を出力するのであるから、入力信号が第２の信号状態
で入力されてからその第２の信号状態と同一の信号状態
の出力信号が出力されるまでの間に、所定クロック数の
入力クロックが存在している。つまり、入力信号は、所
定クロック数に相当する遅延時間の後に、出力信号とし
て出力されている。従って、所定クロック数を予め適宜
設定することにより、入力信号の入力後に所望の遅延時
間を有して、出力信号を出力することができる。
【００３０】また、書込信号である制御信号は、この制
御信号と同時に出力されて本出力遅延回路を通すことな
く直接記憶装置Meに入力された他の制御信号、例えば、
アクセス先を指定するためのＣＳ信号によりアクセス先
が遅延時間の間に指定された状態で、記憶装置Meに入力
されるから、書き込みの際に異なるアクセス先に書き込
んだりしなくなる。
御信号と同時に出力されて本出力遅延回路を通すことな
く直接記憶装置Meに入力された他の制御信号、例えば、
アクセス先を指定するためのＣＳ信号によりアクセス先
が遅延時間の間に指定された状態で、記憶装置Meに入力
されるから、書き込みの際に異なるアクセス先に書き込
んだりしなくなる。
【００３１】なお、本実施形態では、入力信号は、出力
信号が入力される記憶装置Meへのアクセスを制御するた
めに、マイクロプロセッサMiから出力される制御信号で
あるが、このような制御信号に限るものではない。
信号が入力される記憶装置Meへのアクセスを制御するた
めに、マイクロプロセッサMiから出力される制御信号で
あるが、このような制御信号に限るものではない。
【００３２】また、本実施形態では、入力信号である制
御信号は、書込信号であるが、書き込み信号に限るもの
ではなく、記憶装置Meからの読み取りを制御する読取信
号であるときは、読み込みの際に異なるアクセスから読
み込んだりしなくなる。
御信号は、書込信号であるが、書き込み信号に限るもの
ではなく、記憶装置Meからの読み取りを制御する読取信
号であるときは、読み込みの際に異なるアクセスから読
み込んだりしなくなる。
【００３３】さらに、入力信号である制御信号が、書込
信号でも読取信号でもないときであっても、次の効果を
奏することができる。すなわち、マイクロプロセッサMi
が、制御信号により記憶装置Meへのアクセスを制御する
ためには、その制御信号が記憶装置Meに入力されるため
の環境が整っている必要がある場合に、この制御信号と
共に、環境を整えるための他の制御信号を同時に出力
し、他の制御信号が本出力遅延回路10を通すことなく直
接記憶装置Meに入力されると、遅延時間の間に環境が整
えられるから、その整えられた環境下で、本出力遅延回
路10を通された制御信号が入力されて、記憶装置Meへの
アクセスを制御を行うことができる。
信号でも読取信号でもないときであっても、次の効果を
奏することができる。すなわち、マイクロプロセッサMi
が、制御信号により記憶装置Meへのアクセスを制御する
ためには、その制御信号が記憶装置Meに入力されるため
の環境が整っている必要がある場合に、この制御信号と
共に、環境を整えるための他の制御信号を同時に出力
し、他の制御信号が本出力遅延回路10を通すことなく直
接記憶装置Meに入力されると、遅延時間の間に環境が整
えられるから、その整えられた環境下で、本出力遅延回
路10を通された制御信号が入力されて、記憶装置Meへの
アクセスを制御を行うことができる。
【００３４】また、本実施形態では、第１の信号状態が
「Ｈ」であり、第２の信号状態が「Ｌ」であるが、第１
の信号状態が「Ｌ」であり、第２の信号状態が「Ｈ」で
あっても、同様の効果を奏することができる。
「Ｈ」であり、第２の信号状態が「Ｌ」であるが、第１
の信号状態が「Ｌ」であり、第２の信号状態が「Ｈ」で
あっても、同様の効果を奏することができる。
【００３５】また、本実施形態では、非イネーブル状態
を示す信号状態が「Ｈ」であり、イネーブル状態を示す
信号状態が「Ｌ」であるが、非イネーブル状態を示す信
号状態が「Ｌ」であり、イネーブル状態を示す信号状態
が「Ｈ」であっても、同様の効果を奏することができ
る。
を示す信号状態が「Ｈ」であり、イネーブル状態を示す
信号状態が「Ｌ」であるが、非イネーブル状態を示す信
号状態が「Ｌ」であり、イネーブル状態を示す信号状態
が「Ｈ」であっても、同様の効果を奏することができ
る。
【００３６】また、本実施形態では、クロックの立ち上
がり時にカウントしているが、クロックの立ち下がり時
にカウントしても、同様の効果を奏することができる。
がり時にカウントしているが、クロックの立ち下がり時
にカウントしても、同様の効果を奏することができる。
【００３７】また、本実施形態では、累積クロック数が
所定クロック数のときに、入力信号の第１の状態と同一
の出力信号を出力しているが、例えば、所定クロック数
を超えても新たにリセットされるまで、入力クロックを
カウントし続けるようなときには、累積クロック数が所
定クロックを超えているときに、入力信号の第１の状態
と同一の出力信号を出力するようにしてもよい。
所定クロック数のときに、入力信号の第１の状態と同一
の出力信号を出力しているが、例えば、所定クロック数
を超えても新たにリセットされるまで、入力クロックを
カウントし続けるようなときには、累積クロック数が所
定クロックを超えているときに、入力信号の第１の状態
と同一の出力信号を出力するようにしてもよい。
【００３８】
【発明の効果】請求項１記載の発明は、入力信号が第１
の信号状態で入力してリセットされたクロックカウント
手段は、入力信号が第２の信号状態で入力される間は入
力クロックを累積カウントし、その累積カウントと予め
設定された所定クロック数とを比較手段が比較して、出
力部が、累積クロック数が所定クロック数未満のとき
は、入力信号の第１の信号状態と同一の信号状態の出力
信号を出力するとともに、所定クロック数以上のときは
入力信号の第２の信号状態と同一の信号状態の出力信号
を出力するのであるから、入力信号が第２の信号状態で
入力されてからその第２の信号状態と同一の信号状態の
出力信号が出力されるまでの間に、所定クロック数の入
力クロックが存在している。つまり、入力信号は、所定
クロック数に相当する遅延時間の後に、出力信号として
出力されている。従って、所定クロック数を予め適宜設
定することにより、入力信号の入力後に所望の遅延時間
を有して、出力信号を出力することができる。
の信号状態で入力してリセットされたクロックカウント
手段は、入力信号が第２の信号状態で入力される間は入
力クロックを累積カウントし、その累積カウントと予め
設定された所定クロック数とを比較手段が比較して、出
力部が、累積クロック数が所定クロック数未満のとき
は、入力信号の第１の信号状態と同一の信号状態の出力
信号を出力するとともに、所定クロック数以上のときは
入力信号の第２の信号状態と同一の信号状態の出力信号
を出力するのであるから、入力信号が第２の信号状態で
入力されてからその第２の信号状態と同一の信号状態の
出力信号が出力されるまでの間に、所定クロック数の入
力クロックが存在している。つまり、入力信号は、所定
クロック数に相当する遅延時間の後に、出力信号として
出力されている。従って、所定クロック数を予め適宜設
定することにより、入力信号の入力後に所望の遅延時間
を有して、出力信号を出力することができる。
【００３９】請求項２記載の発明は、請求項１記載の発
明の効果に加えて、マイクロプロセッサが、制御信号に
より記憶装置へのアクセスを制御するためには、その制
御信号が記憶装置に入力されるための環境が整っている
必要がある場合に、この制御信号と共に、環境を整える
ための他の制御信号を同時に出力し、他の制御信号が本
出力遅延回路を通すことなく直接記憶装置に入力される
と、遅延時間の間に環境が整えられるから、その整えら
れた環境下で、本出力遅延回路を通された制御信号が入
力されて、記憶装置へのアクセスを制御を行うことがで
きる。
明の効果に加えて、マイクロプロセッサが、制御信号に
より記憶装置へのアクセスを制御するためには、その制
御信号が記憶装置に入力されるための環境が整っている
必要がある場合に、この制御信号と共に、環境を整える
ための他の制御信号を同時に出力し、他の制御信号が本
出力遅延回路を通すことなく直接記憶装置に入力される
と、遅延時間の間に環境が整えられるから、その整えら
れた環境下で、本出力遅延回路を通された制御信号が入
力されて、記憶装置へのアクセスを制御を行うことがで
きる。
【００４０】請求項３記載の発明は、請求項１記載の発
明の効果に加えて、書込信号又は読取信号のいずれかで
ある制御信号は、この制御信号と同時に出力されて本出
力遅延回路を通すことなく直接記憶装置に入力された他
の制御信号、例えば、アクセス先を指定するためのＣＳ
信号によりアクセス先が遅延時間の間に指定された状態
で、記憶装置に入力されるから、書き込みの際に異なる
アクセス先に書き込んだり、読み込みの際に異なるアク
セスから読み込んだりしなくなる。
明の効果に加えて、書込信号又は読取信号のいずれかで
ある制御信号は、この制御信号と同時に出力されて本出
力遅延回路を通すことなく直接記憶装置に入力された他
の制御信号、例えば、アクセス先を指定するためのＣＳ
信号によりアクセス先が遅延時間の間に指定された状態
で、記憶装置に入力されるから、書き込みの際に異なる
アクセス先に書き込んだり、読み込みの際に異なるアク
セスから読み込んだりしなくなる。
【図１】本発明の一実施形態を示す構成図である。
【図２】同上の動作を示すタイムチャートである。
【図３】同上のものをマイクロプロセッサと記憶装置と
の間に接続した状態を示す全体構成図である。
の間に接続した状態を示す全体構成図である。
【図４】従来例を示す構成図である。
【図５】同上の動作を示すタイムチャートである。
1 カウンタ（クロックカウント手段） 2 比較器（比較手段） 6 第３の論理回路（出力部）
Claims (3)
- 【請求項１】 入力信号が第１の信号状態で入力される
度にリセットされるとともに第２の信号状態で入力され
る間は入力クロックを累積カウントするクロックカウン
ト手段と、クロックカウント手段によりカウントされた
累積クロック数と予め設定された所定クロック数とを比
較する比較手段と、比較手段による比較でもって累積ク
ロック数が所定クロック数未満のときは入力信号の第１
の信号状態と同一の信号状態の出力信号を出力するとと
もに所定クロック数以上のときは入力信号の第２の信号
状態と同一の信号状態の出力信号を出力する出力部と、
を備えたことを特徴とする出力遅延回路。 - 【請求項２】 前記入力信号は、前記出力信号が入力さ
れる記憶装置へのアクセスを制御するために、マイクロ
プロセッサから出力される制御信号であることを特徴と
する請求項１記載の出力遅延回路。 - 【請求項３】 前記制御信号は、前記記憶装置への書き
込みを制御する書込信号又は前記記憶装置からの読み取
りを制御する読取信号のいずれかであることを特徴とす
る請求項２記載の出力遅延回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203618A JPH1155084A (ja) | 1997-07-29 | 1997-07-29 | 出力遅延回路 |
| US09/121,802 US6127870A (en) | 1997-07-29 | 1998-07-23 | Output delay circuit |
| CNB981198260A CN100334805C (zh) | 1997-07-29 | 1998-07-29 | 输出延迟电路 |
| KR1019980030565A KR100293133B1 (ko) | 1997-07-29 | 1998-07-29 | 출력 지연 회로 |
| DE19834190A DE19834190C2 (de) | 1997-07-29 | 1998-07-29 | Ausgabeverzögerungsschaltung |
| IT1998TO000660A IT1303111B1 (it) | 1997-07-29 | 1998-07-29 | Circuito ritardatore per ritardare un segnale in uscita. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9203618A JPH1155084A (ja) | 1997-07-29 | 1997-07-29 | 出力遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1155084A true JPH1155084A (ja) | 1999-02-26 |
Family
ID=16477038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9203618A Pending JPH1155084A (ja) | 1997-07-29 | 1997-07-29 | 出力遅延回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6127870A (ja) |
| JP (1) | JPH1155084A (ja) |
| KR (1) | KR100293133B1 (ja) |
| CN (1) | CN100334805C (ja) |
| DE (1) | DE19834190C2 (ja) |
| IT (1) | IT1303111B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807613B1 (en) | 2000-08-21 | 2004-10-19 | Mircon Technology, Inc. | Synchronized write data on a high speed memory bus |
| MXPA04002479A (es) * | 2001-09-19 | 2004-05-31 | Thomson Licensing Sa | Limitador programable de ancho de banda con el uso de supresion de acuerdo inicial. |
| CN102495348B (zh) * | 2011-12-07 | 2014-10-22 | 成都芯源系统有限公司 | 故障检测电路及其方法 |
| CN111429826B (zh) * | 2020-04-15 | 2023-06-20 | 京东方科技集团股份有限公司 | 一种同步电路及其同步方法、显示装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313338A (en) * | 1976-07-21 | 1978-02-06 | Matsushita Electric Ind Co Ltd | Digital delay circuit |
| JPS6211089Y2 (ja) * | 1978-01-30 | 1987-03-16 | ||
| JPS5983254A (ja) * | 1982-11-04 | 1984-05-14 | Oki Electric Ind Co Ltd | ウオツチドツグタイマ |
| DE3302744A1 (de) * | 1983-01-27 | 1984-08-02 | Siemens AG, 1000 Berlin und 8000 München | Taktgesteuerter impulsgenerator |
| DE3321530A1 (de) * | 1983-06-15 | 1984-12-20 | Diehl Gmbh & Co | Verfahren zur erzeugung von steuersignalen in einer vorgebbaren phasenlage, schaltungsanordnung zur durchfuehrung des verfahrens und verwendung der schaltungsanordnung |
| JPS60249417A (ja) * | 1984-05-24 | 1985-12-10 | Mitsubishi Electric Corp | ゲ−ト信号遅延回路 |
| JPS61156596A (ja) * | 1984-12-28 | 1986-07-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01166155A (ja) * | 1987-12-22 | 1989-06-30 | Fujitsu Ltd | メモリアクセス制御回路 |
| KR930000965B1 (ko) * | 1989-08-17 | 1993-02-11 | 금성 일렉트론 주식회사 | 프로그래머블 구형파 발생기 |
| DE4020652C2 (de) * | 1990-06-29 | 1999-05-27 | Bosch Gmbh Robert | Elektronisches System zur Ausgabe eines Zeitdauersignals |
| JP2611034B2 (ja) * | 1990-07-10 | 1997-05-21 | 三菱電機株式会社 | 遅延回路 |
| KR0151261B1 (ko) * | 1995-07-14 | 1998-12-15 | 문정환 | 펄스폭 변조 회로 |
| US5867050A (en) * | 1995-12-28 | 1999-02-02 | Ando Electric Co., Ltd. | Timing generator circuit |
-
1997
- 1997-07-29 JP JP9203618A patent/JPH1155084A/ja active Pending
-
1998
- 1998-07-23 US US09/121,802 patent/US6127870A/en not_active Expired - Lifetime
- 1998-07-29 IT IT1998TO000660A patent/IT1303111B1/it active IP Right Grant
- 1998-07-29 DE DE19834190A patent/DE19834190C2/de not_active Expired - Fee Related
- 1998-07-29 CN CNB981198260A patent/CN100334805C/zh not_active Expired - Fee Related
- 1998-07-29 KR KR1019980030565A patent/KR100293133B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN100334805C (zh) | 2007-08-29 |
| KR100293133B1 (ko) | 2001-06-15 |
| KR19990014270A (ko) | 1999-02-25 |
| DE19834190A1 (de) | 1999-02-04 |
| DE19834190C2 (de) | 2001-03-01 |
| CN1212516A (zh) | 1999-03-31 |
| US6127870A (en) | 2000-10-03 |
| IT1303111B1 (it) | 2000-10-30 |
| ITTO980660A1 (it) | 2000-01-29 |
| ITTO980660A0 (it) | 1998-07-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050401 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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