CN1463443A - 与传播延迟无关的sdram数据收集设备和方法 - Google Patents

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Abstract

公开了一种指示数据可用性的方法。根据该方法，根据存储在SDRAM中的数据开始重现数据信号的数据该出操作。该数据是从带第一传播延迟的SDRAM设备提供的。该SDRAM设备还提供具有与第一传播延迟相似的传播延迟的选通信号。由于它可以被读出，因此根据该选通信号，数据在SDRAM设备之外被锁存。

Description

与传播延迟无关的SDRAM数据收集设备和方法
发明领域
本发明涉及电子存储器储存设备，更具体而言，涉及确保输出数据的足够设置时间的电子存储器数据访问定时方法。
发明背景
数据存储器是一种通用的用于数据存储和重现的电子设备。一般地数据存储器以一对电位电子值-on或off；“0”或“1”-的形式存储数据，该值在设计期间被任意指定到一种可用的电子态。
最初的数据存储器储存设备是基于传统触发器实现的耗空间、耗电的低速电路，每个触发器只存储一位。因为这种电路是为低速操作设计的，而且集成电路的制造方法非常有限，所以用于从存储器储存器重现数据的选通信号是简单的定时信号。例如，对于1uS的数据延迟，电路设计人员只需要计算在从存储器设备选通读出数据之前需要多少时钟周期以确保1uS。这种延迟补偿方法既直接又容易执行。
可惜的是，随着存储器设计的发展和集成电路制造方法的改进与多样化，上面提到的方法变得越来越复杂。例如，利用一种或另一种方法制造的单个存储器设备可能有不同的数据读出延迟。集成电路的封装也会影响数据读出延迟。所使用的电路布局和时钟频率在有些情况下也会影响延迟。因此，现代的存储器设计人员要根据电路设计、布局、制造材料、制造方法、制造过程中的容许偏差、工作的温度范围等来确定最大的数据读出延迟。这对于电路设计人员来说是一项困难的工作，但更重要的是，必须对每种可能的变化或性能降低结果重复这项工作以补偿可能出现的更糟的延迟。
过去，数据存储器设备依赖于反馈时钟，即数据延迟周期的结束，从其产生指示数据可用性的数据读出信号。这些反馈时钟对与一次重现的数据传播的数据读出延迟的某些方面进行补偿。为了正确使用这些反馈时钟，计算从数据读出指令到数据重现的电路延迟，然后表示该延迟长度或更长的多个时钟周期被用来提供剩余的延迟。这克服了由于变化的封装而导致变化的性能的某些封装问题。
可惜得是，当设计用于ASIC设计的存储器宏指令时，宏指令最好是适合有差别地制造的ASIC并可用在不同的应用中。现有技术的电路不是为了适应更糟的情况而提供降低的性能，就是只能在非常有限的条件下工作。
最好提供一种方法，用于确定与数据读出延迟紧密同步并在一定程度上独立于所使用制造过程或工作环境条件的数据读出延迟。
发明概述
根据本发明，提供了一种指示数据可用性的方法，包括以下步骤：根据在存储具有第一传播延迟的数据信号的存储器中存储的数据开始重现数据信号的数据读出操作；提供具有与从存储器设备到外部电路并返回到该存储器设备的第一数据传播延迟相似的传播延迟的选通信号；及根据返回的选通信号指示数据可用性，其中，响应制造和环境变化，返回的信号同重现的数据信号相似地被影响。
根据本发明的另一方面，提供了一种存储器集成电路，包括：
记忆储存器；
多个数据端口；
将从存储器储存器中读出数据的数据信号提供给多个数据端口的电路；
第一选通端口；
通过第一选通端口向存储器集成电路外部的电路提供选通信号的电路，该选通信号具有同所提供数据信号相似的延迟；
第二选通端口；
通过第二选通端口接收从存储器集成电路外部的电路返回的选通信号的电路，该返回的信号与从存储器储存器重现的数据的数据可用性具有预定的时序关系，其中在使用中，响应制造和环境变化，该返回的信号同数据信号相似地被影响。
附图简述
现在参考附图对本发明进行描述，其中：
图1是现有技术的数据读出电路；
图2是具有小传播延迟的现有技术数据读出电路的时序图；
图3是具有大传播延迟的现有技术数据读出电路的时序图；
图4是具有指示数据可用性的数据选通信号的数据读出电路；
图5是具有短等待延迟时间的图4电路的时序图；及
图6是具有长等待延迟时间的图4电路的时序图。
发明详述
参考图1，示出了一种现有技术的数据读出电路。该电路包括具有多个输入端口和多个输出端口的SDRAM设备10。在图1图示中值得注意的是用于接收SDRAM时钟的时钟输入端口11和多个SDRAM数据输出端口12。当然，在使用的时候，一般也会给出指令输入端口以提供CAS和RAS信号。而且，当SDRAM设备支持多于一个读出地址时，要给出地址输入端口以提供指示被读出数据地址的地址数据。
作为SDRAM时钟所提供的时钟信号sd_clock，还用于向外部数据读出选通电路提供反馈时钟。例如，该电路可以包括用于锁存外部电路所使用数据的锁存器。如果需要已知个数的数据周期以使数据从存储器储存器到SDRAM数据输出端口，那么反馈时钟对集成电路中或到达外部电路的信号传播中固有的更多延迟进行补偿。可选地，该反馈时钟由电路设计人员根据最大可能延迟延迟，以确保数据在锁存之前被正确设置。典型的反馈时钟信号13是在芯片外-SDRAM的外面-产生的，因此需要一个SDRAM集成电路的连接才能工作。因为反馈时钟信号是在芯片外产生的，所以对它进行与其它数据行操作延迟相似的操作延迟，从而提供关于某些数据传播延迟的反馈。如对本领域技术人员显而易见的，制造方法的变化将导致读出数据延迟的变化，其中，延迟包括关于除数据传播之外的读出操作的延迟，这样，如果时钟频率保持不变，就可能需要不同个数的时钟周期作为到达数据可用性之前的延迟。这在图2的时序图中说明。
参考图2，示出了用于利用两种不同方法制造的图1电路的数据读出时序图。尽管在图2和图3的两个图示中数据输入时间和SDRAM时钟频率保持一致，但数据读出在不同的时间准备就绪。很明显，反馈时钟反映了这种关于某些传播延迟的一小部分差异。如显而易见的，用于第二种制造方法的锁存定时太快，以至于不能与数据同步。可选地，将集成电路设计成使锁存在正确的时间发生，从而根据第二种制造过程的数据延迟不必要增加第一种过程的延迟。
参考图4，示出了根据本发明电路的一种实施方案。这里，数据选通信号41由SDRAM设备40产生并发送到设备外部。由于该数据读出选通信号依赖于与SDRAM剩余部分相似地制造的电路，因此该数据选通信号在定时中经历与电路剩余部分相似的变化。而且，由于该数据读出选通信号同SDRAM在同一设备中工作，因此有相似的工作条件。通过根据通用的设计原理设计该选通信号发生电路，就确保了即使温度和制造有变化，该选通信号也将在预定时间窗中提供相对于真正数据可用性的数据可用性指示。
此外，当制造方法改变时，该选通信号随数据可用性成比例变化，从而扩展了由在一次数据读出操作中带最小附加延迟的同一电路支持的制造方法和工作条件。这种灵活性和简单性的代价是当集成到ASIC中时SDRAM设备上或来自SDRAM设计模块的附加输出端口。
参考图5，示出了图4电路的时序图，其中数据读出延迟较长。图6是图4电路的短数据读出延迟的时序图。当然，根据所使用的制造方法和其它参数，两种情况都有可能。如显而易见的，尽管用于数据读出操作的延迟与图2所示的延迟相似，但不会有关于数据选通的问题。此外，在图5的时序图中，如正确操作所要求的，由于延迟导致执行比较快。在图6中，如所允许的，执行比较慢。因此，每一部分都适应其自己的性能特征，从而当期望这样时，一部分相对于另一部分有改进的工作性能。
使用选通信号代替返回的反馈时钟来收集数据。这个信号必须穿过与图1中芯片外时钟相似的路径。该信号必须先出芯片再上芯片以便产生同前面所用反馈时钟相同的传播时间。一旦上了芯片，它就可以用于收集数据并向SDRAM控制器产生“数据有效”信号。然后SDRAM控制器很有把握地使用该读出数据，因为当不期望读出数据时，当有效的低选通信号是禁止的(de-asserted)。当SDRAM部件正常广播其读出数据时，该SDRAM控制器在定时周期中声明(assert)这个信号，其中周期是可以控制的而且一般是读出命令前的2-3个时钟周期。由于反馈选通信号固有地提供这个信息，因此该SDRAM控制器不再需要软件控制的传播延迟信息以识别出在哪个芯片上SDRAM控制器时钟周期读出数据将变为有效。
根据本发明的电路还支持不考虑制造容许偏差、工作在接近最佳性能的集成电路。由于选通信号在其工作环境中近似正确的时间到达集成电路中，因此具有由于相关制造方法或操作问题造成的较低性能的SDRAM设备能正确工作。因此，得到的设计是灵活的，要求显著减少的设计限制条件。较少的限制条件允许更宽松的设计，其中避免了严格的延迟计算。
尽管术语“外部电路”用于描述锁存电路，但是该电路和SDRAM可以构成同一集成电路元件的部件，如来自SDRAM电路不同设计模块的部件。一般地，SDRAM是单个集成电路，而外部电路在其外部。
尽管当实现单独的集成SDRAM设备时，本发明电路要求来自该集成电路的附加输出连接，但是以此来交换改进的功能性被认为是可以接受的。
有利地，不象现有技术电路，由于指示数据读出的选通信号在关于数据可用性的预定时间窗中发生，因此数据只在其可能可用时被锁存。这减少了功耗，优于现有技术电路，而现有技术电路中在很多周期-一般是反馈时钟的每个周期-上锁存数据。
有利地，当频率、工作温度或方法技术改变时，反馈选通信号传播延迟也改变。由于当通过软件数据有效时，这个信号向SDRAM控制器产生数据有效信号，而不是SDRAM控制器预测，因此可以避免数据收集错误，从而产生健壮的系统。这种进步要求最小数量的附加逻辑电路和附加输出连接。
在不背离本发明主旨和范围的前提下，可以设想很多其它的实施方案。

Claims (5)

1、一种指示数据可用性的方法，包括以下步骤：
根据在存储具有第一传播延迟的数据信号的存储器中存储的数据开始重现数据信号的数据读出操作；
提供具有与从该存储器设备到外部电路并返回到该存储器设备的传播延迟的第一数据传播延迟相似的传播延迟的选通信号41；及
根据返回的选通信号指示数据可用性，其中，根据制造和环境变化，返回的信号与重现的数据信号相似地被影响。
2、根据权利要求1的方法，其中数据以少于每个时钟周期在存储器电路之外被锁存。
3、根据权利要求2的方法，其中存储器是SDRAM存储器设备40。
4、根据权利要求3的方法，其中SDRAM包括用于从SDRAM设备40提供选通信号41的第一输出连接和用于接收返回的选通信号41的第二输出连接。
5、一种存储器集成电路，包括：
存储器储存器；
多个数据端口；
将从存储器储存器中读出数据的数据信号提供给多个数据端口的电路；
第一选通端口；
通过第一选通端口向存储器集成电路外部的电路提供选通信号41的电路，该选通信号具有同所提供数据信号相似的延迟；
第二选通端口；
通过第二选通端口接收从存储器集成电路外部的电路返回的选通信号41的电路，该返回的信号与从存储器储存器重现的数据的数据可用性具有预定的时序关系，
其中在使用中，响应制造和环境变化，该返回的信号与数据信号相似地被影响。
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