JP2004527855A - 伝搬遅延独立ｓｄｒａｍデータ収集デバイス及び方法 - Google Patents
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Abstract
【課題】データ有効性を示す方法を提供すること。
【解決手段】この方法によれば、データ読み込み動作が、SDRAM内で記憶されているデータに基づくデータ信号を読み出すために開始される。このデータは、第1の伝搬遅延を有するSDRAMデバイスから供給される。このSDRAMデバイスは、第1の伝搬遅延に類似する伝搬遅延を有するストローブ信号も供給する。ストローブ信号に基づいて、有効に読み込みできるように、データがSDRAMデバイスによってラッチされる。
【選択図】図４
【解決手段】この方法によれば、データ読み込み動作が、SDRAM内で記憶されているデータに基づくデータ信号を読み出すために開始される。このデータは、第1の伝搬遅延を有するSDRAMデバイスから供給される。このSDRAMデバイスは、第1の伝搬遅延に類似する伝搬遅延を有するストローブ信号も供給する。ストローブ信号に基づいて、有効に読み込みできるように、データがSDRAMデバイスによってラッチされる。
【選択図】図４
Description
【技術分野】
【０００１】
本発明は、電子メモリストレージデバイス、特に、出力データに対する充分な準備時間を確実とするための電子メモリデータアクセス・タイミングに関する。
【背景技術】
【０００２】
データメモリは、データのストレージ及び検索に広く使用されている電子デバイスである。通常、データメモリは、設計中又は設計時に有効な電子状態のうちの1つに任意に割り当てられる、一対の可能性のある電子値、すなわちオン又はオフ、「0」又は「1」の形態で、データを記憶していた。
【０００３】
第1のデータメモリストレージデバイスは、各々のフリップフロップが単一ビットを記憶する、従来のフリップフロップに基づいて実行される、空間を消費し、電源を消費する、速度の遅い回路であった。これらの回路は、低速動作用に設計されており、かつ、集積回路の製造方法には、多くの制約があったので、メモリストレージデバイスからデータを検索するためのゲート信号のタイミングは、単純であった。
【０００４】
例えば、回路設計者は、1μSを確実に計時するときに、1μSのデータレイテンシーに対して、メモリデバイスからのストローブ読み込みデータの前に、どのくらいのクロックサイクル数を必要とするのかさえ算出すればよかった。このレイテンシー補償方法は、直接的で、かつ容易に実行することが出来る。
【０００５】
残念ながら、メモリ設計が進化し、かつ、集積回路の製造方法が改善及び多様化するにつれて、上記方法は、より複雑になった。例えば、一つ又は他の方法によって製造される単一のメモリデバイスは、データ読み込みレイテンシーが異なる場合がある。集積回路の実装が、データ読み込みレイテンシーに影響を及ぼす場合もある。回路レイアウト及び使用するクロック周波数が、状況に応じてレイテンシーに影響を及ぼす場合もある。
【０００６】
このため、今日、メモリ設計者は、回路設計、レイアウト、製造材料、製造工程、製造の許容誤差、動作時の温度域等に基づいて、最良のデータ読み込みレイテンシーを決定している。これは、回路設計者にとって困難な作業である。しかし、さらに重要なことは、各々の電位が変化するたびに又はパフォーマンスの結果が低下すると、悪化する可能性があるレイテンシーを補償するために、この作業を、繰り返されなければならないことである。
【０００７】
従来、各データメモリデバイスは、フィードバック・クロックに依存して、データ有効性（データレイテンシーの周期の終わり）を示すデータ読み込み信号を生成していた。このようなフィードバック・クロックは、既に検索されたデータ伝搬に関するデータ読み込みレイテンシー時間のいくつかの点を補償する。フィードバック・クロックを正確に用いるために、データ読み込み命令からデータ検索への回路レイテンシーが算出される。次いで、時間のその長さ又はそれより長い長さを表わすクロックサイクル数が、レイテンシーの残りを供給するために用いられる。これにより、実装の変更に基づくパフォーマンスの変化に関するいくつかの実装に関する問題は、解決する。
【０００８】
残念なことに、ASIC設計に用いられるメモリ・マクロを設計する際に、マクロが、別に製造されたASICに対して動作し、かつ様々な用途で用いられる場合には、このことは効果的であろう。従来技術の回路は、最悪のケースに対応するために、パフォーマンスを落とすか、又は、非常に限られた環境下でしか動作させない。
【０００９】
データ読み込みレイテンシーに密接に同期し、かつ採用される製造工程又は動作の環境条件に依存しにくい、データ読み込みレイテンシーを決定する方法を提供することは、効果がある。
【発明の開示】
【課題を解決するための手段】
【００１０】
本発明によれば、
- メモリストレージ内に記憶されているデータに基づく、第1の伝搬遅延を有するデータ信号を検索するためのデータ読み込み動作を開始するステップと、
- メモリデバイスから外部回路に、前記第1のデータ伝搬遅延に類似する伝搬遅延を有しているストローブ信号を供給し、かつ前記メモリデバイスに戻すステップと、
- 前記戻された信号を、製造の変更及び環境の変化に応じて、前記検索されたデータ信号に類似させて作用させて、前記戻されたストローブ信号に基づいて、データ有効性を示すステップとを含む、データ有効性を示す方法が提供される。
【００１１】
本発明の他の観点によれば、
- メモリストレージと、
- 複数のデータポートと、
- 前記メモリストレージ内から前記複数のデータポートへのデータ読み込みのデータ信号を供給するための回路と、
- 第1のストローブ・ポートと、
- 前記第1ストローブ・ポートを介して前記メモリ集積回路の外の回路に、前記供給されたデータ信号の遅延に類似する遅延を有する前記ストローブ信号を供給するための回路と、
- 第2のストローブ・ポートと、
- 前記第2のストローブ・ポートを介して前記メモリ集積回路の外の回路から戻された、前記メモリストレージから検索されたデータのデータ有効性との所定の時間関係を有しているストローブ信号を受けるための回路とを含み、
使用中に、製造の変更及び環境の変化に応じて、前記戻された信号が、前記データ信号に類似して作用しているメモリ集積回路が、供給される。
【発明を実施するための最良の形態】
【００１２】
図1には、従来技術のデータ読み込み回路が示されている。この回路は、複数の入力ポート及び複数の出力ポートを有しているSDRAMデバイス10を含む。図1の回路には、SDRAMクロックを受けるためのクロック入力ポート11、及び複数のSDRAMデータ出力ポート12がある。もちろん、命令入力ポートも、使用時に、CAS信号及びRAS信号を供給するために、通常、存在している。また、アドレス入力ポートは、SDRAMデバイスが複数の読み込みアドレスをサポートするときに、読み込まれるデータ・アドレスを示すアドレス・データを供給するために存在している。
【００１３】
SDRAMクロックとして供給される供給クロック信号sd_clockは、外部のデータ読み込みゲート回路に、フィードバック・クロックを供給するためにも用いられる。例えば、この回路は、外部回路用のデータをラッチするためのラッチを含んでいてもよい。
【００１４】
メモリストレージから複数のSDRAMデータ出力ポートへのデータを得るために、既知のデータ・サイクル数が必要とされる場合には、フィードバック・クロックによって、集積回路内の又は外部回路への信号伝搬に固有の更なる遅延が補償される。これに代えて、そのデータを、ラッチ前に正しくセットアップするということを確実にするために、フィードバック・クロックは、回路設計者によって、最大限可能なレイテンシーに従って遅延されている。フィードバック・クロック信号13は、典型的には、オフチップ、すなわち、SDRAMの外部で生成される。したがって、SDRAM集積回路では、動作のために、単一パッドが必要となる。フィードバック・クロックが、オフチップで生成されるため、それは、他のデータラインにおける動作遅延と類似の動作遅延を受ける。その結果、いくつかのデータ伝搬遅延に関するフィードバックが供給されることになる。
【００１５】
従来技術において明らかであるように、製造工程を変更すると、データ伝搬以外の読み込み動作に関するレイテンシーを含む読み込みデータのレイテンシーが変更されるという結果になるであろう。したがって、クロックレートが変化しないままの場合には、データ有効性に対する遅延として、異なるクロックサイクル数が必要とされる場合がある。このことは、図2のタイムチャートに示される。
【００１６】
図2には、2つの異なる工程で製造される図1の回路に関するデータ読み込みのタイムチャートが、示されている。図2と図3との2つのチャートでは、データ入力時刻及びSDRAMクロックレートは同一のままであるが、データ読み込み可能な時刻は、異なっている。フィードバック・クロックが、いくつかの伝搬遅延に関するこの差の僅かな部分を反映していることは、明らかである。
【００１７】
第2の製造工程のためのラッチ・タイミングは、早すぎて、データをクロックすることができないことは、明白である。これに代えて、この集積回路は、第1の製造工程に対して不必要にレイテンシーが増大する第2の製造工程に従うデータに対して、適切なタイミングでラッチができるように、設計されている。
【００１８】
図4には、本発明の回路の一実施例が示されている。ここで、データストローブ信号41は、SDRAMデバイス40によって生成され、このデバイスの外部に送られる。データ読み込みストローブが、SDRAMデバイスの残りの部分に類似させて製造される回路網に依存するので、データストローブ信号41の時間変動は、この回路の残りの部分の時間変動に類似する。
【００１９】
また、データ読み込みストローブは、SDRAMと同じデバイス内部で動作するので、それは、類似の動作条件を受ける。ストローブ信号生成回路を通常の設計原理に従って設計することにより、例え、温度および製造が変化しても、ストローブ信号は、実際のデータ有効性に関する時間の所定のウィンドウ内での、データ有効性を確実に示すであろう。
【００２０】
さらに、製造工程が変更される場合には、ストローブ信号は、データ有効性に比例して変わる。この結果、データ読み込み動作の最小の付加的なレイテンシーを有する同じ回路によってサポートされる製造工程及び動作条件が、広がる。この柔軟性及び簡潔性を得るために必要なことは、SDRAMデバイスに、又はASIC内に集積化される場合のSDRAM設計ブロックから、出力ポートを付加することである。
【００２１】
図5には、長いデータ読み込みのレイテンシーを有する、図4の回路のタイムチャートが示されている。図6は、短いデータ読み込みのレイテンシーに関する図4の回路のタイムチャートである。もちろん、採用される製造工程と他のパラメータに応じて、いずれも可能である。データ読み込み動作のためのレイテンシーは、図2に示されるレイテンシーと同様であるが、データストローブについては何の問題も生じないことは、明らかである。さらに、図5のタイムチャートの場合、正確に動作することが要求されるので、パフォーマンスは、レイテンシーによって早くなる。図6のチャートの場合、許可されているので、パフォーマンスは、相対的に遅くなる。このように、各部分は、望ましい場合に、他の部分に対する一部分の改良された動作パフォーマンスを許す、それ自身のパフォーマンス特性に対応している。
【００２２】
データを獲得（Capture）するために、帰還したフィードバック・クロックを用いることに代えて、ストローブが用いられる。この信号は、図1のオフチップクロックと類似のパスを通らなければならない。この信号は、オフチップに達し、次いで、以前に用いられたフィードバック・クロックと同じ伝搬時間を発生させるためにオンチップに戻らなければならない。
【００２３】
オンチップに戻ると、そのデータを獲得し、かつ、SDRAMコントローラへの「有効データ」信号を作成するために、それを用いることが可能となる。次いで、読み込みデータが予想されない場合には、アクティブ・ローのストローブがアサートされないので、SDRAMコントローラは、確かな読み込みデータを用いる。SDRAM部が、制御可能でかつ読み込みコマンドより大体2〜3のクロックサイクル前にある、その読み込みデータを、通常通り、ブロードキャストすると、SDRAMコントローラは、そのタイミングサイクルで、この信号をアサートする。フィードバック・ストローブが必然的にこの情報を提供するので、オンチップのSDRAMコントローラのどのクロックサイクルで読み込みデータが有効になるかを知るために、SDRAMコントローラは、もはやソフトウェアにより制御された伝搬遅延情報を、必要としない。
【００２４】
本発明の回路は、製造許容誤差に関係なく、最適なパフォーマンスに近い動作の集積回路もサポートしている。ストローブ信号が、集積回路の動作環境の範囲内で、集積回路内にほぼ適正な時刻に到着するので、製造に関連する又は動作上の問題点によりパフォーマンスが相対的に遅いSDRAMデバイスも、正しく動作する。したがって、この設計は、設計上の制約が極めて少なく、その結果には柔軟性がある。制約がより少ないので、厳密なレイテンシーの計算が不要な柔軟性がある設計が可能になる。
【００２５】
外部回路と言う用語は、ラッチ回路を説明するために用いられているが、この回路とSDRAMとにより、SDRAM回路とは異なる設計ブロックの一部として、同じ集積回路素子の一部を形成させてもよい。通常、SDRAMは単一の集積回路で、かつ外部回路はその外部にある。
【００２６】
別の集積SDRAMデバイスが実装されるときには、本発明の回路には、集積回路からの付加出力パッドが必要となるが、これは改善された機能性と引きかえに許容可能であると考えられる。
【００２７】
従来技術の回路とは異なり、データの読み込みを示すストローブ信号が、データ有効性についての時間の所定のウィンドウ内で発生するので、データは、潜在的に有効な場合のみ、ラッチされることは、有利である。データが、多数サイクル（典型的には、フィードバック・クロックの各サイクル）に渡ってラッチされるので、これは、従来技術の回路に比較して消費電力を低下させる。
【００２８】
周波数、又は動作温度、又はプロセス技術が変化するにつれて、フィードバック・ストローブ伝搬遅延も変化することは、有利である。ソフトウェアによりデータがいつ有効となるかを予測するSDRAMコントローラに代えて、この信号が、SDRAMコントローラへのデータ有効信号を生成するので、データ獲得のエラーを、防止することが出来、その結果強固なシステムを得ることができる。
【００２９】
この効果のためには、最低限の付加ロジック及び付加出力パッドしか必要とされない。幾多の他の実施例を、本発明の範囲又は趣旨から逸脱することなく、案出することが出来る。
【図面の簡単な説明】
【００３０】
【図１】従来技術のデータ読み込み回路を示す図である。
【図２】従来技術のデータ読み込み回路の小さい伝搬遅延に対するタイムチャートである。
【図３】従来技術のデータ読み込み回路の大きい伝搬遅延に対するタイムチャートである。
【図４】データ有効性を示しているデータストローブを有するデータ読み込み回路である。
【図５】図4の回路のレイテンシーが短い遅れ時間に対するタイムチャートである。
【図６】図4の回路のレイテンシーが長い遅れ時間のタイムチャートである。
【符号の説明】
【００３１】
10 SDRAMデバイス
11 クロック入力ポート
12 SDRAMデータ出力バス
13 フィードバック・クロック信号
40 SDRAMデバイス
41 データストローブ信号
【０００１】
本発明は、電子メモリストレージデバイス、特に、出力データに対する充分な準備時間を確実とするための電子メモリデータアクセス・タイミングに関する。
【背景技術】
【０００２】
データメモリは、データのストレージ及び検索に広く使用されている電子デバイスである。通常、データメモリは、設計中又は設計時に有効な電子状態のうちの1つに任意に割り当てられる、一対の可能性のある電子値、すなわちオン又はオフ、「0」又は「1」の形態で、データを記憶していた。
【０００３】
第1のデータメモリストレージデバイスは、各々のフリップフロップが単一ビットを記憶する、従来のフリップフロップに基づいて実行される、空間を消費し、電源を消費する、速度の遅い回路であった。これらの回路は、低速動作用に設計されており、かつ、集積回路の製造方法には、多くの制約があったので、メモリストレージデバイスからデータを検索するためのゲート信号のタイミングは、単純であった。
【０００４】
例えば、回路設計者は、1μSを確実に計時するときに、1μSのデータレイテンシーに対して、メモリデバイスからのストローブ読み込みデータの前に、どのくらいのクロックサイクル数を必要とするのかさえ算出すればよかった。このレイテンシー補償方法は、直接的で、かつ容易に実行することが出来る。
【０００５】
残念ながら、メモリ設計が進化し、かつ、集積回路の製造方法が改善及び多様化するにつれて、上記方法は、より複雑になった。例えば、一つ又は他の方法によって製造される単一のメモリデバイスは、データ読み込みレイテンシーが異なる場合がある。集積回路の実装が、データ読み込みレイテンシーに影響を及ぼす場合もある。回路レイアウト及び使用するクロック周波数が、状況に応じてレイテンシーに影響を及ぼす場合もある。
【０００６】
このため、今日、メモリ設計者は、回路設計、レイアウト、製造材料、製造工程、製造の許容誤差、動作時の温度域等に基づいて、最良のデータ読み込みレイテンシーを決定している。これは、回路設計者にとって困難な作業である。しかし、さらに重要なことは、各々の電位が変化するたびに又はパフォーマンスの結果が低下すると、悪化する可能性があるレイテンシーを補償するために、この作業を、繰り返されなければならないことである。
【０００７】
従来、各データメモリデバイスは、フィードバック・クロックに依存して、データ有効性（データレイテンシーの周期の終わり）を示すデータ読み込み信号を生成していた。このようなフィードバック・クロックは、既に検索されたデータ伝搬に関するデータ読み込みレイテンシー時間のいくつかの点を補償する。フィードバック・クロックを正確に用いるために、データ読み込み命令からデータ検索への回路レイテンシーが算出される。次いで、時間のその長さ又はそれより長い長さを表わすクロックサイクル数が、レイテンシーの残りを供給するために用いられる。これにより、実装の変更に基づくパフォーマンスの変化に関するいくつかの実装に関する問題は、解決する。
【０００８】
残念なことに、ASIC設計に用いられるメモリ・マクロを設計する際に、マクロが、別に製造されたASICに対して動作し、かつ様々な用途で用いられる場合には、このことは効果的であろう。従来技術の回路は、最悪のケースに対応するために、パフォーマンスを落とすか、又は、非常に限られた環境下でしか動作させない。
【０００９】
データ読み込みレイテンシーに密接に同期し、かつ採用される製造工程又は動作の環境条件に依存しにくい、データ読み込みレイテンシーを決定する方法を提供することは、効果がある。
【発明の開示】
【課題を解決するための手段】
【００１０】
本発明によれば、
- メモリストレージ内に記憶されているデータに基づく、第1の伝搬遅延を有するデータ信号を検索するためのデータ読み込み動作を開始するステップと、
- メモリデバイスから外部回路に、前記第1のデータ伝搬遅延に類似する伝搬遅延を有しているストローブ信号を供給し、かつ前記メモリデバイスに戻すステップと、
- 前記戻された信号を、製造の変更及び環境の変化に応じて、前記検索されたデータ信号に類似させて作用させて、前記戻されたストローブ信号に基づいて、データ有効性を示すステップとを含む、データ有効性を示す方法が提供される。
【００１１】
本発明の他の観点によれば、
- メモリストレージと、
- 複数のデータポートと、
- 前記メモリストレージ内から前記複数のデータポートへのデータ読み込みのデータ信号を供給するための回路と、
- 第1のストローブ・ポートと、
- 前記第1ストローブ・ポートを介して前記メモリ集積回路の外の回路に、前記供給されたデータ信号の遅延に類似する遅延を有する前記ストローブ信号を供給するための回路と、
- 第2のストローブ・ポートと、
- 前記第2のストローブ・ポートを介して前記メモリ集積回路の外の回路から戻された、前記メモリストレージから検索されたデータのデータ有効性との所定の時間関係を有しているストローブ信号を受けるための回路とを含み、
使用中に、製造の変更及び環境の変化に応じて、前記戻された信号が、前記データ信号に類似して作用しているメモリ集積回路が、供給される。
【発明を実施するための最良の形態】
【００１２】
図1には、従来技術のデータ読み込み回路が示されている。この回路は、複数の入力ポート及び複数の出力ポートを有しているSDRAMデバイス10を含む。図1の回路には、SDRAMクロックを受けるためのクロック入力ポート11、及び複数のSDRAMデータ出力ポート12がある。もちろん、命令入力ポートも、使用時に、CAS信号及びRAS信号を供給するために、通常、存在している。また、アドレス入力ポートは、SDRAMデバイスが複数の読み込みアドレスをサポートするときに、読み込まれるデータ・アドレスを示すアドレス・データを供給するために存在している。
【００１３】
SDRAMクロックとして供給される供給クロック信号sd_clockは、外部のデータ読み込みゲート回路に、フィードバック・クロックを供給するためにも用いられる。例えば、この回路は、外部回路用のデータをラッチするためのラッチを含んでいてもよい。
【００１４】
メモリストレージから複数のSDRAMデータ出力ポートへのデータを得るために、既知のデータ・サイクル数が必要とされる場合には、フィードバック・クロックによって、集積回路内の又は外部回路への信号伝搬に固有の更なる遅延が補償される。これに代えて、そのデータを、ラッチ前に正しくセットアップするということを確実にするために、フィードバック・クロックは、回路設計者によって、最大限可能なレイテンシーに従って遅延されている。フィードバック・クロック信号13は、典型的には、オフチップ、すなわち、SDRAMの外部で生成される。したがって、SDRAM集積回路では、動作のために、単一パッドが必要となる。フィードバック・クロックが、オフチップで生成されるため、それは、他のデータラインにおける動作遅延と類似の動作遅延を受ける。その結果、いくつかのデータ伝搬遅延に関するフィードバックが供給されることになる。
【００１５】
従来技術において明らかであるように、製造工程を変更すると、データ伝搬以外の読み込み動作に関するレイテンシーを含む読み込みデータのレイテンシーが変更されるという結果になるであろう。したがって、クロックレートが変化しないままの場合には、データ有効性に対する遅延として、異なるクロックサイクル数が必要とされる場合がある。このことは、図2のタイムチャートに示される。
【００１６】
図2には、2つの異なる工程で製造される図1の回路に関するデータ読み込みのタイムチャートが、示されている。図2と図3との2つのチャートでは、データ入力時刻及びSDRAMクロックレートは同一のままであるが、データ読み込み可能な時刻は、異なっている。フィードバック・クロックが、いくつかの伝搬遅延に関するこの差の僅かな部分を反映していることは、明らかである。
【００１７】
第2の製造工程のためのラッチ・タイミングは、早すぎて、データをクロックすることができないことは、明白である。これに代えて、この集積回路は、第1の製造工程に対して不必要にレイテンシーが増大する第2の製造工程に従うデータに対して、適切なタイミングでラッチができるように、設計されている。
【００１８】
図4には、本発明の回路の一実施例が示されている。ここで、データストローブ信号41は、SDRAMデバイス40によって生成され、このデバイスの外部に送られる。データ読み込みストローブが、SDRAMデバイスの残りの部分に類似させて製造される回路網に依存するので、データストローブ信号41の時間変動は、この回路の残りの部分の時間変動に類似する。
【００１９】
また、データ読み込みストローブは、SDRAMと同じデバイス内部で動作するので、それは、類似の動作条件を受ける。ストローブ信号生成回路を通常の設計原理に従って設計することにより、例え、温度および製造が変化しても、ストローブ信号は、実際のデータ有効性に関する時間の所定のウィンドウ内での、データ有効性を確実に示すであろう。
【００２０】
さらに、製造工程が変更される場合には、ストローブ信号は、データ有効性に比例して変わる。この結果、データ読み込み動作の最小の付加的なレイテンシーを有する同じ回路によってサポートされる製造工程及び動作条件が、広がる。この柔軟性及び簡潔性を得るために必要なことは、SDRAMデバイスに、又はASIC内に集積化される場合のSDRAM設計ブロックから、出力ポートを付加することである。
【００２１】
図5には、長いデータ読み込みのレイテンシーを有する、図4の回路のタイムチャートが示されている。図6は、短いデータ読み込みのレイテンシーに関する図4の回路のタイムチャートである。もちろん、採用される製造工程と他のパラメータに応じて、いずれも可能である。データ読み込み動作のためのレイテンシーは、図2に示されるレイテンシーと同様であるが、データストローブについては何の問題も生じないことは、明らかである。さらに、図5のタイムチャートの場合、正確に動作することが要求されるので、パフォーマンスは、レイテンシーによって早くなる。図6のチャートの場合、許可されているので、パフォーマンスは、相対的に遅くなる。このように、各部分は、望ましい場合に、他の部分に対する一部分の改良された動作パフォーマンスを許す、それ自身のパフォーマンス特性に対応している。
【００２２】
データを獲得（Capture）するために、帰還したフィードバック・クロックを用いることに代えて、ストローブが用いられる。この信号は、図1のオフチップクロックと類似のパスを通らなければならない。この信号は、オフチップに達し、次いで、以前に用いられたフィードバック・クロックと同じ伝搬時間を発生させるためにオンチップに戻らなければならない。
【００２３】
オンチップに戻ると、そのデータを獲得し、かつ、SDRAMコントローラへの「有効データ」信号を作成するために、それを用いることが可能となる。次いで、読み込みデータが予想されない場合には、アクティブ・ローのストローブがアサートされないので、SDRAMコントローラは、確かな読み込みデータを用いる。SDRAM部が、制御可能でかつ読み込みコマンドより大体2〜3のクロックサイクル前にある、その読み込みデータを、通常通り、ブロードキャストすると、SDRAMコントローラは、そのタイミングサイクルで、この信号をアサートする。フィードバック・ストローブが必然的にこの情報を提供するので、オンチップのSDRAMコントローラのどのクロックサイクルで読み込みデータが有効になるかを知るために、SDRAMコントローラは、もはやソフトウェアにより制御された伝搬遅延情報を、必要としない。
【００２４】
本発明の回路は、製造許容誤差に関係なく、最適なパフォーマンスに近い動作の集積回路もサポートしている。ストローブ信号が、集積回路の動作環境の範囲内で、集積回路内にほぼ適正な時刻に到着するので、製造に関連する又は動作上の問題点によりパフォーマンスが相対的に遅いSDRAMデバイスも、正しく動作する。したがって、この設計は、設計上の制約が極めて少なく、その結果には柔軟性がある。制約がより少ないので、厳密なレイテンシーの計算が不要な柔軟性がある設計が可能になる。
【００２５】
外部回路と言う用語は、ラッチ回路を説明するために用いられているが、この回路とSDRAMとにより、SDRAM回路とは異なる設計ブロックの一部として、同じ集積回路素子の一部を形成させてもよい。通常、SDRAMは単一の集積回路で、かつ外部回路はその外部にある。
【００２６】
別の集積SDRAMデバイスが実装されるときには、本発明の回路には、集積回路からの付加出力パッドが必要となるが、これは改善された機能性と引きかえに許容可能であると考えられる。
【００２７】
従来技術の回路とは異なり、データの読み込みを示すストローブ信号が、データ有効性についての時間の所定のウィンドウ内で発生するので、データは、潜在的に有効な場合のみ、ラッチされることは、有利である。データが、多数サイクル（典型的には、フィードバック・クロックの各サイクル）に渡ってラッチされるので、これは、従来技術の回路に比較して消費電力を低下させる。
【００２８】
周波数、又は動作温度、又はプロセス技術が変化するにつれて、フィードバック・ストローブ伝搬遅延も変化することは、有利である。ソフトウェアによりデータがいつ有効となるかを予測するSDRAMコントローラに代えて、この信号が、SDRAMコントローラへのデータ有効信号を生成するので、データ獲得のエラーを、防止することが出来、その結果強固なシステムを得ることができる。
【００２９】
この効果のためには、最低限の付加ロジック及び付加出力パッドしか必要とされない。幾多の他の実施例を、本発明の範囲又は趣旨から逸脱することなく、案出することが出来る。
【図面の簡単な説明】
【００３０】
【図１】従来技術のデータ読み込み回路を示す図である。
【図２】従来技術のデータ読み込み回路の小さい伝搬遅延に対するタイムチャートである。
【図３】従来技術のデータ読み込み回路の大きい伝搬遅延に対するタイムチャートである。
【図４】データ有効性を示しているデータストローブを有するデータ読み込み回路である。
【図５】図4の回路のレイテンシーが短い遅れ時間に対するタイムチャートである。
【図６】図4の回路のレイテンシーが長い遅れ時間のタイムチャートである。
【符号の説明】
【００３１】
10 SDRAMデバイス
11 クロック入力ポート
12 SDRAMデータ出力バス
13 フィードバック・クロック信号
40 SDRAMデバイス
41 データストローブ信号
Claims (5)
- - メモリストレージ内に記憶されているデータに基づく、第1の伝搬遅延を有するデータ信号を検索するためのデータ読み込み動作を開始するステップと、
- メモリデバイスから外部回路に、前記第1のデータ伝搬遅延に類似する伝搬遅延を有しているストローブ信号を供給し、かつ前記メモリデバイスに戻すステップと、
- 前記戻された信号を、製造の変更及び環境の変化に応じて、前記検索されたデータ信号に類似させて作用させて、前記戻されたストローブ信号に基づいて、データ有効性を示すステップとを含む、データ有効性を示す方法。 - 前記データは、あらゆるクロックサイクルより少ないクロックサイクルで前記メモリ回路からラッチされる請求項1に記載の方法。
- 前記メモリは、SDRAMメモリデバイスである請求項2に記載の方法。
- 前記SDRAMは、前記SDRAMメモリデバイスからストローブ信号を供給するための第1出力パッドと、前記戻されたストローブ信号を受けるための第2の出力パッドとを含む請求項3に記載の方法。
- - メモリストレージと、
- 複数のデータポートと、
- 前記メモリストレージ内から前記複数のデータポートへのデータ読み込みのデータ信号を供給するための回路と、
- 第1のストローブ・ポートと、
- 前記第1ストローブ・ポートを介して前記メモリ集積回路の外の回路に、前記供給されたデータ信号の遅延に類似する遅延を有する前記ストローブ信号を供給するための回路と、
- 第2のストローブ・ポートと、
- 前記第2のストローブ・ポートを介して前記メモリ集積回路の外の回路から戻された、前記メモリストレージから検索されたデータのデータ有効性との所定の時間関係を有しているストローブ信号を受けるための回路とを含み、
使用中に、製造の変更及び環境の変化に応じて、前記戻された信号が、前記データ信号に類似して作用しているメモリ集積回路。
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