JP2000035914A - メモリコントロ−ラ - Google Patents
メモリコントロ−ラInfo
- Publication number
- JP2000035914A JP2000035914A JP10204957A JP20495798A JP2000035914A JP 2000035914 A JP2000035914 A JP 2000035914A JP 10204957 A JP10204957 A JP 10204957A JP 20495798 A JP20495798 A JP 20495798A JP 2000035914 A JP2000035914 A JP 2000035914A
- Authority
- JP
- Japan
- Prior art keywords
- data
- timing
- read
- page
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 メモリデ−タ読出しの動作周波数を数種に設
定可とする。読出し速度の高速化。数種のペ−ジ長のペ
ージモード付フラッシュメモリに適用可。 【解決手段】 ペ−ジモ−ド付フラッシュメモリのアク
セススピ−ドに対応する読出しラッチタイミングデ−タ
を格納するレジスタＣｏ０Ｔｉｍ，Ｃｏ０ＰＴｉｍおよ
びそのデ−タが表わす値分読出しアドレス確定時間Ｒ１
〜Ｒ３を延長するためのタイミング監視ＴＭＣを備える
メモリコントロ−ラ。メモリアクセス可能最大ペ−ジ長
ｍを格納するレジスタを更に備え、ｎＷＯＲＤアクセス
の要求に応答して、最初の１ＷＯＲＤはランダムアクセ
ス時間のタイミングＣｏ０Ｔｉｍで読出デ−タをラッチ
し、次の２からｍＷＯＲＤ目はペ−ジアクセスタイムの
タイミングＣｏ０ＰＴｉｍで読出デ−タをラッチするＣ
ＰＵ、を更に備える。
定可とする。読出し速度の高速化。数種のペ−ジ長のペ
ージモード付フラッシュメモリに適用可。 【解決手段】 ペ−ジモ−ド付フラッシュメモリのアク
セススピ−ドに対応する読出しラッチタイミングデ−タ
を格納するレジスタＣｏ０Ｔｉｍ，Ｃｏ０ＰＴｉｍおよ
びそのデ−タが表わす値分読出しアドレス確定時間Ｒ１
〜Ｒ３を延長するためのタイミング監視ＴＭＣを備える
メモリコントロ−ラ。メモリアクセス可能最大ペ−ジ長
ｍを格納するレジスタを更に備え、ｎＷＯＲＤアクセス
の要求に応答して、最初の１ＷＯＲＤはランダムアクセ
ス時間のタイミングＣｏ０Ｔｉｍで読出デ−タをラッチ
し、次の２からｍＷＯＲＤ目はペ−ジアクセスタイムの
タイミングＣｏ０ＰＴｉｍで読出デ−タをラッチするＣ
ＰＵ、を更に備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ペ−ジモ−ド付フ
ラッシュメモリよりデ−タを読出すメモリコントロ−ラ
に関し、特に、動作周波数を数種に設定しうるメモリコ
ントロ−ラに関する。
ラッシュメモリよりデ−タを読出すメモリコントロ−ラ
に関し、特に、動作周波数を数種に設定しうるメモリコ
ントロ−ラに関する。
【０００２】
【従来の技術】従来のメモリコントローラでは、動作周
波数が決まっている。例えば、動作周波数３３［ＭＨ
ｚ］で固定になっていて、メモリのアクセススピードが
１００［ｎｓｅｃ］であると仮定すると、メモリの読み
出し時にはＣＳ信号とアドレスとＯＥ信号がアサートさ
れてから１００［ｎｓｅｃ］後に読み出しデータが有効
となるので、メモリコントローラは、３３［ＭＨｚ］の
クロック（１周期が３０［ｎｓｅｃ］）では、４クロッ
ク後にデータをラッチすればよいことになる。
波数が決まっている。例えば、動作周波数３３［ＭＨ
ｚ］で固定になっていて、メモリのアクセススピードが
１００［ｎｓｅｃ］であると仮定すると、メモリの読み
出し時にはＣＳ信号とアドレスとＯＥ信号がアサートさ
れてから１００［ｎｓｅｃ］後に読み出しデータが有効
となるので、メモリコントローラは、３３［ＭＨｚ］の
クロック（１周期が３０［ｎｓｅｃ］）では、４クロッ
ク後にデータをラッチすればよいことになる。
【０００３】
【発明が解決しようとする課題】ところが周波数を５０
［ＭＨｚ］（１周期が２０［ｎｓｅｃ］）に上げた場合
は、メモリコントローラが４クロック後にデータをラッ
チする固定的な構造になっているため、８０［ｎｓｅ
ｃ］後にデータをラッチしてしまい、無効なデータをリ
ードデータとしてしまう不具合があった。また、従来は
ページモードフラッシュメモリを想定していないメモリ
コントローラであるために、同一ページ内ではアクセス
時間がランダムアクセスと比べて早いペ−ジアクセスで
使用することができない。例えば、ランダムアクセス時
間は９０［ｎｓｅｃ］、ページアクセス時間は３５［ｎ
ｓｅｃ］といったようにページアクセス時間の方が圧倒
的に早い。ところが全てランダムアクセスである遅いア
クセススピードのタイミングでデータをラッチするた
め、メモリの性能からすると無駄があった。
［ＭＨｚ］（１周期が２０［ｎｓｅｃ］）に上げた場合
は、メモリコントローラが４クロック後にデータをラッ
チする固定的な構造になっているため、８０［ｎｓｅ
ｃ］後にデータをラッチしてしまい、無効なデータをリ
ードデータとしてしまう不具合があった。また、従来は
ページモードフラッシュメモリを想定していないメモリ
コントローラであるために、同一ページ内ではアクセス
時間がランダムアクセスと比べて早いペ−ジアクセスで
使用することができない。例えば、ランダムアクセス時
間は９０［ｎｓｅｃ］、ページアクセス時間は３５［ｎ
ｓｅｃ］といったようにページアクセス時間の方が圧倒
的に早い。ところが全てランダムアクセスである遅いア
クセススピードのタイミングでデータをラッチするた
め、メモリの性能からすると無駄があった。
【０００４】メモリメーカーの違いによりランダムアク
セススピード及びページアクセススピードが異なった
り、またメモリのデザインルールが微細になり、より高
速になったりしてアクセススピードが新しいデザインの
チップのほうが速くなる傾向がある。従来でも数種類の
アクセススピードに対応したメモリコントローラがあっ
たが、ページモードフラッシュメモリのようなランダム
アクセス用とページアクセス用のスピードをそれぞれ設
定できるメモリコントローラは無かった。
セススピード及びページアクセススピードが異なった
り、またメモリのデザインルールが微細になり、より高
速になったりしてアクセススピードが新しいデザインの
チップのほうが速くなる傾向がある。従来でも数種類の
アクセススピードに対応したメモリコントローラがあっ
たが、ページモードフラッシュメモリのようなランダム
アクセス用とページアクセス用のスピードをそれぞれ設
定できるメモリコントローラは無かった。
【０００５】従来ではフラッシュメモリのページモード
をサポートしていないため、ページ長がデバイスメーカ
ーの違いにより４ＷＯＲＤであったり８ＷＯＲＤであっ
たりすることはあまり問題にはならなかった。しかしな
がらページモード付フラッシュメモリを使用するにあた
って、ページ長の違いは問題になる。メモリコントロー
ラの作りを例えば４ＷＯＲＤ固定としてしまえば、８Ｗ
ＯＲＤ長が可能なページモード付フラッシュメモリを使
用しても４ＷＯＲＤの２回連続のアクセスになってしま
い、デバイスの性能を出し切れない。また、逆に８ＷＯ
ＲＤ固定長でメモリコントローラを作ってしまうと、４
ＷＯＲＤ長しかできないデバイスを使用した際に５ＷＯ
ＲＤ目のデータが有効になる前にデーターをラッチする
ことになり、結果としてデータをうまく読むことができ
なくなる。
をサポートしていないため、ページ長がデバイスメーカ
ーの違いにより４ＷＯＲＤであったり８ＷＯＲＤであっ
たりすることはあまり問題にはならなかった。しかしな
がらページモード付フラッシュメモリを使用するにあた
って、ページ長の違いは問題になる。メモリコントロー
ラの作りを例えば４ＷＯＲＤ固定としてしまえば、８Ｗ
ＯＲＤ長が可能なページモード付フラッシュメモリを使
用しても４ＷＯＲＤの２回連続のアクセスになってしま
い、デバイスの性能を出し切れない。また、逆に８ＷＯ
ＲＤ固定長でメモリコントローラを作ってしまうと、４
ＷＯＲＤ長しかできないデバイスを使用した際に５ＷＯ
ＲＤ目のデータが有効になる前にデーターをラッチする
ことになり、結果としてデータをうまく読むことができ
なくなる。
【０００６】本発明は、メモリからのデ−タ読出しに支
障を来たすことなく動作周波数を数種に設定することが
できるメモリコントロ−ラを提供することを第１の目的
とし、読出し速度を高く設定しうるメモリコントロ−ラ
を提供することを第２の目的とし、数種のペ−ジ長のペ
ージモード付フラッシュメモリのそれぞれに適用しうる
メモリコントロ−ラを提供することを第３の目的とす
る。
障を来たすことなく動作周波数を数種に設定することが
できるメモリコントロ−ラを提供することを第１の目的
とし、読出し速度を高く設定しうるメモリコントロ−ラ
を提供することを第２の目的とし、数種のペ−ジ長のペ
ージモード付フラッシュメモリのそれぞれに適用しうる
メモリコントロ−ラを提供することを第３の目的とす
る。
【０００７】
【課題を解決するための手段】（１）ペ−ジモ−ド付フ
ラッシュメモリよりデ−タを読出すメモリコントロ−ラ
において、ペ−ジモ−ド付フラッシュメモリのアクセス
スピ−ドに対応する読出しラッチタイミングデ−タを格
納するためのレジスタ(Co0Tim,Co0PTim)および該レジス
タのラッチタイミングデ−タが表わす値分読出しアドレ
ス確定時間(R1〜R3)を延長するためのタイミング監視手
段(TMC)を備えることを特徴とする、ペ−ジモ−ド付フ
ラッシュメモリよりデ−タを読出すメモリコントロ−
ラ。
ラッシュメモリよりデ−タを読出すメモリコントロ−ラ
において、ペ−ジモ−ド付フラッシュメモリのアクセス
スピ−ドに対応する読出しラッチタイミングデ−タを格
納するためのレジスタ(Co0Tim,Co0PTim)および該レジス
タのラッチタイミングデ−タが表わす値分読出しアドレ
ス確定時間(R1〜R3)を延長するためのタイミング監視手
段(TMC)を備えることを特徴とする、ペ−ジモ−ド付フ
ラッシュメモリよりデ−タを読出すメモリコントロ−
ラ。
【０００８】なお、理解を容易にするためにカッコ内に
は、図面に示し後述する実施例の対応要素の記号を、参
考までに付記した。
は、図面に示し後述する実施例の対応要素の記号を、参
考までに付記した。
【０００９】これによれば、ページモード付フラッシュ
メモリを使用している電子機器において、メモリコント
ローラの動作周波数を変化させてもその周波数に応じた
適切なクロック数を設定することができる。どの動作周
波数でもデータが不確定な時にデータをラッチすること
なく、またデータが既に確定しているにもかかわらず無
駄に時間を待つことなく、その動作周波数に応じた最適
なタイミングでメモリをアクセスすることができる。
メモリを使用している電子機器において、メモリコント
ローラの動作周波数を変化させてもその周波数に応じた
適切なクロック数を設定することができる。どの動作周
波数でもデータが不確定な時にデータをラッチすること
なく、またデータが既に確定しているにもかかわらず無
駄に時間を待つことなく、その動作周波数に応じた最適
なタイミングでメモリをアクセスすることができる。
【００１０】
【発明の実施の形態】（２）前記レジスタ(Co0Tim,Co0P
Tim)は、ランダムアクセススピ−ドに対応する読出しラ
ッチタイミングデ−タ(Co0Tim)を格納するためのレジス
タおよびペ−ジアクセススピ−ドに対応する読出しラッ
チタイミングデ−タ(Co0PTim)を格納するためのレジス
タを含む。
Tim)は、ランダムアクセススピ−ドに対応する読出しラ
ッチタイミングデ−タ(Co0Tim)を格納するためのレジス
タおよびペ−ジアクセススピ−ドに対応する読出しラッ
チタイミングデ−タ(Co0PTim)を格納するためのレジス
タを含む。
【００１１】これによれば、ページモード付フラッシュ
メモリのランダムアクセススピード及びページアクセス
スピードが、半導体デバイスメーカーが違うことや設計
ルールの違いによりさまざまな値を取りうるが、レジス
タにランダムアクセススピ−ドに対応する読出しラッチ
タイミングデ−タ(Co0Tim)およびペ−ジアクセススピ−
ドに対応する読出しラッチタイミングデ−タ(Co0PTim)
を設定することにより、メモリおよびメモリコントロ−
ラのすべての品種に対応できる。レジスタに使用するデ
バイス固有のランダムアクセススピードやページアクセ
ススピードのデータに、その時の動作周波数から計算さ
れた値を設定することによりすべての品種において常に
最適のタイミングでデバイスにアクセスすることが可能
になる。 （３）前記ペ−ジモ−ド付フラッシュメモリのアクセス
可能な最大ペ−ジ長ｍを格納するためのレジスタ、およ
び、ｎＷＯＲＤアクセスの要求に応答して、最初の１Ｗ
ＯＲＤはランダムアクセス時間のタイミング(Co0Tim)で
読出デ−タをラッチし、次の２からｍＷＯＲＤ目はペ−
ジアクセスタイムのタイミング(Co0PTim)で読出デ−タ
をラッチし、そして再びｍ＋１ＷＯＲＤ目はランダムア
クセスタイムのタイミングで読出デ−タをラッチしｍ＋
２から２ｍＷＯＲＤ目はペ−ジアクセスタイムのタイミ
ングで読出デ−タをラッチするＣＰＵ、を更に備えるメ
モリコントロ−ラ。
メモリのランダムアクセススピード及びページアクセス
スピードが、半導体デバイスメーカーが違うことや設計
ルールの違いによりさまざまな値を取りうるが、レジス
タにランダムアクセススピ−ドに対応する読出しラッチ
タイミングデ−タ(Co0Tim)およびペ−ジアクセススピ−
ドに対応する読出しラッチタイミングデ−タ(Co0PTim)
を設定することにより、メモリおよびメモリコントロ−
ラのすべての品種に対応できる。レジスタに使用するデ
バイス固有のランダムアクセススピードやページアクセ
ススピードのデータに、その時の動作周波数から計算さ
れた値を設定することによりすべての品種において常に
最適のタイミングでデバイスにアクセスすることが可能
になる。 （３）前記ペ−ジモ−ド付フラッシュメモリのアクセス
可能な最大ペ−ジ長ｍを格納するためのレジスタ、およ
び、ｎＷＯＲＤアクセスの要求に応答して、最初の１Ｗ
ＯＲＤはランダムアクセス時間のタイミング(Co0Tim)で
読出デ−タをラッチし、次の２からｍＷＯＲＤ目はペ−
ジアクセスタイムのタイミング(Co0PTim)で読出デ−タ
をラッチし、そして再びｍ＋１ＷＯＲＤ目はランダムア
クセスタイムのタイミングで読出デ−タをラッチしｍ＋
２から２ｍＷＯＲＤ目はペ−ジアクセスタイムのタイミ
ングで読出デ−タをラッチするＣＰＵ、を更に備えるメ
モリコントロ−ラ。
【００１２】これによれば、フラッシュメモリのページ
モード時のＷＯＲＤ長を指定することにより、長い連続
アクセスをそのデバイスで可能なＷＯＲＤ長に分割する
ことでさまざまな種類のデバイスに対応することができ
る。現在、可能なページ長が異なるデバイスが存在する
状態において、使用できるデバイスの範囲が広がり、そ
のときに性能とコストの見合った最適なデバイスを採用
することができる。
モード時のＷＯＲＤ長を指定することにより、長い連続
アクセスをそのデバイスで可能なＷＯＲＤ長に分割する
ことでさまざまな種類のデバイスに対応することができ
る。現在、可能なページ長が異なるデバイスが存在する
状態において、使用できるデバイスの範囲が広がり、そ
のときに性能とコストの見合った最適なデバイスを採用
することができる。
【００１３】本発明の他の目的および特徴は、図面を参
照した以下の実施例の説明より明らかになろう。
照した以下の実施例の説明より明らかになろう。
【００１４】
【実施例】実施例について説明する。現在、開発中のRo
cky-R ASICを例に挙げ説明する。Rocky-R ASIC は、Ｃ
ＰＵを含むプリンタ用 ASIC (Application Specific In
tegrated Circuit)であり、メモリコントロ−ラを含
み、動作クロック周波数を４４．００−６６．６６［Ｍ
Ｈｚ］の間で可変することができる。Rocky-R ASICの内
部レジスタの中の、ＡＣＫ制御のSPECIAL TIMING CONTR
OL 0 レジスタのアドレスB0000031(H)に、ページモード
フラッシュメモリ用の延長時間レジスタがあり、該レジ
スタは、３ビットのデ−タビットＤ１８〜１６を記憶す
る第１領域Ｃｏ０Ｔｉｍと、４ビットのデ−タビットＤ
２３〜２０を記憶する第２領域Ｃｏ０ＰＴｉｍとで構成
されている。
cky-R ASICを例に挙げ説明する。Rocky-R ASIC は、Ｃ
ＰＵを含むプリンタ用 ASIC (Application Specific In
tegrated Circuit)であり、メモリコントロ−ラを含
み、動作クロック周波数を４４．００−６６．６６［Ｍ
Ｈｚ］の間で可変することができる。Rocky-R ASICの内
部レジスタの中の、ＡＣＫ制御のSPECIAL TIMING CONTR
OL 0 レジスタのアドレスB0000031(H)に、ページモード
フラッシュメモリ用の延長時間レジスタがあり、該レジ
スタは、３ビットのデ−タビットＤ１８〜１６を記憶す
る第１領域Ｃｏ０Ｔｉｍと、４ビットのデ−タビットＤ
２３〜２０を記憶する第２領域Ｃｏ０ＰＴｉｍとで構成
されている。
【００１５】第１領域Ｃｏ０Ｔｉｍの３ビットＤ１８〜
１６のデ−タで、フラッシュメモリのリード時の１ＷＯ
ＲＤ目の読出しデータのラッチのタイミングを変えるこ
とができる。第２領域Ｃｏ０ＰＴｉｍの４ビットＤ２３
〜２０のデ−タで、フラッシュメモリのリード時の２Ｗ
ＯＲＤ目以降のデータのラッチのタイミングを変えるこ
とができる。単位はクロック数であり、ＡＳＩＣ動作周
波数を高くする場合は１クロックの周期が短くなるた
め、クロック数を大きく設定する。また、動作周波数を
低くする場合は１クロックの周期が長くなるため、クロ
ック数を小さく設定する。
１６のデ−タで、フラッシュメモリのリード時の１ＷＯ
ＲＤ目の読出しデータのラッチのタイミングを変えるこ
とができる。第２領域Ｃｏ０ＰＴｉｍの４ビットＤ２３
〜２０のデ−タで、フラッシュメモリのリード時の２Ｗ
ＯＲＤ目以降のデータのラッチのタイミングを変えるこ
とができる。単位はクロック数であり、ＡＳＩＣ動作周
波数を高くする場合は１クロックの周期が短くなるた
め、クロック数を大きく設定する。また、動作周波数を
低くする場合は１クロックの周期が長くなるため、クロ
ック数を小さく設定する。
【００１６】Rocky-R ASICの内部レジスタの中にはま
た、ペ−ジモ−ド付フラッシュメモリのアクセス可能な
最大ペ−ジ長ｍを格納するためのペ−ジ長レジスタがあ
る。このペ−ジ長レジスタに、使用するページモードフ
ラッシュメモリの使用可能なページ長すなわち最大ペ−
ジ長をセットする。実施例のRocky-R ASICでは、２ビッ
トのペ−ジ長レジスタを設け、００：４ＷＯＲＤ、０
１：８ＷＯＲＤ、１０：１６ＷＯＲＤ、１１：３２ＷＯ
ＲＤと、該レジスタに格納するデ−タを決めている。
現在あるページモード付フラッシュメモリやＭＡＳＫメ
モリなどのページ長さは、４及び８ＷＯＲＤが主流で、
１６ＷＯＲＤができるメーカーもある。Rocky-R ASICの
ＣＰＵは、ペ−ジ長レジスタのデ−タが指定する、メモ
リが使用可能なページ長ｍ（ＷＯＲＤ）を最大の連続ア
クセスとなるように制御する。
た、ペ−ジモ−ド付フラッシュメモリのアクセス可能な
最大ペ−ジ長ｍを格納するためのペ−ジ長レジスタがあ
る。このペ−ジ長レジスタに、使用するページモードフ
ラッシュメモリの使用可能なページ長すなわち最大ペ−
ジ長をセットする。実施例のRocky-R ASICでは、２ビッ
トのペ−ジ長レジスタを設け、００：４ＷＯＲＤ、０
１：８ＷＯＲＤ、１０：１６ＷＯＲＤ、１１：３２ＷＯ
ＲＤと、該レジスタに格納するデ−タを決めている。
現在あるページモード付フラッシュメモリやＭＡＳＫメ
モリなどのページ長さは、４及び８ＷＯＲＤが主流で、
１６ＷＯＲＤができるメーカーもある。Rocky-R ASICの
ＣＰＵは、ペ−ジ長レジスタのデ−タが指定する、メモ
リが使用可能なページ長ｍ（ＷＯＲＤ）を最大の連続ア
クセスとなるように制御する。
【００１７】例えば、ペ−ジ長レジスタに００：４ＷＯ
ＲＤ（ｍ＝４）がある場合に、８ＷＯＲＤアクセス（ｎ
＝８）の要求がメモリコントローラすなわちRocky-R AS
ICのＣＰＵに要求された場合、メモリコントローラは、
最初の１ＷＯＲＤは、延長時間レジスタの第１領域Ｃｏ
０Ｔｉｍのデ−タにて指定されるランダムアクセス時間
のタイミング（Ｃｏ０Ｔｉｍ）で読出データをラッチ
し、次の２から４ＷＯＲＤ目（２〜ｍ）は、延長時間レ
ジスタの第２領域Ｃｏ０ＰＴｉｍのデ−タにて指定され
るページアクセスタイムのタイミング（Ｃｏ０ＰＴｉ
ｍ）で読出データをラッチする。
ＲＤ（ｍ＝４）がある場合に、８ＷＯＲＤアクセス（ｎ
＝８）の要求がメモリコントローラすなわちRocky-R AS
ICのＣＰＵに要求された場合、メモリコントローラは、
最初の１ＷＯＲＤは、延長時間レジスタの第１領域Ｃｏ
０Ｔｉｍのデ−タにて指定されるランダムアクセス時間
のタイミング（Ｃｏ０Ｔｉｍ）で読出データをラッチ
し、次の２から４ＷＯＲＤ目（２〜ｍ）は、延長時間レ
ジスタの第２領域Ｃｏ０ＰＴｉｍのデ−タにて指定され
るページアクセスタイムのタイミング（Ｃｏ０ＰＴｉ
ｍ）で読出データをラッチする。
【００１８】そして再び、５ＷＯＲＤ目（ｍ＋１）は、
ランダムアクセスタイムのタイミング（Ｃｏ０Ｔｉｍ）
で読出データをラッチし、６から８ＷＯＲＤ目（ｍ＋２
〜２ｍ）は、ページアクセスタイムのタイミング（Ｃｏ
０ＰＴｉｍ）でデータをラッチする。このように、設定
値（ｍ）を最大のページアクセス可能な数として制御す
る。上記例では８ＷＯＲＤアクセスを４ＷＯＲＤアクセ
ス２回に置き換えていることになる。
ランダムアクセスタイムのタイミング（Ｃｏ０Ｔｉｍ）
で読出データをラッチし、６から８ＷＯＲＤ目（ｍ＋２
〜２ｍ）は、ページアクセスタイムのタイミング（Ｃｏ
０ＰＴｉｍ）でデータをラッチする。このように、設定
値（ｍ）を最大のページアクセス可能な数として制御す
る。上記例では８ＷＯＲＤアクセスを４ＷＯＲＤアクセ
ス２回に置き換えていることになる。
【００１９】図１に、延長時間レジスタＣｏ０Ｔｉｍ，
Ｃｏ０ＰＴｉｍのデ−タに対応してアドレス確定時間を
定めるためにRocky-R ASIC に備えたタイミング監視回
路ＴＭＣの構成を示す。Rocky-R ASIC のＣＰＵは、ペ
−ジモ−ド付フラッシュメモリのアクセス可能な最大ペ
−ジ長ｍを格納するためのペ−ジ長レジスタのデ−タ
ｍ、および、ｎＷＯＲＤアクセスの要求に応答して、最
初の１ＷＯＲＤはランダムアクセス時間のタイミング
（Ｃｏ０Ｔｉｍ）でメモリの読出デ−タをラッチし、次
の２からｍＷＯＲＤ目はペ−ジアクセスタイムのタイミ
ング（Ｃｏ０ＰＴｉｍ）で読出デ−タをラッチし、そし
て再びｍ＋１ＷＯＲＤ目はランダムアクセスタイムのタ
イミング（Ｃｏ０Ｔｉｍ）で読出デ−タをラッチし、ｍ
＋２から２ｍＷＯＲＤ目はペ−ジアクセスタイムのタイ
ミング（Ｃｏ０ＰＴｉｍ）で読出デ−タをラッチする。
Ｃｏ０ＰＴｉｍのデ−タに対応してアドレス確定時間を
定めるためにRocky-R ASIC に備えたタイミング監視回
路ＴＭＣの構成を示す。Rocky-R ASIC のＣＰＵは、ペ
−ジモ−ド付フラッシュメモリのアクセス可能な最大ペ
−ジ長ｍを格納するためのペ−ジ長レジスタのデ−タ
ｍ、および、ｎＷＯＲＤアクセスの要求に応答して、最
初の１ＷＯＲＤはランダムアクセス時間のタイミング
（Ｃｏ０Ｔｉｍ）でメモリの読出デ−タをラッチし、次
の２からｍＷＯＲＤ目はペ−ジアクセスタイムのタイミ
ング（Ｃｏ０ＰＴｉｍ）で読出デ−タをラッチし、そし
て再びｍ＋１ＷＯＲＤ目はランダムアクセスタイムのタ
イミング（Ｃｏ０Ｔｉｍ）で読出デ−タをラッチし、ｍ
＋２から２ｍＷＯＲＤ目はペ−ジアクセスタイムのタイ
ミング（Ｃｏ０ＰＴｉｍ）で読出デ−タをラッチする。
【００２０】ラッチＬＡ１に書込まれたデ−タ（Ｃｏ０
Ｔｉｍ／Ｃｏ０ＰＴｉｍのデ−タ）が表わす数がａ（ａ
＝１〜８）であると、デコ−ダＤＣ１の出力ラインａが
高レベルＨとなり、高レベルＨの信号Ｒ２が、フリップ
フロップＦ１〜Ｆ８で構成されるシリアルシフト、パラ
レル出力のシフトレジスタに与えられると、クロックパ
ルスＣＬＫがａ個到来したときにフリップフロップＦａ
の出力がＲ２＝Ｈとなって、アンドゲ−トＡａの出力が
Ｈとなり、オアゲ−トＯＲ１の出力Ｒ３がＨとなる。す
なわち、オアゲ−トＯＲ１の出力Ｒ３は、Ｒ２＝Ｈが与
えられてから、ラッチＬＡ１に与えられているデ−タ
（Ｃｏ０Ｔｉｍ／Ｃｏ０ＰＴｉｍのデ−タ）が表わす数
ａに相当する数ａのクロックパルスＣＬＫが到来したと
きに、Ｈとなり、これが、ラッチＬＡ１に与えられてい
るデ−タが指定する数ａ分のクロックパルスＣＬＫが到
来し終ったこと（カウントアップ完了）を意味する。
Ｔｉｍ／Ｃｏ０ＰＴｉｍのデ−タ）が表わす数がａ（ａ
＝１〜８）であると、デコ−ダＤＣ１の出力ラインａが
高レベルＨとなり、高レベルＨの信号Ｒ２が、フリップ
フロップＦ１〜Ｆ８で構成されるシリアルシフト、パラ
レル出力のシフトレジスタに与えられると、クロックパ
ルスＣＬＫがａ個到来したときにフリップフロップＦａ
の出力がＲ２＝Ｈとなって、アンドゲ−トＡａの出力が
Ｈとなり、オアゲ−トＯＲ１の出力Ｒ３がＨとなる。す
なわち、オアゲ−トＯＲ１の出力Ｒ３は、Ｒ２＝Ｈが与
えられてから、ラッチＬＡ１に与えられているデ−タ
（Ｃｏ０Ｔｉｍ／Ｃｏ０ＰＴｉｍのデ−タ）が表わす数
ａに相当する数ａのクロックパルスＣＬＫが到来したと
きに、Ｈとなり、これが、ラッチＬＡ１に与えられてい
るデ−タが指定する数ａ分のクロックパルスＣＬＫが到
来し終ったこと（カウントアップ完了）を意味する。
【００２１】図２に、フラッシュメモリの、２ＷＯＲＤ
リ−ドアクセスの場合のリードシーケンスを示す。図中
の“Ｒ２”のステートの数が、レジスタＣｏ０Ｔｉｍ，
Ｃｏ０ＰＴｉｍの設定値により変化する。１ＷＯＲＤ以
下のアクセスでは、２回目のＲ１〜Ｒ３が存在せず、４
ＷＯＲＤ以上のアクセスではＲ１〜Ｒ３が必要回数分繰
返えされる。連続するアクセスのタイミングＲ１では、
ＲＯＣＳ＿，ＯＥはネゲ−トされない。図２は、４４Ｍ
Ｈｚ、Ｔacc＝１３０ns（Ｃｏ０Ｔｉｍ＝４，Ｃｏ０Ｐ
Ｔｉｍ＝５）の設定時のもの。アドレス確定時間は、レ
ジスタＣｏ０Ｔｉｍ，Ｃｏ０ＰＴｉｍの設定により延長
される（各アクセスで、Ｒ２が設定された回数＋１回繰
り返される）。
リ−ドアクセスの場合のリードシーケンスを示す。図中
の“Ｒ２”のステートの数が、レジスタＣｏ０Ｔｉｍ，
Ｃｏ０ＰＴｉｍの設定値により変化する。１ＷＯＲＤ以
下のアクセスでは、２回目のＲ１〜Ｒ３が存在せず、４
ＷＯＲＤ以上のアクセスではＲ１〜Ｒ３が必要回数分繰
返えされる。連続するアクセスのタイミングＲ１では、
ＲＯＣＳ＿，ＯＥはネゲ−トされない。図２は、４４Ｍ
Ｈｚ、Ｔacc＝１３０ns（Ｃｏ０Ｔｉｍ＝４，Ｃｏ０Ｐ
Ｔｉｍ＝５）の設定時のもの。アドレス確定時間は、レ
ジスタＣｏ０Ｔｉｍ，Ｃｏ０ＰＴｉｍの設定により延長
される（各アクセスで、Ｒ２が設定された回数＋１回繰
り返される）。
【００２２】すなわち、１，ｍ＋１，２ｍ＋１，・・・
のＷＯＲＤでは、Rocky-R ASIC のＣＰＵは、延長時間
レジスタの第１領域Ｃｏ０Ｔｉｍのデ−タをラッチＬＡ
１に与えて、オアゲ−トＯＲ１の出力Ｒ３がＨの立上っ
たときに、Ｒ２の出力期間が終わった（ランダムアクセ
スのアドレス確定の延長時間が経過した）として、次の
Ｒ３の出力期間にメモリの読出デ−タをラッチし、そし
て延長時間レジスタの第２領域Ｃｏ０ＰＴｉｍのデ−タ
をラッチＬＡ１に与える。第２領域Ｃｏ０ＰＴｉｍのデ
−タをラッチＬＡ１に与えてから、オアゲ−トＯＲ１の
出力Ｒ３がＨの立上ったときに、Ｒ２の出力期間が終わ
った（ペ−ジアクセスのアドレス確定の延長時間が経過
した）として、図２に示す例では２ＷＯＲＤリ−ドアク
セスの場合であるので、１回（２ＷＯＲＤ）のメモリデ
−タ読出し制御が終わり、次の読出しサイクルに進む。
のＷＯＲＤでは、Rocky-R ASIC のＣＰＵは、延長時間
レジスタの第１領域Ｃｏ０Ｔｉｍのデ−タをラッチＬＡ
１に与えて、オアゲ−トＯＲ１の出力Ｒ３がＨの立上っ
たときに、Ｒ２の出力期間が終わった（ランダムアクセ
スのアドレス確定の延長時間が経過した）として、次の
Ｒ３の出力期間にメモリの読出デ−タをラッチし、そし
て延長時間レジスタの第２領域Ｃｏ０ＰＴｉｍのデ−タ
をラッチＬＡ１に与える。第２領域Ｃｏ０ＰＴｉｍのデ
−タをラッチＬＡ１に与えてから、オアゲ−トＯＲ１の
出力Ｒ３がＨの立上ったときに、Ｒ２の出力期間が終わ
った（ペ−ジアクセスのアドレス確定の延長時間が経過
した）として、図２に示す例では２ＷＯＲＤリ−ドアク
セスの場合であるので、１回（２ＷＯＲＤ）のメモリデ
−タ読出し制御が終わり、次の読出しサイクルに進む。
【００２３】上述の延長時間レジスタおよびタイミング
監視回路ＴＭＣを採用することで、クロック周波数を可
変した場合においても、クロック周波数に対応する適正
値を延長時間レジスタに設定することで対応することが
できる。また、ランダムアクセスのアドレス確定の延長
時間を指定するレジスタ（Ｃｏ０Ｔｉｍ）とペ−ジアク
セスのアドレス確定の延長時間を指定するレジスタ（Ｃ
ｏ０ＰＴｉｍ）とを用いるので、クロック周波数の可変
に対応できるばかりでなく、半導体デバイスメーカーが
違うことや設計ルールの違いによりランダムアクセスス
ピードやページアクセススピードが異なっている場合に
おいても、各レジスタの設定値を適切に選べば種種のメ
モリデバイスをも対応することが可能になる。更には、
フラッシュメモリのページモード時のＷＯＲＤ長ｍを指
定することにより、長い連続（ｎＷＯＲＤ）アクセスを
そのデバイスで可能なＷＯＲＤ長ｍに分割することでさ
まざまな種類のメモリデバイスに対応することができ
る。現在、可能なページ長が異なるデバイスが存在する
状態において、使用できるデバイスの範囲が広がり、そ
のときに性能とコストの見合った最適なメモリデバイス
を採用することができる。
監視回路ＴＭＣを採用することで、クロック周波数を可
変した場合においても、クロック周波数に対応する適正
値を延長時間レジスタに設定することで対応することが
できる。また、ランダムアクセスのアドレス確定の延長
時間を指定するレジスタ（Ｃｏ０Ｔｉｍ）とペ−ジアク
セスのアドレス確定の延長時間を指定するレジスタ（Ｃ
ｏ０ＰＴｉｍ）とを用いるので、クロック周波数の可変
に対応できるばかりでなく、半導体デバイスメーカーが
違うことや設計ルールの違いによりランダムアクセスス
ピードやページアクセススピードが異なっている場合に
おいても、各レジスタの設定値を適切に選べば種種のメ
モリデバイスをも対応することが可能になる。更には、
フラッシュメモリのページモード時のＷＯＲＤ長ｍを指
定することにより、長い連続（ｎＷＯＲＤ）アクセスを
そのデバイスで可能なＷＯＲＤ長ｍに分割することでさ
まざまな種類のメモリデバイスに対応することができ
る。現在、可能なページ長が異なるデバイスが存在する
状態において、使用できるデバイスの範囲が広がり、そ
のときに性能とコストの見合った最適なメモリデバイス
を採用することができる。
【図１】 本発明の一実施例のメモリコントロ−ラが装
備するタイミング監視回路ＴＭＣの構成を示すブロック
図である。
備するタイミング監視回路ＴＭＣの構成を示すブロック
図である。
【図２】 本発明の一実施例のメモリコントロ−ラの、
メモリデ−タ読出し制御信号を示すタイムチャ−トであ
る。
メモリデ−タ読出し制御信号を示すタイムチャ−トであ
る。
ＴＭＣ：タイミング監視回路 Ｆ１〜Ｆ８：Ｄフリッ
プフロップ Ａ１〜Ａ８：アンドゲ−ト ＯＲ１：オアゲ−ト
プフロップ Ａ１〜Ａ８：アンドゲ−ト ＯＲ１：オアゲ−ト
Claims (3)
- 【請求項１】ペ−ジモ−ド付フラッシュメモリよりデ−
タを読出すメモリコントロ−ラにおいて、 ペ−ジモ−ド付フラッシュメモリのアクセススピ−ドに
対応する読出しラッチタイミングデ−タを格納するため
のレジスタおよび該レジスタのラッチタイミングデ−タ
が表わす値分読出しアドレス確定時間を延長するための
タイミング監視手段を備えることを特徴とする、ペ−ジ
モ−ド付フラッシュメモリよりデ−タを読出すメモリコ
ントロ−ラ。 - 【請求項２】前記レジスタは、ランダムアクセススピ−
ドに対応する読出しラッチタイミングデ−タを格納する
ためのレジスタおよびペ−ジアクセススピ−ドに対応す
る読出しラッチタイミングデ−タを格納するためのレジ
スタを含む、請求項１記載のメモリコントロ−ラ。 - 【請求項３】前記ペ−ジモ−ド付フラッシュメモリのア
クセス可能な最大ペ−ジ長ｍを格納するためのレジス
タ、および、ｎＷＯＲＤアクセスの要求に応答して、最
初の１ＷＯＲＤはランダムアクセス時間のタイミングで
読出デ−タをラッチし、次の２からｍＷＯＲＤ目はペ−
ジアクセスタイムのタイミングで読出デ−タをラッチ
し、そして再びｍ＋１ＷＯＲＤ目はランダムアクセスタ
イムのタイミングで読出デ−タをラッチしｍ＋２から２
ｍＷＯＲＤ目はペ−ジアクセスタイムのタイミングで読
出デ−タをラッチするＣＰＵ、を更に備える請求項２記
載のメモリコントロ−ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10204957A JP2000035914A (ja) | 1998-07-21 | 1998-07-21 | メモリコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10204957A JP2000035914A (ja) | 1998-07-21 | 1998-07-21 | メモリコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000035914A true JP2000035914A (ja) | 2000-02-02 |
Family
ID=16499117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10204957A Pending JP2000035914A (ja) | 1998-07-21 | 1998-07-21 | メモリコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000035914A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1168150A1 (en) * | 1999-10-12 | 2002-01-02 | Sony Computer Entertainment Inc. | Entertainment device, information processor, and portable recorder |
| JP2007115099A (ja) * | 2005-10-21 | 2007-05-10 | Toshiba Corp | メモリシステム、及び記録メディア |
-
1998
- 1998-07-21 JP JP10204957A patent/JP2000035914A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1168150A1 (en) * | 1999-10-12 | 2002-01-02 | Sony Computer Entertainment Inc. | Entertainment device, information processor, and portable recorder |
| EP1168150A4 (en) * | 1999-10-12 | 2006-09-20 | Sony Computer Entertainment Inc | ENTERTAINMENT DEVICE, INFORMATION PROCESSOR AND PORTABLE RECORDER |
| JP2007115099A (ja) * | 2005-10-21 | 2007-05-10 | Toshiba Corp | メモリシステム、及び記録メディア |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI703563B (zh) | 偽靜態隨機存取記憶體及其操作方法 | |
| KR100503850B1 (ko) | 기록 회복 시간을 입력 클럭의 함수로 설정하기 위한프로그래밍 매커니즘을 포함하는 클럭 메모리 디바이스 | |
| JP3804990B2 (ja) | メモリ装置コマンド信号生成器 | |
| KR20010104721A (ko) | 프로그램 가능한 대기 상태를 갖는 마이크로프로세싱 장치 | |
| JP2000149600A (ja) | 半導体記憶装置 | |
| JPH07192470A (ja) | 半導体メモリの出力回路 | |
| JP3712537B2 (ja) | 温度検出回路、温度検出回路の校正方法、及び、半導体記憶装置 | |
| US6769051B2 (en) | Memory controller and memory control method for controlling an external memory device to be accessible even in an addressing mode that is not supported thereby | |
| JPS60191497A (ja) | スタテイツクランダムアクセスメモリ | |
| JP2004527855A (ja) | 伝搬遅延独立ｓｄｒａｍデータ収集デバイス及び方法 | |
| JP2000035914A (ja) | メモリコントロ−ラ | |
| JP3244033B2 (ja) | 同期型半導体記憶装置 | |
| KR100327637B1 (ko) | 버스트모드형반도체메모리장치 | |
| US5982188A (en) | Test mode control circuit of an integrated circuit device | |
| JP2004071097A (ja) | 半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法 | |
| US6587395B2 (en) | System to set burst mode in a device | |
| JP3734072B2 (ja) | ローカルバス制御装置 | |
| JP2004087048A (ja) | 半導体記憶装置 | |
| US7290117B2 (en) | Memory having increased data-transfer speed and related systems and methods | |
| KR100415086B1 (ko) | 플래쉬 메모리를 내장한 마이크로 콘트롤러 장치 및 그제어 방법 | |
| JP3568384B2 (ja) | メモリアクセス回路 | |
| JP2716284B2 (ja) | 半導体集積回路 | |
| JPS6319027B2 (ja) | ||
| JP4007122B2 (ja) | バス信号処理装置とその方法ならびにデータ処理装置 | |
| JP4093872B2 (ja) | メモリ制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050209 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050606 |