JP3712537B2 - 温度検出回路、温度検出回路の校正方法、及び、半導体記憶装置 - Google Patents
温度検出回路、温度検出回路の校正方法、及び、半導体記憶装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置の動作温度を検出し、その検出温度に応じてリフレッシュ周期を変更するための温度検出回路、温度検出回路の校正方法に関するものである。
【０００２】
近年、パソコン等の携帯機器の記憶容量の増加に対応するために、容量の大きなダイナミックランダムアクセスメモリ（DRAM:Dynamic Random Access Memory ）が用いられるようになってきている。そのＤＲＡＭは、携帯機器のバッテリから供給される電源により記憶内容を保持している。一方、ＤＲＡＭは、その動作温度に応じたメモリセルの電荷保持特性を持つ。このため、電荷保持特性に応じてメモリセルのリフレッシュ周期を変更することにより、そのリフレッシュ動作における消費電流の低減が要求されている。
【０００３】
【従来の技術】
一般に、ＤＲＡＭにおけるメモリセルの電荷保持特性（データ保持特性）は、温度依存性が大きく、チップの温度が低いほどデータの保持時間が長く保存特性が良いことが知られている。そのチップの温度は、ＤＲＡＭの動作状態に応じて変化する。チップの温度は、ＤＲＡＭが通常の動作中は高温であり、データリテンション中は低温である。従って、チップ温度を検出し、その温度に応じてリフレッシュ周期を変更することによって、データリテンション中のリフレッシュ動作における消費電流の低減を図ることができる。
【０００４】
このような動作は、チップの温度による素子特性の変化をとらえ、その特性に基づいてリフレッシュ周期を変更することにより実現される。リフレッシュ周期を変更する方法には、オシレータ周期の分周回数を変更するディジタル方式と、オシレータの動作周期をアナログ的に制御するアナログ方式がある。
【０００５】
【発明が解決しようとする課題】
ところで、温度検出及びその周辺回路を構成する素子は、製造時に生じる抵抗値のバラツキを含む。このバラツキによる素子の温度特性の変化は、リフレッシュ周期と温度に対する最適な周期との間にずれを生じさせ、ＤＲＡＭの消費電力を増加させる。
【０００６】
そのため、ウェハの一時試験においてセルの冗長と同様にフューズによりばらつきを校正する方法がある。この方法は、以下のように行われる。
(1) リフレッシュ周期や素子の抵抗値等の特性を測定する。
【０００７】
(2) 測定結果に基づいてフューズをプログラム（切断）する。
(3) フューズプログラムが確実に行えたかを確認する。
上記の方法では、一時試験によりフューズを切断するフューズプログラム後の周期が確実に所望の周期であることが要求される。即ち、校正方法として素子の抵抗値をトリミングにより変更し、リフレッシュの周期を合わせる方法がある。しかし、この方法では、フューズプログラム後にノイズや寄生抵抗等の影響によりリフレッシュの周期がずれる場合があり、確実に所望のリフレッシュ周期に合わせることは非常に困難である。このように、フューズプログラムによって素子の動作条件（抵抗値，電圧，電流等）を変える方法は、変更後の状態がずれる場合があり、望ましくない。
【０００８】
本発明は上記問題点を解決するためになされたものであって、その目的は製造時のばらつきを校正して動作温度に従ってリフレッシュ周期を最適化し、消費電力の低減を図ることができることができる温度検出回路、温度検出回路の校正方法、及びその温度検出回路を備えた半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、半導体装置に備えられ、該半導体装置の動作温度に応じた温度検出信号を出力する温度検出回路であって、発振周期の温度依存性が互いに異なり、該発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、前記第２発振回路の一定回数発振周期内における前記第１パルス信号のパルス数をカウントするカウンタと、予め所定の動作温度における前記カウンタのカウント値に基づく基準データが書き込まれたＲＯＭと、前記カウンタのカウント値に基づく比較データと前記ＲＯＭの基準データの差を演算する演算回路と、前記演算回路の演算結果を前記温度検出信号に変換するデコーダとを備えた。
【００１０】
請求項２に記載の発明は、半導体装置に備えられ、該半導体装置の動作温度に応じた温度検出信号を出力する温度検出回路であって、発振周期の温度依存性が互いに異なり、該発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、前記第１発振回路から出力される第１パルス信号のパルス数をカウントする第１カウンタと、前記第２発振回路から出力される第２パルス信号のパルス数をカウントする第２カウンタと、前記第２カウンタのカウント値に基づいて、前記第２発振回路の一定回数発振周期内における前記第１カウンタのカウント値をラッチするラッチ回路と、予め所定の動作温度において前記ラッチ回路にラッチされるデータが基準データとして書き込まれたＲＯＭと、前記ラッチ回路にその時にラッチされたデータを比較データとし、該比較データと前記ＲＯＭの基準データの差を演算する演算回路と、前記演算回路の演算結果を前記温度検出信号に変換するデコーダとを備えた。
【００１１】
請求項３に記載の発明は、請求項２に記載の温度検出回路において、前記第２カウンタは、前記第２発振回路の一定回数発振周期に対応するデータを記憶するためのＲＯＭを含み、該ＲＯＭに記憶されたデータをカウント動作の初期値とし、その初期値から前記第２パルス信号のパルス数をカウントするようにした。
【００１２】
請求項４に記載の発明は、請求項１乃至３のうちの何れか１項に記載の温度検出回路において、前記第２発振回路は、前記第１発振回路に比べて温度依存性が大きい特性を有し、該第２発振回路から出力される周波数の温度依存性が大きな前記第２パルス信号を基準とし、前記第１発振回路から出力される周波数の温度依存性が小さな前記第１パルス信号のパルス数に基づいて半導体装置の動作温度に応じた温度検出信号を出力するようにした。
【００１３】
請求項５に記載の発明は、請求項２又は３に記載の温度検出回路において、前記第１カウンタのカウント値を半導体装置の外部に出力するための出力回路を備えた。
【００１４】
請求項６に記載の発明は、発振周期の温度依存性が互いに異なり、該発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、前記第１発振回路から出力される第１パルス信号のパルス数をカウントする第１カウンタと、前記第２発振回路から出力される第２パルス信号のパルス数をカウントする第２カウンタと、前記第２カウンタのカウント値に基づいて、前記第２発振回路の一定回数発振周期内における前記第１カウンタのカウント値をラッチするラッチ回路と、予め所定の動作温度において前記ラッチ回路にラッチされるデータが基準データとして書き込まれたＲＯＭと、前記ラッチ回路にその時にラッチされたデータを比較データとし、該比較データと前記ＲＯＭの基準データの差を演算する演算回路と、前記演算回路の演算結果を前記温度検出信号に変換するデコーダとを備えた温度検出回路から出力される温度検出信号を半導体装置の動作温度に応じて校正する校正方法であって、前記温度検出回路を搭載した半導体装置の一次試験において前記半導体装置の温度を所定温度に保ち、前記第１カウンタのカウント値をテスタにて読み出し、その読み出し結果に基づいて、所定温度における前記カウント値を基準データとして前記ＲＯＭに書き込んで前記温度検出信号の基準点を校正するようにした。
【００１５】
請求項７に記載の発明は、請求項６に記載の温度検出回路の校正方法において、前記半導体装置の温度を可変し、前記所定温度における前記カウント値と可変した温度における前記カウント値とに基づいて前記温度検出信号の単位温度あたりの変化量を演算し、その演算結果に基づく値を前記第２カウンタの初期値として書き込んで前記温度検出信号の温度依存性を校正するようにした。
【００１６】
請求項８に記載の発明は、定期的に記憶したセル情報のリフレッシュが必要なセルを含む半導体記憶装置において、前記半導体記憶装置の動作温度に応じた温度検出信号を出力する温度検出回路を備え、その温度検出回路は、発振周期の温度依存性が互いに異なり、該発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、前記第１発振回路から出力される第１パルス信号のパルス数をカウントする第１カウンタと、前記第２発振回路から出力される第２パルス信号のパルス数をカウントする第２カウンタと、前記第２カウンタのカウント値に基づいて、前記第２発振回路の一定回数発振周期内における前記第１カウンタのカウント値をラッチするラッチ回路と、予め所定の動作温度において前記ラッチ回路にラッチされるデータが基準データとして書き込まれたＲＯＭと、前記ラッチ回路にその時にラッチされたデータを比較データとし、該比較データと前記ＲＯＭの基準データの差を演算する演算回路と、前記演算回路の演算結果を前記温度検出信号に変換するデコーダとを備え、前記温度検出回路から出力される温度検出信号に基づく周期にて前記セルをリフレッシュするようにした。
【００１７】
（作用）
従って、請求項１に記載の発明によれば、発振周期の温度依存性が互いに異なり、その発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、第２発振回路の一定回数発振周期内における第１パルス信号のパルス数をカウントするカウンタと、予め所定の動作温度におけるカウンタのカウント値に基づく基準データが書き込まれたＲＯＭと、カウンタのカウント値に基づく比較データとＲＯＭの基準データの差を演算する演算回路と、演算回路の演算結果を温度検出信号に変換するデコーダとが備えられ、半導体装置の動作温度に応じた精度の良い温度検出信号が出力される。
【００１８】
請求項２に記載の発明によれば、発振周期の温度依存性が互いに異なり、その発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、第１，第２発振回路からそれぞれ出力される第１，第２パルス信号のパルス数をカウントする第１，第２カウンタと、第２カウンタのカウント値に基づいて、第２発振回路の一定回数発振周期内における第１カウンタのカウント値をラッチするラッチ回路と、予め所定の動作温度においてラッチ回路にラッチされるデータが基準データとして書き込まれたＲＯＭと、ラッチ回路にその時にラッチされたデータを比較データとし、その比較データとＲＯＭの基準データの差を演算する演算回路と、演算回路の演算結果を温度検出信号に変換するデコーダとが備えられ、半導体装置の動作温度に応じた精度の良い温度検出信号が出力される。
【００１９】
請求項３に記載の発明によれば、第２カウンタは、第２発振回路の一定回数発振周期に対応するデータを記憶するためのＲＯＭを含み、そのＲＯＭに記憶されたデータをカウント動作の初期値とし、その初期値から第２パルス信号のパルス数をカウントするようにしたため、初期値と同じ動作温度において正確な温度検出信号が出力される。
【００２０】
請求項４に記載の発明によれば、第２発振回路は、第１発振回路に比べて温度依存性が大きい特性を有し、その第２発振回路から出力される周波数の温度依存性が大きな第２パルス信号を基準とし、第１発振回路から出力される周波数の温度依存性が小さな第１パルス信号のパルス数に基づいて半導体装置の動作温度に応じた温度検出信号が出力される。
【００２１】
請求項５に記載の発明によれば、第１カウンタのカウント値を半導体装置の外部に出力するための出力回路を備えることにより、その出力回路を介してカウント値を読み出すことができ、容易に温度検出信号を校正することができる。
【００２２】
請求項６に記載の発明によれば、温度検出回路を搭載した半導体装置の一次試験において半導体装置の温度を所定温度に保ち、第１カウンタのカウント値をテスタにて読み出し、その読み出し結果に基づいて、所定温度におけるカウント値を基準データとしてＲＯＭに書き込んで温度検出信号の基準点が正確に校正される。
【００２３】
請求項７に記載の発明によれば、半導体装置の温度を可変し、所定温度におけるカウント値と可変した温度におけるカウント値とに基づいて温度検出信号の単位温度あたりの変化量が演算され、その演算結果に基づく値を第２カウンタの初期値として書き込んで温度検出信号の温度依存性が容易に校正される。
【００２４】
請求項８に記載の発明によれば、温度検出回路から出力される温度検出信号に基づいて、動作温度に対応する周期にてセルをリフレッシュすることにより、そのリフレッシュにかかる消費電力が低減される。
【００２５】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図１９に従って説明する。
図１は、半導体記憶装置としてのダイナミックＲＡＭ（ＤＲＡＭ）１１のブロック回路図を示す。
【００２６】
ＤＲＡＭ１１は、クロックバッファ１２、コマンドデコーダ１３、アドレスバッファ１４、Ｉ／Ｏデータバッファ（以下、単にＩ／Ｏバッファという）１５、制御信号ラッチ１６、モードレジスタ１７、コラムアドレスカウンタ１８、ＤＲＡＭコア１９、リフレッシュカウンタ２３、リフレッシュタイマ２２、リフレッシュコントローラ２１を含む。尚、ＤＲＡＭ１１の構成は、適宜変更されてもよい。
【００２７】
クロックバッファ１２には、外部クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥが入力される。クロックバッファ１２は、外部クロック信号ＣＬＫを増幅し、その増幅信号を内部クロック信号ＣＫとしてコマンドデコーダ１３，アドレスバッファ１４，Ｉ／Ｏデータバッファ１５に出力する。各回路は、内部クロック信号ＣＫに基づいて同期動作する。
【００２８】
クロックバッファ１２は、クロックイネーブル信号ＣＫＥに基づいて制御信号を各回路１３〜１９に出力する。各回路１３〜１９は、制御信号に基づいて動作状態，非動作状態となる。
【００２９】
コマンドデコーダ１３には、外部から制御信号が入力される。制御信号は、チップ選択信号ＸＣＳ，ロウアドレスストローブ信号ＸＲＡＳ，コラムアドレスストローブ信号ＸＣＡＳ，ライトイネーブル信号ＸＷＥを含む。
【００３０】
コマンドデコーダ１３は、入力される制御信号を解析し、その解析結果に基づくＤＲＡＭ１１の動作モードに応じたモード信号をモードレジスタに出力する。また、コマンドデコーダ１３は、解析結果に基づく内部制御信号を制御信号ラッチ１６，リフレッシュコントローラ２１に出力する。
【００３１】
アドレスバッファ１４には、ＤＲＡＭコア１９の容量に対応するアドレス信号Ａ0 〜Ａ11が入力される。アドレスバッファ１４は、アドレスマルチプレクス方式に対応している。即ち、アドレスバッファ１４は、前記内部クロック信号ＣＫに基づいて、アドレス信号Ａ0 〜Ａ10をローアドレスＲＡ、アドレス信号Ａ11をバンクアドレスＢＡとしてＤＲＡＭコア１９に出力する。また、アドレスバッファ１４は、内部クロック信号ＣＫに基づいて、アドレス信号Ａ0 〜Ａ11をコラムアドレスＣＡとしてコラムアドレスカウンタ１８に出力する。更に、アドレスバッファ１４は、アドレス信号Ａ0 〜Ａ11を、モードセット信号としてモードレジスタ１７に出力する。
【００３２】
Ｉ／Ｏバッファ１５は、外部とＤＲＡＭコア１９との間で入出力されるデータ信号ＤＱ0 〜ＤＱ3 を増幅する。即ち、Ｉ／Ｏバッファ１５は、外部から入力されるデータ信号ＤＱ0 〜ＤＱ3 を増幅し、その増幅信号をＤＲＡＭコア１９に出力する。また、Ｉ／Ｏバッファ１５は、ＤＲＡＭコア１９から出力される信号を増幅し、その増幅信号をデータ信号ＤＱ0 〜ＤＱ3 として外部に出力する。
【００３３】
制御信号ラッチ１６は、前記コマンドデコーダから入力される制御信号に基づいて内部信号ＲＡＳ，ＣＡＳ，ＷＥを生成し、それら内部信号ＲＡＳ，ＣＡＳ，ＷＥをＤＲＡＭコア１９に出力する。
【００３４】
モードレジスタ１７は、前記モードセット信号に基づいて、動作状態を設定する。動作状態には、バーストモード等の動作モード、ＣＡＳレイテンシ，バースト長等の設定状態を含む。モードレジスタ１７は、動作状態に応じた信号をコラムアドレスカウンタ１８に出力する。
【００３５】
コラムアドレスカウンタ１８は、前記コラムアドレスＣＡとモードレジスタ１７から入力される信号に基づいて、内部コラムアドレスをＤＲＡＭコア１９に出力する。ＤＲＡＭコア１９は、その内部コラムアドレスと、前記内部信号ＲＡＳ，ＣＡＳ，ＷＥ、前記ロー及びバンクアドレスＢＡ，ＲＡに基づいて選択したメモリセルに対して、データの読み出し／書き込み動作を行う。
【００３６】
リフレッシュコントローラ２１は、前記内部制御信号に基づいて、その時の動作状態に対応するレベルを持つセルフリフレッシュ信号ＳＲＦを生成する。詳述すれば、リフレッシュコントローラ２１は、内部制御信号に基づいて、通常動作時にはＬレベルのセルフリフレッシュ信号ＳＲＦを、データリテンション時にはＨレベルのセルフリフレッシュ信号ＳＲＦを生成する。そして、リフレッシュコントローラ２１は、生成したセルフリフレッシュ信号ＳＲＦをリフレッシュタイマ２２に出力する。
【００３７】
リフレッシュタイマ２２は、Ｈレベルのセルフリフレッシュ信号ＳＲＦに基づいて、一定周期のパルス信号であるリフレッシュリクエスト信号（以下、単にリクエスト信号という）ＲＥＱをリフレッシュコントローラ２１に出力する。このリクエスト信号ＲＥＱは、その時の動作状態である通常動作に対応する周期を持つ。
【００３８】
リフレッシュコントローラ２１は、リクエスト信号ＲＥＱに基づいて、制御信号ラッチ１６を制御するとともに、リフレッシュカウンタ２３にカウントアップ信号を出力する。
【００３９】
リフレッシュカウンタ２３は、カウントアップ信号に基づいて、リフレッシュするローアドレスをカウントアップし、そのカウントアップ後のローアドレスをＤＲＡＭコア１９に出力する。
【００４０】
ＤＲＡＭコア１９は、リフレッシュカウンタ２３から入力されるローアドレスのメモリセルに記憶されたデータをリフレッシュする。このようにして、ＤＲＡＭ１１は、通常動作時に、一定周期でＤＲＡＭコア１９のメモリセルを順次リフレッシュする。
【００４１】
リフレッシュタイマ２２は、Ｈレベルのセルフリフレッシュ信号ＳＲＦに基づいてＤＲＡＭ１１のチップ温度を検出する。リフレッシュタイマ２２は、検出した温度に対応する周期を持つリフレッシュリクエスト信号ＲＥＱを生成する。そして、リフレッシュタイマ２２は、生成したリクエスト信号ＲＥＱをリフレッシュコントローラ２１に出力する。
【００４２】
リフレッシュコントローラ２１は、上記と同様に、リクエスト信号に基づいてリフレッシュカウンタ２３にカウントアップ信号を出力する。リフレッシュカウンタ２３は、そのカウントアップ信号に基づいてローアドレスをカウントアップする。このようにして、ＤＲＡＭ１１は、データリテンション時にチップの温度に対応する周期でＤＲＡＭコア１９のメモリセルを順次リフレッシュする。
【００４３】
次に、データリテンション時におけるリフレッシュ動作にかかるリフレッシュタイマ２２の構成を詳述する。
図２は、リフレッシュタイマ２２のブロック回路図を示す。
【００４４】
リフレッシュタイマ２２は、温度検出回路２５とタイマ回路２６を含む。
温度検出回路２５には、セルフリフレッシュ信号ＳＲＦが入力される。温度検出回路２５は、セルフリフレッシュ信号ＳＲＦに基づいて、チップの温度検出動作を行う。そして、温度検出回路２５は、検出した温度に応じた検出信号Ｋ１をタイマ回路２６に出力する。
【００４５】
タイマ回路２６は、入力される検出信号Ｋ１に基づく周期を持つリフレッシュリクエスト信号ＲＥＱを出力する。その検出信号Ｋ１は、その時のチップの温度に対応している。従って、タイマ回路２６は、その時のチップ温度に対応する周期を持つリフレッシュリクエスト信号ＲＥＱを出力する。
【００４６】
次に、温度検出回路２５とタイマ回路２６の構成を詳述する。先ず、温度検出回路２５について詳述する。
図３は、温度検出回路２５のブロック回路図を示す。温度検出回路２５は、第１，第２発振回路３１，３２、第１，第２カウンタ３３，３４、ラッチ回路３５、減算回路３６、出力回路３７、ＲＯＭ３８、デコーダ３９、制御回路４０を含む。
【００４７】
制御回路４０は、前記セルフリフレッシュ信号ＳＲＦに基づいて、第１，第２イネーブル信号ＥＮ１，ＥＮ２を出力する。第１，第２発振回路３１，３２は、第１イネーブル信号ＥＮ１に応答して発振動作し、矩形波の第１，第２パルス信号ＣＫ１，ＣＫ２を第１，第２カウンタ３３，３４にそれぞれ出力する。デコーダ３９は、第２イネーブル信号ＥＮ２に基づいて活性化し、減算回路３６から出力されるデータＤＳを温度検出信号Ｋ１に変換し、その検出信号Ｋ１を出力する機能を持つ。
【００４８】
第１，第２発振回路３１，３２は、異なる温度依存性を有する。詳述すれば、第１発振回路３１は、動作温度に対する第１パルス信号ＣＫ１の周期の温度依存性が大きい特性を有する。即ち、第１発振回路３１は、動作温度に対応する周期を持つ第１パルス信号ＣＫ１を出力する。第２発振回路３２は、動作温度に対する第２パルス信号ＣＫ２の周期の温度依存性が小さい特性を有する。即ち、第２発振回路３２は、動作温度に対してほぼ一定の周期を持つ第２パルス信号ＣＫ２を出力する。
【００４９】
第１カウンタ３３は、第１パルス信号ＣＫ１のパルスが入力される毎にカウント値をカウントアップし、そのカウント値ａｎを制御回路４０に出力する。第２カウンタ３４は、第２パルス信号ＣＫ２のパルスをカウントし、そのカウント値ｗｎをラッチ回路３５に出力する。
【００５０】
制御回路４０は、第１カウンタ３３のカウント値が所定値と一致すると、第１，第２ストップ信号ＳＴ１，ＳＴ２を出力する。第１，第２カウンタ３３，３４は、それぞれ第１，第２ストップ信号ＳＴ１，ＳＴ２に応答してカウント動作を停止する。
【００５１】
制御回路４０は、第２ストップ信号ＳＴ２をラッチ回路３５に出力する。ラッチ回路３５は、ストップ信号ＳＴ２に応答して前記第２カウント値ｗｎをラッチし、そのラッチデータをＤＡとして出力回路３７と減算回路３６に出力する。出力回路３７は、ラッチ回路３５から入力されるラッチデータを増幅し、その増幅信号を出力する。
【００５２】
この時、ラッチ回路３５がラッチする第２カウント値ｗｎは、その時の動作温度に対応した値である。即ち、第１パルス信号ＣＫ１の周期は、その時の動作温度に応じて変化する。従って、第１パルス信号のカウント値は、その時の動作温度に対応する。
【００５３】
減算回路３６には、ＲＯＭ３８が接続されている。そのＲＯＭ３８には、所定の温度においてラッチ回路３５にラッチされたデータが基準データＤＲとして予め格納されている。この基準温度データは、後述する一次試験において所定の温度におけるラッチデータが取得され、ＲＯＭ３８に格納される。
【００５４】
減算回路３６は、ラッチ回路３５から出力されるＤＡから基準データＤＲを減算し、その減算結果であるデータＤＳをデコーダ３９に出力する。基準データＤＲは、一次試験における所定温度にて測定された温度データであり、ＤＡは、その時々の温度を測定した温度データである。従って、減算回路３６は、基準の温度に対する現在の温度の差に対応するデータＤＳを出力する。デコーダ３９は、減算回路３６の減算結果に基づく信号（データＤＳ）を検出信号Ｋ１に変換し、その検出信号Ｋ１を出力する。
【００５５】
上記のように構成された温度検出回路２５に対する基準点及び温度依存性の校正方法を説明する。
基準点及び温度依存性の校正には、メモリテスタ４１及びレーザカッタ４２を用いる。チップの温度を所定値に管理する一次試験において、メモリテスタ４１は、図１のＤＲＡＭコア１９のセルに対する読み出し／書き込み試験を行う。そのメモリテスタ４１は、出力回路３７を介してラッチ回路３５にラッチされたデータを読み出し、そのデータＤＡをレーザカッタ４２に出力する。レーザカッタ４２は、ＲＯＭ３８のフューズをデータＤＡに対応して切断することにより、その基準データＤＲをＲＯＭ３８に書き込む。尚、メモリテスタ４１に代えて、ロジックのためのテスタを用いても良い。
【００５６】
通常動作において、ＲＯＭ３８に書き込まれた基準データＤＲは、減算回路３６にて読み出され、ラッチ回路３５から出力されるＤＡと比較される。この時、チップの温度が一次試験における所定値と一致する場合、基準データＤＲとＤＡは、同一値である。従って、減算回路３６はゼロのデータＤＳを出力する。このようにして、温度検出回路２５に対する基準点校正（ゼロ点校正）を行う。
【００５７】
次に、温度依存性の校正方法を説明する。この校正では、上記のレーザカッタ４２を用いて、第１カウンタ３３のＲＯＭ３３ａにカウントを開始する初期値を書き込む。この初期値は、チップの温度を変更した場合に、メモリテスタ４１にて読み出すデータＤＡに基づいて演算される。
【００５８】
即ち、チップの温度を、上記の基準点を設定するときの温度から所定値だけ高い（又は低い）値にする。この時、図３のラッチ回路３５にラッチされる値は、チップの素子バラツキに応じた値となる。従って、このラッチ回路３５にラッチされる値を所定値とすることにより、各チップにおける温度依存性を校正するわけである。
【００５９】
第１カウンタ３３は、ＲＯＭ３３ａに記憶された初期値からカウントを開始するため、第２カウンタ３４の値をラッチするトリガとなる信号が出力されるタイミングが初期値に応じて変化する。そして、減算回路３６の出力の単位温度あたりの変化量は、第１カウンタ３３のカウント数に比例する。従って、第１カウンタ３３のカウント数、即ち初期値を変更し、検出信号Ｋ１の温度依存性を校正する。
【００６０】
上記のように構成及び校正された温度検出回路２５の作用を図４に従って説明する。
制御回路４０は、セルフリフレッシュ信号ＳＲＦに基づいて、イネーブル信号ＥＮを第１，第２発振回路３１，３２に出力する。第１，第２発振回路３１，３２は、イネーブル信号ＥＮに応答し、第１，第２パルス信号ＣＫ１，ＣＫ２を出力する。そして、制御回路４０は、第１発振回路３１の第１パルス信号ＣＫ１に基づく第１カウンタ３３のカウント値が所定値となるまで待機する。具体的には、制御回路４０は、第１カウンタ３３のカウント値のうち、最上位ビットの立ち下がりを検出するまで待機する。
【００６１】
最上位ビットが立ち下がる（時刻ｔ１）と、制御回路４０は、次に第２発振回路３２から出力される第２パルス信号ＣＫ２の立ち上がりを検出するまで待機する。そして、第２パルス信号ＣＫ２が立ち上がる（時刻ｔ２）と、制御回路４０は、Ｈレベルのストップ信号ＳＴ２を出力する。第２カウンタ３４はストップ信号ＳＴ２よりカウント動作を停止する。
【００６２】
次に、制御回路４０は、第２パルス信号ＣＫ２の立ち下がりを検出すると（時刻ｔ３）、Ｈレベルのイネーブル信号ＥＮ２を出力してデコーダ３９を活性化させる。活性化したデコーダ３９は、ラッチ回路３５から入力されるデータを検出信号Ｋ１に変換し、その検出信号Ｋ１を出力する。
【００６３】
次に、制御回路４０は、第２パルス信号ＣＫ２の立ち上がりを検出すると（時刻ｔ４）、Ｌレベルのイネーブル信号ＥＮ２を出力してデコーダ３９を非活性化させる。この時、温度検出結果は、ラッチ回路３５により保持されている。
【００６４】
次に、制御回路４０は、第２パルス信号ＣＫ２の立ち下がりを検出すると（時刻ｔ５）、所定のパルス幅のリセット信号ＲＳＴ１を第２カウンタ３４に出力する。第２カウンタ３４は、リセット信号ＲＳＴ１に基づいてカウント値をリセットする。
【００６５】
そして、制御回路４０は、Ｌレベルのストップ信号ＳＴ２を第２カウンタ３４に出力する。第２カウンタ３４は、そのストップ信号ＳＴ２に応答して、カウント動作を開始する。
【００６６】
温度検出回路２５は、上記のような動作を繰り返し実行し、動作温度（チップ温度）に対応する温度検出信号Ｋ１を出力する。
次に、タイマ回路２６の構成を説明する。
【００６７】
図５は、タイマ回路２６のブロック回路図を示す。
タイマ回路２６は、発振回路４３、カウンタ４４、ＲＯＭ４５、分周器４６を含む。発振回路４３は、上記温度検出回路２５を構成する第２発振回路３２と同等の特性を有する。即ち、発振回路４３は、動作温度に対するパルス信号ＣＫ３の周期の温度依存性が小さい特性を有する。従って、発振回路４３は、動作温度に対してほぼ一定の周期を持つパルス信号ＣＫ３をカウンタ４４に出力する。
【００６８】
カウンタ４４には、予め初期値が格納されたＲＯＭ４５が接続されている。カウンタ４４は、リセット動作（電源投入時，カウントアップ時における動作）において、ＲＯＭ４５から初期値を読み出し、その初期値をカウント値に設定する。カウンタ４４は、パルス信号ＣＫ３のパルスが入力される毎にカウント値をカウントアップする。カウンタ４４は、カウント値が所定値になると、所定のパルス幅を持つパルス信号ＣＫ４を分周器４６に出力する。このパルス信号ＣＫ４の周期は、初期値に対応している。ＲＯＭ４５には、プロセスバラツキに応じた値が図３のレーザカッタ４２にて初期値として書き込まれる。これにより、カウンタ４４は、温度変化及びプロセスバラツキによらず、ほぼ一定の周期を持つパルス信号ＣＫ４を分周器４６に出力する。
【００６９】
分周器４６には、温度検出回路２５から出力される検出信号Ｋ１が入力される。分周器４６は、検出信号Ｋ１に基づいてパルス信号ＣＫ４を分周する分周比を設定し、その分周比により前記パルス信号ＣＫ４を分周した分周信号をリフレッシュリクエスト信号ＲＥＱとして出力する。
【００７０】
このようにして、タイマ回路２６は、検出信号Ｋ１に基づいて、ＤＲＡＭ１１の動作温度（チップ温度）に対応する周期を持つリフレッシュリクエスト信号ＲＥＱを出力する。
【００７１】
次に、温度検出回路２５の各回路３１〜４０の構成を図６〜図１９に従って詳述する。
先ず、第１，第２発振回路３１，３２の構成を説明する。
【００７２】
図６は、第１発振回路３１の回路図を示す。第１発振回路３１は、周波数設定部５１、リングオシレータ部５２、波形整形部５３を含む。
周波数設定部５１は、抵抗素子Ｒｎ、ＰチャネルＭＯＳトランジスタＴＰ１〜ＴＰ５、ＮチャネルＭＯＳトランジスタＴＮ１〜ＴＮ５、インバータ回路５４を含む。抵抗素子Ｒｎは、ｎウェルよりなる抵抗素子であり、抵抗値が温度依存性の高い特性を持つ。この抵抗素子Ｒｎの第１端子には、第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２を介して高電位電源Ｖccが供給され、抵抗素子Ｒｎの第２端子は第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２を介して低電位電源ＶSSに接続されている。
【００７３】
第１ＰＭＯＳトランジスタＴＰ１のゲートは、第３ＰＭＯＳトランジスタＴＰ３のドレインに接続されている。第３ＰＭＯＳトランジスタＴＰ３のソースには高電位電源Ｖccが供給され、ゲートにはイネーブル信号ＥＮが供給される。第１ＰＭＯＳトランジスタＴＰ１のゲートは、第４ＰＭＯＳトランジスタＴＰ４のソースに接続され、その第４ＰＭＯＳトランジスタＴＰ４のドレインは、第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２間のノードＮ１に接続されている。そのノードＮ１は、第３ＮＭＯＳトランジスタＴＮ３のドレインに接続され、第３ＮＭＯＳトランジスタＴＮ３のソースには低電位電源ＶSSが供給される。第２，第４ＰＭＯＳトランジスタＴＰ４及び第３ＮＭＯＳトランジスタのゲートには、イネーブル信号ＥＮがインバータ回路５４により反転された反転信号ＥＮｂが供給される。
【００７４】
第２ＮＭＯＳトランジスタＴＮ２のゲートは、第４ＮＭＯＳトランジスタＴＮ４のソースに接続され、その第４ＮＭＯＳトランジスタＴＮ４のドレインは、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２間のノードＮ２に接続されている。そのノードＮ２は、第５ＰＭＯＳトランジスタＴＰ５のドレインに接続されて、第５ＰＭＯＳトランジスタＴＰ５のソースには高電位電源Ｖccが供給される。第１，第４ＮＭＯＳトランジスタＴＮ１，ＴＮ４及び第５ＰＭＯＳトランジスタＴＰ５のゲートにはイネーブル信号ＥＮが供給される。
【００７５】
第２ＮＭＯＳトランジスタＴＮ２のゲートは、第５ＮＭＯＳトランジスタＴＮ５のドレインに接続されている。第５ＮＭＯＳトランジスタＴＮ５のソースは低電位電源ＶSSが供給され、ゲートには反転信号ＥＮｂが供給される。
【００７６】
このように構成された周波数設定部５１に対して、今、Ｈレベルのイネーブル信号ＥＮが入力される。インバータ回路５４は、イネーブル信号ＥＮを反転したＬレベルの反転信号ＥＮｂを出力する。これら信号ＥＮ，ＥＮｂに基づいて、第１〜第５ＰＭＯＳトランジスタＴＰ１〜ＴＰ５は、それぞれオン，オン，オン，オフ，オフする。また、第１〜第５ＮＭＯＳトランジスタＴＮ１〜ＴＮ５は、それぞれオン，オン，オフ，オン，オフする。これにより、第１ＰＭＯＳトランジスタＴＰ１のゲートは同トランジスタＴＰ１のドレインに接続される。また、第１ＮＭＯＳトランジスタＴＮ１のゲートは同トランジスタＴＮ１のドレインに接続される。
【００７７】
これにより、オンした第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２、抵抗素子Ｒｎ、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２は、高電位電源Ｖccと低電位電源ＶSS間を分圧する分圧抵抗として動作する。この分圧抵抗は、抵抗素子Ｒｎの抵抗値に基づく電位をノードＮ１，Ｎ２の電位を設定する。これらノードＮ１，Ｎ２の電位は、抵抗素子Ｒｎの温度依存性に対応する値を持つ。従って、周波数設定部５１は、ノードＮ１，Ｎ２の電位を動作温度に対応して設定し、そのノードＮ１，Ｎ２の電圧をリングオシレータ部５２に供給する。
【００７８】
また、周波数設定部５１に対してＬレベルのイネーブル信号ＥＮが入力される。インバータ回路５４は、イネーブル信号ＥＮを反転したＨレベルの反転信号ＥＮｂを出力する。これら信号ＥＮ，ＥＮｂに基づいて、第１〜第５ＰＭＯＳトランジスタＴＰ１〜ＴＰ５は、それぞれオフ，オフ，オフ，オン，オンする。また、第１〜第５ＮＭＯＳトランジスタＴＮ１〜ＴＮ５は、それぞれオフ，オフ，オン，オフ，オンする。オンした第３ＮＭＯＳトランジスタＴＮ３は、ノードＮ２の電位を低電位電源ＶSSと同じレベルにする。また、オンした第５ＰＭＯＳトランジスタＴＰ５は、ノードＮ１の電位を高電位電源Ｖccと同じレベルにする。これにより、周波数設定部５１は、ノードＮ１から高電位電源Ｖccを、ノードＮ２から低電位電源ＶSSをリングオシレータ部５２に供給する。
【００７９】
リングオシレータ部５２は、リング状に接続された５段のインバータ回路５５〜５９を含む。各インバータ回路５５〜５９の出力端子には、負荷としてのコンデンサＣ１，Ｃ２がそれぞれ接続されている。尚、コンデンサＣ１，Ｃ２は、それぞれＰＭＯＳトランジスタ，ＮＭＯＳトランジスタのソースとドレインを接続したゲート容量により構成されている。
【００８０】
各インバータ回路５５〜５９を構成するＰＭＯＳトランジスタのソースは第１ＰＭＯＳトランジスタＴＰ６のドレインに接続されている。第１ＰＭＯＳトランジスタＴＰ６のソースには高電位電源Ｖccが供給され、ゲートには周波数設定部５１のノードＮ１の電位が周波数制御電圧として供給される。
【００８１】
また、各インバータ回路５５〜５９を構成するＮＭＯＳトランジスタのソースは第１ＮＭＯＳトランジスタＴＮ６のドレインに接続されている。第１ＮＭＯＳトランジスタＴＮ６のソースには低電位電源ＶSSが供給され、ゲートには周波数設定部５１のノードＮ２の電位が周波数制御電圧として供給される。
【００８２】
第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ６，ＴＮ６は、周波数設定部５１のノードＮ１，Ｎ２における電圧に応じた抵抗値を持つ。そして、各インバータ回路５５〜５９は、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ６，ＴＮ６の抵抗値、即ち周波数設定部５１のノードＮ１，Ｎ２における電圧に応じた駆動電圧の供給を受ける。これにより、各インバータ回路５５〜５９は、供給される駆動電圧に応じた速度で動作する。この各インバータ回路５５〜５９の動作速度は、第１発振回路３１が出力する第１パルス信号ＣＫ１のパルス周期（周波数）に対応する。
【００８３】
所定位置（図６において左から２つめ）のインバータ回路５６の出力端子には、第２ＰＭＯＳトランジスタＴＰ７のドレインが接続されている。その第２ＰＭＯＳトランジスタＴＰ７のソースには高電位電源Ｖccが供給され、ゲートにはイネーブル信号ＥＮが供給される。また、このインバータ回路５６のＮＭＯＳトランジスタと第１ＮＭＯＳトランジスタＴＮ６の間には第２ＮＭＯＳトランジスタＴＮ７が挿入接続されている。その第２ＮＭＯＳトランジスタＴＮ７のゲートには、イネーブル信号ＥＮが供給される。
【００８４】
これら第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ７，ＴＮ７は、イネーブル信号ＥＮに基づいて、発振を停止した時のリングオシレータ部の出力信号レベルの固定と、発振を開始した場合の応答速度を高めるために備えられる。即ち、Ｌレベルのイネーブル信号ＥＮに基づいて、第２ＰＭＯＳトランジスタＴＰ７がオンし、第２ＮＭＯＳトランジスタＴＮ７がオフする。これにより、インバータ回路５６には低電位電源ＶSSの供給が停止されるため、リングオシレータ部５２は発振動作を停止する。そして、オンした第２ＰＭＯＳトランジスタＴＰ７により次段のインバータ回路５７にはＨレベルの信号が入力される。これにより、リングオシレータ部５２は、Ｌレベルの信号を出力する。
【００８５】
次に、Ｈレベルのイネーブル信号ＥＮに基づいて、第２ＰＭＯＳトランジスタＴＰ７がオフし、第２ＮＭＯＳトランジスタＴＮ７がオンする。これにより、インバータ回路５６には低電位電源ＶSSが供給され、リングオシレータ部５２は発振動作を行う。この時、インバータ回路５６には、リングオシレータ部５２の出力信号Ｓ１が前段のインバータ回路５５により反転され、Ｈレベルの信号が入力されている。従って、インバータ回路５６は、このＨレベルの信号を反転したＬレベルの信号を出力する。これにより、リングオシレータ部５２は、Ｈレベルのイネーブル信号ＥＮに応答して直ちに発振動作を行い、動作電源電圧、即ち、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ６，ＴＮ６のゲート電圧に応じた周波数を持つ信号Ｓ１を波形整形部５３に出力する。
【００８６】
波形整形部５３は、ＰＭＯＳトランジスタＴＰ１１〜ＴＰ１４、ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１４、インバータ回路６０を含む。リングオシレータ部５２の出力信号Ｓ１は、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１のゲートに供給される。第１ＰＭＯＳトランジスタＴＰ１１と第１ＮＭＯＳトランジスタＴＮ１１の間には、直列接続された第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１２，ＴＮ１２が接続されている。
【００８７】
即ち、第１ＰＭＯＳトランジスタＴＰ１１のドレインは第２ＰＭＯＳトランジスタＴＰ１２のソースに接続され、第２ＰＭＯＳトランジスタＴＰ１２のドレインは第２ＮＭＯＳトランジスタＴＮ１２のドレインに接続され、第２ＮＭＯＳトランジスタＴＮ１２のソースは第１ＮＭＯＳトランジスタＴＮ１１のドレインに接続されている。第１ＰＭＯＳトランジスタＴＰ１１のソースには高電位電源Ｖccが供給され、第１ＮＭＯＳトランジスタＴＮ１１のソースには低電位電源ＶSSが供給される。
【００８８】
第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１２，ＴＮ１２のゲートには、前記リングオシレータ部５２の出力信号Ｓ１を出力するインバータ回路５９よりも２段前のインバータ回路５８から出力される信号Ｓ２が入力される。これにより、第２ＰＭＯＳトランジスタＴＰ１２と第２ＮＭＯＳトランジスタＴＮ１２間のノードＮ３の電位は、位相がずれた２つの信号Ｓ１，Ｓ２を重ね合わせた電位となる。
【００８９】
ノードＮ３は、インバータ回路６０の入力端子に接続される。インバータ回路６０の出力端子は、第３ＰＭＯＳトランジスタＴＰ１３のゲートに接続されている。第３ＰＭＯＳトランジスタＴＰ１３のドレインはノードＮ３に接続され、ソースは第４ＰＭＯＳトランジスタＴＰ１４のドレインに接続されている。第４ＰＭＯＳトランジスタＴＰ１４のソースには高電位電源Ｖccが供給され、ゲートには前記信号Ｓ２が供給される。
【００９０】
前記インバータ回路６０の出力端子は、第３ＮＭＯＳトランジスタＴＮ１３のゲートに接続される。第３ＮＭＯＳトランジスタＴＮ１３のドレインはノードＮ３に接続され、ソースは第４ＮＭＯＳトランジスタＴＮ１４のドレインに接続されている。第４ＮＭＯＳトランジスタＴＮ１４のソースには低電位電源ＶSSが供給され、ゲートには前記信号Ｓ２が供給される。
【００９１】
インバータ回路６０及び第３，第４ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１３〜ＴＮ１４は、ノードＮ３のレベルを論理反転した信号（出力するパルス信号ＣＫ１）と、前記信号Ｓ２を重ね合わせた信号をインバータ回路６０の入力にフィードバックする。
【００９２】
このように構成された波形整形部５３は、図９に示すように、リングオシレータ部５２の出力信号の波形を略矩形状に波形整形する。波形整形部５３は、波形整形した信号を、第１パルス信号ＣＫ１として図３の第１カウンタ３３に出力する。このようにして、第１発振回路３１は、抵抗素子Ｒｎの温度特性に基づく周期の第１パルス信号ＣＫ１を出力する。
【００９３】
次に、第２発振回路３２の構成を説明する。尚、第２発振回路３２の構成は、第１発振回路３１のそれと同じであるため、図面を省略する。
第２発振回路３２は、第１発振回路３１の抵抗素子Ｒｎに代えて、抵抗素子Ｒｐ（図示略）が用いられている。この第２発振回路３２の抵抗素子Ｒｐは、ポリシリコンよりなる抵抗素子である。図７に示すように、この抵抗素子Ｒｐは、その素子の温度に関わらずほぼ一定の抵抗値を示す温度特性を持つ。これにより、第２発振回路３２のリングオシレータ部５２には、動作温度の変化に対してほぼ同じ電圧の駆動電源が供給される。従って、第２発振回路３２は、動作温度の変化に関わらずほぼ一定の周波数を持つ第２パルス信号ＣＫ２を出力する。
【００９４】
そして、第１，第２発振回路３１，３２は、抵抗素子Ｒｎ，Ｒｐ以外が同じ構成であるため、各素子におけるプロセスバラツキも同じである。従って、図８に示すように、第１，第２発振回路３１，３２からそれぞれ出力される第１，第２パルス信号ＣＫ１，ＣＫ２の周波数の差は、各回路３１，３２にそれぞれ含まれる抵抗素子Ｒｎ，Ｒｐの抵抗値の差のみに対応することになる。
【００９５】
更に、図３の第１カウンタ３３のＲＯＭ３３ａに書き込むデータにより、ラッチ回路３５の出力信号ＤＡを、図８に示す信号ＤＡ１のようにその傾きを変更することができる。
【００９６】
次に、第１カウンタ３３の構成を説明する。
図１０は、第１カウンタ３３のブロック回路図を示す。第１カウンタ３３は、ＮＯＲ回路６１、インバータ回路６２、カウント値のビット数に対応する数の加算器６３を含む。
【００９７】
ＮＯＲ回路６１には、第１停止信号ＳＴ１と第１パルス信号ＣＫ１が入力される。ＮＯＲ回路６１は、Ｌレベルの第１停止信号ＳＴ１に基づいて第１パルス信号ＣＫ１を反転した信号Ｓ１１を出力し、Ｈレベルの第１停止信号ＳＴ１に基づいてＬレベルの信号Ｓ１１をインバータ回路６２及び初段の加算器６３に出力する。インバータ回路６２は、信号Ｓ１１の論理を反転し、その反転信号Ｓ１１ｂを初段の加算器６３に出力する。
【００９８】
複数の加算器６３は、直列に接続されている。各加算器６３は、それぞれ１ビットの加算を行う回路である。各加算器６３は、図９に示す回路にて構成されている。この回路は、実際には減算器であり、入力信号を反転することにより加算器として動作させている。
【００９９】
各加算器６３には、リセットトランジスタＴr1が設けられている。リセットトランジスタＴr1は、各加算器６３に設けられたＲＯＭ３３ａと協働し、各加算器６３の初期状態、即ち第１カウンタ回路３３の初期値を決定するものである。
【０１００】
即ち、リセットトランジスタＴr1は、加算器６３のノードＮ１１ａ，Ｎ１１ｂ，Ｎ１１ｃ，Ｎ１１ｄのうちの何れか１つに接続される。リセットトランジスタＴr1は、接続されたノードＮ１１ａ，Ｎ１１ｂ，Ｎ１１ｃ，Ｎ１１ｄの電位を低い電位（Ｌレベル）にする。このことは、加算器６３の状態を「０」又は「１」にする。これにより、各加算器６３は、入力される第１停止信号ＳＴ１に基づいて初期値をセットする。
【０１０１】
これら接続するノードＮ１１ａ，Ｎ１１ｂ，Ｎ１１ｃ，Ｎ１１ｄの決定は、その加算器が演算するビット位置と、１ビット下位の値の組み合わせにより設定され、図３のレーザカッタ４２により所望の配線以外を切断する、又はコンタクトを形成して所望の配線のみを形成する等の方法により設定される。
【０１０２】
図１１に示す初段の加算器６３は、初期値に基づいて入力される信号Ｓ１１，Ｓ１１ｂを加算演算し、その演算結果の信号ｗ０，ｗ０ｂを外部及び２段目の加算器６３に出力する。２段目の加算器６３は、初段の加算器６３から入力される信号ｗ０，ｗ０ｂを加算演算し、その演算結果の信号ｗ１，ｗ１ｂを次段の加算器６３に出力する。即ち、複数段の加算器６３は、それぞれ加算結果を次段の加算器６３に出力する。
【０１０３】
このように構成された第１カウンタ３３は、第１パルス信号ＣＫ１が入力される毎に各加算器６３がリセットした状態（初期値）から１ずつ加算を行う。これにより、第１カウンタ３３は、アップカウントし、各加算器６３の加算結果をカウント値ｗｎ（信号ｗ０，ｗ０ｂ〜ｗ８，ｗ８ｂ）として出力する。
【０１０４】
次に、第２カウンタ３４の構成を説明する。
図１２は、第２カウンタ３４のブロック回路図を示す。第２カウンタ３４は、ＮＯＲ回路６５、インバータ回路６６、カウント値のビット数に対応する数の減算器６７を含む。
【０１０５】
ＮＯＲ回路６５には、第２停止信号ＳＴ２と第２パルス信号ＣＫ２が入力される。ＮＯＲ回路６５は、Ｌレベルの第２停止信号ＳＴ２に基づいて第２パルス信号ＣＫ２を反転した信号Ｓ２１を出力し、Ｈレベルの第２停止信号ＳＴ２に基づいてＬレベルの信号Ｓ２１をインバータ回路６５及び初段の減算器６７に出力する。インバータ回路６６は、信号Ｓ２１の論理を反転し、その反転信号Ｓ２１ｂを初段の減算器６７に出力する。
【０１０６】
各減算器６７は、直列に接続されている。各減算器６７は、それぞれ１ビットの減算を行う回路である。
各減算器６７は、図１３に示す回路にて構成されている。各減算器６７にはリセットトランジスタＴr2が設けられているリセットトランジスタＴr2は、ＮＭＯＳトランジスタよりなり、ゲートにリセット信号ＲＳＴ１が供給される。このリセット信号ＲＳＴ１に基づいてリセットトランジスタＴr2がオンすることにより、各減算器６７は、インバータ回路よりなるレジスタにそれぞれゼロ（Ｌレベルの情報）をセットする。
【０１０７】
初段の減算器６７は、入力される信号Ｓ２１，Ｓ２１ｂに基づいて減算演算し、その演算結果の信号ａ０，ａ０ｂを外部及び２段目の減算器６７に出力する。各減算器６７は同様に動作し、減算結果を外部に出力するとともに次段の減算器６７に出力する。
【０１０８】
このように構成された第２カウンタ３４は、第２パルス信号ＣＫ２が入力される毎に、各減算器６７がリセットした状態から１ずつ減算を行う。これにより、第２カウンタ３４は、ダウンカウントし、各減算器６７の減算結果をカウント値ａｎ（信号ａ０，ａ０ｂ〜ａ８，ａ８ｂ）として出力する。
【０１０９】
次に、減算回路３６の構成を説明する。
図１４は、減算回路３６のブロック回路図を示す。
減算回路３６は、前記第１，第２カウンタ３３，３４のビット数に対応する９個の加算器７１にて構成される。図１５は、加算器７１の回路構成を示す。
【０１１０】
各加算器７１には、それぞれ図３のラッチ回路３５から出力されるＤＡが、第１ビット信号ｒ０〜ｒ８として入力される。また、各加算器７１には、それぞれ図３のＲＯＭ３８から読み出された基準データＤＲが、第２ビット信号ｓ０〜ｓ８として入力される。各加算器７１は、それぞれ第１ビット信号ｒ０〜ｒ８と第２ビット信号ｓ０〜ｓ８を加算演算し、その演算結果を相補なビット信号ｄ０，ｄ０ｂ〜ｄ８，ｄ８ｂとして出力する。また、各段の加算器７１は、加算演算に基づくキャリア信号ｃ０，ｃ０ｂ〜ｃ８，ｃ８ｂを次段の加算器７１に出力する。
【０１１１】
次に、デコーダ３９の構成を説明する。
図１６は、デコーダ３９の回路図を示す。
デコーダ３９には、前記減算回路３６から出力されるビット信号ｄ０，ｄ０ｂ〜ｄ８，ｄ８ｂのうち、所定位置のビット信号ｄ４，ｄ４ｂ〜ｄ７，ｄ７ｂが入力される。更に、デコーダ３９には、制御回路４０からリセット信号ＲＳＴ２とイネーブル信号ＥＮ２が入力される。デコーダ３９は、ビット信号ｄ４，ｄ４ｂ〜ｄ７，ｄ７ｂをデコードし、温度検出信号Ｋ１を出力する。尚、図１６のデコーダ３９は、温度検出信号Ｋ１として、図５の分周器４６の分周比を変更する信号Ｋ１となる分周信号div4,div2,mul1,mul2,mul4,mul8,mul16 を出力するように構成されている。
【０１１２】
デコーダ３９は、Ｈレベルのリセット信号ＲＳＴ２及びＬレベルのイネーブル信号ＥＮ２に基づいて、マトリックス状にＰチャネルＭＯＳトランジスタを接続した交点のノードＮ３１〜Ｎ３７の電位をＬレベルに設定する。次に、Ｌレベルのリセット信号ＲＳＴ２及びＨレベルのイネーブル信号ＥＮ２の時、デコーダ３９は、ビット信号ｄ４，ｄ４ｂ〜ｄ７，ｄ７ｂに基づいてノードＮ３１〜Ｎ３７のうちの１つの電位を低電位（Ｌレベル）にする。これにより、デコーダ３９は、各ノードの電位に対応して、分周信号div4〜mul16 のうちの１つをＨレベルにて出力する。
【０１１３】
例えば、今、各ビット信号ｄ４〜ｄ７（ｄ４ｂ〜ｄ７ｂ）の電位がＬ，Ｈ，Ｈ，Ｌ（Ｈ，Ｌ，Ｌ，Ｈ）である。この時、デコーダ３９は、各ビット信号ｄ４，ｄ４ｂ〜ｄ７，ｄ７ｂに基づいてノードＮ３４の電位をＬレベルにする。これにより、デコーダ３９は、Ｈレベルの分周信号mul2とＬレベルの分周信号div4〜mul1，mul4〜mul16 を出力する。
【０１１４】
次に、ＲＯＭ３８の構成を説明する。
図１７は、ＲＯＭ３８のブロック回路図を示す。
ＲＯＭ３８は、図３減算回路３６にて読み出される信号ＤＲ（図１４の第１ビット信号ｒ０，ｒ０ｂ〜ｒ８，ｒ８ｂ）のビット数に対応する９個のフューズＲＯＭ７５を備えている。各フューズＲＯＭ７５は、製造時に同じ回路構成を持ち、前記した基準データＤＲの各ビット情報が図３のレーザカッタ４２により書き込まれる。各フューズＲＯＭ７５には、入力される前記セルフリフレッシュ信号ＳＲＦに応答し、記憶した情報に基づいて基準データＤＲを構成する相補な第１ビット信号ｒ０，ｒ０ｂ〜ｒ８，ｒ８ｂを出力する。
【０１１５】
詳述すれば、各フューズＲＯＭ７５は、Ｌレベルのセルフリフレッシュ信号ＳＲＦに応答して、Ｈレベルの第１ビット信号ｒ０〜ｒ８（Ｌレベルの反転信号ｒ０ｂ〜ｒ８ｂ）を出力する。各フューズＲＯＭ７５は、Ｈレベルのセルフリフレッシュ信号ＳＲＦに応答して、記憶した情報に基づくレベルの第１ビット信号ｒ０，ｒ０ｂ〜ｒ８，ｒ８ｂを出力する。
【０１１６】
図１８は、ＲＯＭ３８の一部回路図であり、フューズＲＯＭ７５の回路図を示す。
フューズＲＯＭ７５は、ＰチャネルＭＯＳトランジスタＴＰ２１，ＴＰ２２、ＮチャネルＭＯＳトランジスタＴＮ２１、フューズＦ１，Ｆ２、インバータ回路７６，７７、切替スイッチＳＷ１を含む。一対のＰＭＯＳトランジスタＴＰ２１とＮＭＯＳトランジスタＴＮ２１は、高電位電源Ｖccと低電位電源ＶSSの間に直列接続され、それらトランジスタＴＰ２１，ＴＮ２１のゲートにはセルフリフレッシュ信号ＳＲＦが入力される。ＰＭＯＳトランジスタＴＰ２１のドレインとＮＭＯＳトランジスタＴＮ２１のドレインの間には、直列接続された第１，第２フューズＦ１，Ｆ２が接続されている。その第１，第２フューズＦ１，Ｆ２の間のノードＮ４１は、第１インバータ回路７６の入力端子に接続され、第１インバータ回路７６の出力端子は第１ＰＭＯＳトランジスタＴＰ２１に並列接続された第２ＰＭＯＳトランジスタＴＰ２２のゲートに接続されている。
【０１１７】
第１インバータ回路７６の出力端子は、スイッチＳＷ１を介して第２インバータ回路７７の入力端子に接続されている。スイッチＳＷ１は、第２インバータ回路７７の入力端子に接続されたコモン端子ＣＯＭと、そのコモン端子ＣＯＭに切替接続される第１，第２端子Ｔａ，Ｔｂを持つ。第１端子Ｔａは第１インバータ回路７６の出力端子に接続される。第２端子ＴｂはノードＮ４１に接続される。コモン端子ＣＯＭは、通常第１端子Ｔａに接続される。そして、第２インバータ７７からビット信号ｒ０が出力され、その第２インバータ回路７７に供給される信号がビット信号ｒ０に対して相補なビット信号ｒ０ｂとして出力される。
【０１１８】
このように構成されたフューズＲＯＭ７５の第２フューズＦ２は、基準データＤＲのビット情報に基づいて、前記した一次試験において図３のレーザカッタ４２により切断される。これにより、フューズＲＯＭ７５は、セルフリフレッシュ信号ＳＲＦに応答して、第２フューズＦ２の状態に応じたビット信号ｒ０，ｒ０ｂを出力する。
【０１１９】
詳述すれば、各フューズＲＯＭ７５は、Ｌレベルのセルフリフレッシュ信号ＳＲＦに基づいて、第２フューズＦ２の切断の有無に関わらず同じに動作する。即ち、全フューズＲＯＭ７５は、Ｌレベルのセルフリフレッシュ信号ＳＲＦに基づいて第１ＰＭＯＳトランジスタＴＰ２１がオンするため、Ｈレベルの第１ビット信号ｒ０（Ｌレベルの反転ビット信号ｒ０ｂ）を出力する。
【０１２０】
第２フューズＦ２が切断されたフューズＲＯＭ７５は、Ｈレベルのセルフリフレッシュ信号ＳＲＦに基づいてオンしたＮＭＯＳトランジスタＴＮ２１がノードＮ４１の電位をＬレベルに引き下げる。これにより、フューズＲＯＭ７５は、Ｌレベルの第１ビット信号ｒ０（Ｈレベルの反転信号ｒ０ｂ）を出力する。
【０１２１】
第２フューズが切断されていないフューズＲＯＭ７５は、第２ＰＭＯＳトランジスタＴＰ２１が第１インバータ回路７６から出力されるＬレベルの信号に基づいてオンしていることから、ノードＮ４１を電位をＨレベルに保つ。これによりフューズＲＯＭ７５はＨレベルの第１ビット信号ｒ０（Ｌレベルの反転信号ｒ０ｂ）を出力する。
【０１２２】
前記スイッチＳＷ１は、各フューズＲＯＭ７５から出力されるビット信号ｒ０，ｒ０ｂ〜ｒ８，ｒ８ｂの論理を反転するために用いられる。コモン端子ＣＯＭが第１端子Ｔａに接続された状態では、第１インバータ回路７６の出力信号がスイッチＳＷ１を介して第２インバータ回路７７に供給されるため、第２インバータ回路７７の出力信号のレベルを反転したレベルを持つビット信号ｒ０〜ｒ８が出力される。これらビット信号ｒ０〜ｒ８のレベルは、ノードん４１のそれと同じである。
【０１２３】
一方、コモン端子ＣＯＭが第２端子Ｔｂに接続された状態では、ノードＮ４１の電位が第２インバータ回路７７に供給される。これにより、第２インバータ回路７７は、ノードＮ４１のレベルを反転したレベルを持つビット信号ｒ０〜ｒ８を出力する。尚、ビット信号ｒ０，ｒ０ｂの論理を反転する必要が無い場合、スイッチＳＷ１を省略することができる。
【０１２４】
次に、制御回路４０の構成を説明する。
図１９は、制御回路４０のブロック回路図を示す。
制御回路４０は、インバータ回路８１〜１００、フリップフロップ回路（以下、ＦＦ回路という）１０１〜１０７、ＮＡＮＤ回路１０９〜１１５、ＯＲ回路１１６を含む。制御回路４０には、セルフリフレッシュ信号ＳＲＦ、パワーオンリセット信号ＳＴＴＸ、ビット信号ｗ８，ｗ８ｂ、第２パルス信号ＣＫ２が入力される。
【０１２５】
セルフリフレッシュ信号ＳＲＦは、直列接続された２段のインバータ回路８１，８２により第１，第２発振回路３１，３２を活性化するための第１イネーブル信号ＥＮ１として出力される。
【０１２６】
ＦＦ回路１０１〜１０７は直列接続され、各ＦＦ回路１０１〜１０７間には、インバータ回路８５〜９０とＮＡＮＤ回路１０９〜１１４がそれぞれ挿入接続されている。詳述すれば、第１ＦＦ回路１０１の第１，第２出力端子は、それぞれＮＡＮＤ回路１０９，インバータ回路８５を介して第２ＦＦ回路１０２の第１，第２入力端子に接続される。同様に、第２〜第７ＦＦ回路１０２〜１０７の間には、ＮＡＮＤ回路１１０〜１１４とインバータ回路８６〜９０が接続されている。
【０１２７】
セルフリフレッシュ信号ＳＲＦは、インバータ回路８３を介してデコーダ３９をリセットするための第２リセット信号ＲＳＴ２として出力される。インバータ回路８３の出力信号は、第１ＦＦ回路１０１の第１入力端子に入力される。
【０１２８】
また、セルフリフレッシュ信号ＳＲＦはＮＡＮＤ回路１１５に入力される。そのＮＡＮＤ回路１１５にはパワーオンリセット信号ＳＴＴＸと、第７ＦＦ回路１０７の第２出力端子から出力される信号が入力される。ＮＡＮＤ回路１１５の出力信号はインバータ回路８４を介して第１ＦＦ回路１０１の第２入力端子に入力される。
【０１２９】
ＮＡＮＤ回路にはビット信号ｗ８が入力され、ＮＡＮＤ回路には反転ビット信号ｗ８ｂが入力される。そして、第３ＦＦ回路１０３までに入力される各信号ＳＲＦ，ＳＴＴＸ，ｗ８，ｗ８ｂに基づいて、第３ＦＦ回路１０３の第２出力端子からの出力信号は、インバータ回路９２を介して第１発振回路３１に対する制御信号ＳＴ１として出力される。
【０１３０】
ＮＡＮＤ回路１１１には、第２パルス信号ＣＫ２が入力される。その第２パルス信号ＣＫ２はインバータ回路９１により反転され、その反転信号ＣＫ１ｂは次段のＮＡＮＤ回路１１２に入力される。そして、第４ＦＦ回路１０４までに入力される各信号ＳＲＦ〜ｗ８ｂ，ＣＫ２に基づいて、第４ＦＦ回路１０４の第２出力端子からの出力信号は、インバータ回路９３を介して第２発振回路３２に対する制御信号ＳＴ２として出力される。
【０１３１】
ＮＡＮＤ回路１１３には第２パルス信号ＣＫ２が入力される。第５ＦＦ回路１０５の第２出力端子からの出力信号と、第６ＦＦ回路１０６の第１出力端子からの出力信号は、ＯＲ回路１１６に入力され、そのＯＲ回路１１６の出力信号は、インバータ回路９４，９５を介してデコーダ３９を活性化するためのイネーブル信号ＥＮ２として出力される。第６ＦＦ回路１０６の第２出力端子からの出力信号は、奇数段のインバータ回路９６〜１００を介して、第２カウンタ３４をリセットするための第１リセット信号ＲＳＴ１として出力される。
【０１３２】
ＮＡＮＤ回路１１４には、第２パルス信号ＣＫ２を反転した反転信号ＣＫ２ｂが入力される。第７ＦＦ回路１０７の第２出力端子から出力される信号は、初段のＮＡＮＤ回路１１５に入力される。
【０１３３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）発振周期の温度依存性が互いに異なり、その発振周期に応じた第１，第２パルス信号ＣＫ１，ＣＫ２をそれぞれ出力する第１，第２発振回路３１，３２と、第１，第２発振回路３１，３２からそれぞれ出力される第１，第２パルス信号ＣＫ１，ＣＫ２のパルス数をカウントする第１，第２カウンタ３３，３４と、第２カウンタ３４のカウント値に基づいて、第２発振回路３２の一定回数発振周期内における第１カウンタ３３のカウント値をラッチするラッチ回路３５と、予め所定の動作温度においてラッチ回路３５にラッチされるデータが基準データＤＲとして書き込まれたＲＯＭ３８と、ラッチ回路３５にその時にラッチされたデータを比較データとＤＡし、その比較データＤＡとＲＯＭ３８の基準データＤＲの差を演算する減算回路３６と、減算回路３６の演算結果をデコーダ３９にて温度検出信号Ｋ１に変換し出力するようにした。その結果、ＤＲＡＭ１１の動作温度に応じた精度の良い温度検出信号Ｋ１を出力することができる。
【０１３４】
（２）一次試験において、温度検出回路２５を搭載したＤＲＡＭ１１の温度を所定温度に保ち、第１カウンタ３３のカウント値を出力回路３７を介してメモリテスタ４１にて読み出し、その読み出し結果に基づいて、所定温度におけるカウント値を基準データＤＲとしてＲＯＭ３８に書き込むことで、温度検出信号Ｋ１の基準点を正確に校正することができる。
【０１３５】
（３）一次試験において温度検出信号Ｋ１の単位温度あたりの変化量を演算し、その演算結果に基づく値を第２カウンタ３４の初期値としてＲＯＭ３３ａに書き込むことで、温度検出信号Ｋ１の温度依存性を容易に校正することができる。
【０１３６】
（４）温度検出回路２５から出力される温度検出信号Ｋ１に基づいて、ＤＲＡＭ１１の動作温度に対応する周期にてＤＲＡＭコア１９のセルをリフレッシュすることにより、そのリフレッシュにかかる消費電力を低減することができる。
【０１３７】
【発明の効果】
以上詳述したように、本発明によれば、製造時のばらつきを校正して動作温度に従ってリフレッシュ周期を最適化し、消費電力の低減を図ることが可能な温度検出回路、温度検出回路の校正方法、及びその温度検出回路を備えた半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】 一実施形態のＤＲＡＭのブロック回路図。
【図２】 リフレッシュタイマのブロック回路図。
【図３】 温度検出回路のブロック回路図。
【図４】 温度検出回路の動作を示すタイミング図。
【図５】 タイマ回路のブロック回路図。
【図６】 発振回路の回路図。
【図７】 抵抗素子の温度特性図。
【図８】 温度に対する抵抗値，発振周期の特性図。
【図９】 発振回路の動作波形図。
【図１０】 第１カウンタのブロック回路図。
【図１１】 第１カウンタの一部回路図。
【図１２】 第２カウンタのブロック回路図。
【図１３】 第２カウンタの一部回路図。
【図１４】 減算回路のブロック回路図。
【図１５】 加算器の回路図。
【図１６】 デコーダの回路図。
【図１７】 第１ＲＯＭのブロック回路図。
【図１８】 フューズＲＯＭの回路図。
【図１９】 制御回路の回路図。
【符号の説明】
１１ 半導体記憶装置としてのＤＲＡＭ
２５ 温度検出回路
３１ 第１発振回路
３２ 第２発振回路
３３ 第１カウンタ
３４ 第２カウンタ
３５ ラッチ回路
３６ 演算回路としての減算回路
３７ 出力回路
３８ ＲＯＭ
３９ デコーダ
ＣＫ１ 第１パルス信号
ＣＫ２ 第２パルス信号
ＤＡ 比較データ
ＤＲ 基準データ
Ｋ１ 温度検出信号
【発明の属する技術分野】
本発明は半導体記憶装置の動作温度を検出し、その検出温度に応じてリフレッシュ周期を変更するための温度検出回路、温度検出回路の校正方法に関するものである。
【０００２】
近年、パソコン等の携帯機器の記憶容量の増加に対応するために、容量の大きなダイナミックランダムアクセスメモリ（DRAM:Dynamic Random Access Memory ）が用いられるようになってきている。そのＤＲＡＭは、携帯機器のバッテリから供給される電源により記憶内容を保持している。一方、ＤＲＡＭは、その動作温度に応じたメモリセルの電荷保持特性を持つ。このため、電荷保持特性に応じてメモリセルのリフレッシュ周期を変更することにより、そのリフレッシュ動作における消費電流の低減が要求されている。
【０００３】
【従来の技術】
一般に、ＤＲＡＭにおけるメモリセルの電荷保持特性（データ保持特性）は、温度依存性が大きく、チップの温度が低いほどデータの保持時間が長く保存特性が良いことが知られている。そのチップの温度は、ＤＲＡＭの動作状態に応じて変化する。チップの温度は、ＤＲＡＭが通常の動作中は高温であり、データリテンション中は低温である。従って、チップ温度を検出し、その温度に応じてリフレッシュ周期を変更することによって、データリテンション中のリフレッシュ動作における消費電流の低減を図ることができる。
【０００４】
このような動作は、チップの温度による素子特性の変化をとらえ、その特性に基づいてリフレッシュ周期を変更することにより実現される。リフレッシュ周期を変更する方法には、オシレータ周期の分周回数を変更するディジタル方式と、オシレータの動作周期をアナログ的に制御するアナログ方式がある。
【０００５】
【発明が解決しようとする課題】
ところで、温度検出及びその周辺回路を構成する素子は、製造時に生じる抵抗値のバラツキを含む。このバラツキによる素子の温度特性の変化は、リフレッシュ周期と温度に対する最適な周期との間にずれを生じさせ、ＤＲＡＭの消費電力を増加させる。
【０００６】
そのため、ウェハの一時試験においてセルの冗長と同様にフューズによりばらつきを校正する方法がある。この方法は、以下のように行われる。
(1) リフレッシュ周期や素子の抵抗値等の特性を測定する。
【０００７】
(2) 測定結果に基づいてフューズをプログラム（切断）する。
(3) フューズプログラムが確実に行えたかを確認する。
上記の方法では、一時試験によりフューズを切断するフューズプログラム後の周期が確実に所望の周期であることが要求される。即ち、校正方法として素子の抵抗値をトリミングにより変更し、リフレッシュの周期を合わせる方法がある。しかし、この方法では、フューズプログラム後にノイズや寄生抵抗等の影響によりリフレッシュの周期がずれる場合があり、確実に所望のリフレッシュ周期に合わせることは非常に困難である。このように、フューズプログラムによって素子の動作条件（抵抗値，電圧，電流等）を変える方法は、変更後の状態がずれる場合があり、望ましくない。
【０００８】
本発明は上記問題点を解決するためになされたものであって、その目的は製造時のばらつきを校正して動作温度に従ってリフレッシュ周期を最適化し、消費電力の低減を図ることができることができる温度検出回路、温度検出回路の校正方法、及びその温度検出回路を備えた半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、半導体装置に備えられ、該半導体装置の動作温度に応じた温度検出信号を出力する温度検出回路であって、発振周期の温度依存性が互いに異なり、該発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、前記第２発振回路の一定回数発振周期内における前記第１パルス信号のパルス数をカウントするカウンタと、予め所定の動作温度における前記カウンタのカウント値に基づく基準データが書き込まれたＲＯＭと、前記カウンタのカウント値に基づく比較データと前記ＲＯＭの基準データの差を演算する演算回路と、前記演算回路の演算結果を前記温度検出信号に変換するデコーダとを備えた。
【００１０】
請求項２に記載の発明は、半導体装置に備えられ、該半導体装置の動作温度に応じた温度検出信号を出力する温度検出回路であって、発振周期の温度依存性が互いに異なり、該発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、前記第１発振回路から出力される第１パルス信号のパルス数をカウントする第１カウンタと、前記第２発振回路から出力される第２パルス信号のパルス数をカウントする第２カウンタと、前記第２カウンタのカウント値に基づいて、前記第２発振回路の一定回数発振周期内における前記第１カウンタのカウント値をラッチするラッチ回路と、予め所定の動作温度において前記ラッチ回路にラッチされるデータが基準データとして書き込まれたＲＯＭと、前記ラッチ回路にその時にラッチされたデータを比較データとし、該比較データと前記ＲＯＭの基準データの差を演算する演算回路と、前記演算回路の演算結果を前記温度検出信号に変換するデコーダとを備えた。
【００１１】
請求項３に記載の発明は、請求項２に記載の温度検出回路において、前記第２カウンタは、前記第２発振回路の一定回数発振周期に対応するデータを記憶するためのＲＯＭを含み、該ＲＯＭに記憶されたデータをカウント動作の初期値とし、その初期値から前記第２パルス信号のパルス数をカウントするようにした。
【００１２】
請求項４に記載の発明は、請求項１乃至３のうちの何れか１項に記載の温度検出回路において、前記第２発振回路は、前記第１発振回路に比べて温度依存性が大きい特性を有し、該第２発振回路から出力される周波数の温度依存性が大きな前記第２パルス信号を基準とし、前記第１発振回路から出力される周波数の温度依存性が小さな前記第１パルス信号のパルス数に基づいて半導体装置の動作温度に応じた温度検出信号を出力するようにした。
【００１３】
請求項５に記載の発明は、請求項２又は３に記載の温度検出回路において、前記第１カウンタのカウント値を半導体装置の外部に出力するための出力回路を備えた。
【００１４】
請求項６に記載の発明は、発振周期の温度依存性が互いに異なり、該発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、前記第１発振回路から出力される第１パルス信号のパルス数をカウントする第１カウンタと、前記第２発振回路から出力される第２パルス信号のパルス数をカウントする第２カウンタと、前記第２カウンタのカウント値に基づいて、前記第２発振回路の一定回数発振周期内における前記第１カウンタのカウント値をラッチするラッチ回路と、予め所定の動作温度において前記ラッチ回路にラッチされるデータが基準データとして書き込まれたＲＯＭと、前記ラッチ回路にその時にラッチされたデータを比較データとし、該比較データと前記ＲＯＭの基準データの差を演算する演算回路と、前記演算回路の演算結果を前記温度検出信号に変換するデコーダとを備えた温度検出回路から出力される温度検出信号を半導体装置の動作温度に応じて校正する校正方法であって、前記温度検出回路を搭載した半導体装置の一次試験において前記半導体装置の温度を所定温度に保ち、前記第１カウンタのカウント値をテスタにて読み出し、その読み出し結果に基づいて、所定温度における前記カウント値を基準データとして前記ＲＯＭに書き込んで前記温度検出信号の基準点を校正するようにした。
【００１５】
請求項７に記載の発明は、請求項６に記載の温度検出回路の校正方法において、前記半導体装置の温度を可変し、前記所定温度における前記カウント値と可変した温度における前記カウント値とに基づいて前記温度検出信号の単位温度あたりの変化量を演算し、その演算結果に基づく値を前記第２カウンタの初期値として書き込んで前記温度検出信号の温度依存性を校正するようにした。
【００１６】
請求項８に記載の発明は、定期的に記憶したセル情報のリフレッシュが必要なセルを含む半導体記憶装置において、前記半導体記憶装置の動作温度に応じた温度検出信号を出力する温度検出回路を備え、その温度検出回路は、発振周期の温度依存性が互いに異なり、該発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、前記第１発振回路から出力される第１パルス信号のパルス数をカウントする第１カウンタと、前記第２発振回路から出力される第２パルス信号のパルス数をカウントする第２カウンタと、前記第２カウンタのカウント値に基づいて、前記第２発振回路の一定回数発振周期内における前記第１カウンタのカウント値をラッチするラッチ回路と、予め所定の動作温度において前記ラッチ回路にラッチされるデータが基準データとして書き込まれたＲＯＭと、前記ラッチ回路にその時にラッチされたデータを比較データとし、該比較データと前記ＲＯＭの基準データの差を演算する演算回路と、前記演算回路の演算結果を前記温度検出信号に変換するデコーダとを備え、前記温度検出回路から出力される温度検出信号に基づく周期にて前記セルをリフレッシュするようにした。
【００１７】
（作用）
従って、請求項１に記載の発明によれば、発振周期の温度依存性が互いに異なり、その発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、第２発振回路の一定回数発振周期内における第１パルス信号のパルス数をカウントするカウンタと、予め所定の動作温度におけるカウンタのカウント値に基づく基準データが書き込まれたＲＯＭと、カウンタのカウント値に基づく比較データとＲＯＭの基準データの差を演算する演算回路と、演算回路の演算結果を温度検出信号に変換するデコーダとが備えられ、半導体装置の動作温度に応じた精度の良い温度検出信号が出力される。
【００１８】
請求項２に記載の発明によれば、発振周期の温度依存性が互いに異なり、その発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、第１，第２発振回路からそれぞれ出力される第１，第２パルス信号のパルス数をカウントする第１，第２カウンタと、第２カウンタのカウント値に基づいて、第２発振回路の一定回数発振周期内における第１カウンタのカウント値をラッチするラッチ回路と、予め所定の動作温度においてラッチ回路にラッチされるデータが基準データとして書き込まれたＲＯＭと、ラッチ回路にその時にラッチされたデータを比較データとし、その比較データとＲＯＭの基準データの差を演算する演算回路と、演算回路の演算結果を温度検出信号に変換するデコーダとが備えられ、半導体装置の動作温度に応じた精度の良い温度検出信号が出力される。
【００１９】
請求項３に記載の発明によれば、第２カウンタは、第２発振回路の一定回数発振周期に対応するデータを記憶するためのＲＯＭを含み、そのＲＯＭに記憶されたデータをカウント動作の初期値とし、その初期値から第２パルス信号のパルス数をカウントするようにしたため、初期値と同じ動作温度において正確な温度検出信号が出力される。
【００２０】
請求項４に記載の発明によれば、第２発振回路は、第１発振回路に比べて温度依存性が大きい特性を有し、その第２発振回路から出力される周波数の温度依存性が大きな第２パルス信号を基準とし、第１発振回路から出力される周波数の温度依存性が小さな第１パルス信号のパルス数に基づいて半導体装置の動作温度に応じた温度検出信号が出力される。
【００２１】
請求項５に記載の発明によれば、第１カウンタのカウント値を半導体装置の外部に出力するための出力回路を備えることにより、その出力回路を介してカウント値を読み出すことができ、容易に温度検出信号を校正することができる。
【００２２】
請求項６に記載の発明によれば、温度検出回路を搭載した半導体装置の一次試験において半導体装置の温度を所定温度に保ち、第１カウンタのカウント値をテスタにて読み出し、その読み出し結果に基づいて、所定温度におけるカウント値を基準データとしてＲＯＭに書き込んで温度検出信号の基準点が正確に校正される。
【００２３】
請求項７に記載の発明によれば、半導体装置の温度を可変し、所定温度におけるカウント値と可変した温度におけるカウント値とに基づいて温度検出信号の単位温度あたりの変化量が演算され、その演算結果に基づく値を第２カウンタの初期値として書き込んで温度検出信号の温度依存性が容易に校正される。
【００２４】
請求項８に記載の発明によれば、温度検出回路から出力される温度検出信号に基づいて、動作温度に対応する周期にてセルをリフレッシュすることにより、そのリフレッシュにかかる消費電力が低減される。
【００２５】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図１９に従って説明する。
図１は、半導体記憶装置としてのダイナミックＲＡＭ（ＤＲＡＭ）１１のブロック回路図を示す。
【００２６】
ＤＲＡＭ１１は、クロックバッファ１２、コマンドデコーダ１３、アドレスバッファ１４、Ｉ／Ｏデータバッファ（以下、単にＩ／Ｏバッファという）１５、制御信号ラッチ１６、モードレジスタ１７、コラムアドレスカウンタ１８、ＤＲＡＭコア１９、リフレッシュカウンタ２３、リフレッシュタイマ２２、リフレッシュコントローラ２１を含む。尚、ＤＲＡＭ１１の構成は、適宜変更されてもよい。
【００２７】
クロックバッファ１２には、外部クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥが入力される。クロックバッファ１２は、外部クロック信号ＣＬＫを増幅し、その増幅信号を内部クロック信号ＣＫとしてコマンドデコーダ１３，アドレスバッファ１４，Ｉ／Ｏデータバッファ１５に出力する。各回路は、内部クロック信号ＣＫに基づいて同期動作する。
【００２８】
クロックバッファ１２は、クロックイネーブル信号ＣＫＥに基づいて制御信号を各回路１３〜１９に出力する。各回路１３〜１９は、制御信号に基づいて動作状態，非動作状態となる。
【００２９】
コマンドデコーダ１３には、外部から制御信号が入力される。制御信号は、チップ選択信号ＸＣＳ，ロウアドレスストローブ信号ＸＲＡＳ，コラムアドレスストローブ信号ＸＣＡＳ，ライトイネーブル信号ＸＷＥを含む。
【００３０】
コマンドデコーダ１３は、入力される制御信号を解析し、その解析結果に基づくＤＲＡＭ１１の動作モードに応じたモード信号をモードレジスタに出力する。また、コマンドデコーダ１３は、解析結果に基づく内部制御信号を制御信号ラッチ１６，リフレッシュコントローラ２１に出力する。
【００３１】
アドレスバッファ１４には、ＤＲＡＭコア１９の容量に対応するアドレス信号Ａ0 〜Ａ11が入力される。アドレスバッファ１４は、アドレスマルチプレクス方式に対応している。即ち、アドレスバッファ１４は、前記内部クロック信号ＣＫに基づいて、アドレス信号Ａ0 〜Ａ10をローアドレスＲＡ、アドレス信号Ａ11をバンクアドレスＢＡとしてＤＲＡＭコア１９に出力する。また、アドレスバッファ１４は、内部クロック信号ＣＫに基づいて、アドレス信号Ａ0 〜Ａ11をコラムアドレスＣＡとしてコラムアドレスカウンタ１８に出力する。更に、アドレスバッファ１４は、アドレス信号Ａ0 〜Ａ11を、モードセット信号としてモードレジスタ１７に出力する。
【００３２】
Ｉ／Ｏバッファ１５は、外部とＤＲＡＭコア１９との間で入出力されるデータ信号ＤＱ0 〜ＤＱ3 を増幅する。即ち、Ｉ／Ｏバッファ１５は、外部から入力されるデータ信号ＤＱ0 〜ＤＱ3 を増幅し、その増幅信号をＤＲＡＭコア１９に出力する。また、Ｉ／Ｏバッファ１５は、ＤＲＡＭコア１９から出力される信号を増幅し、その増幅信号をデータ信号ＤＱ0 〜ＤＱ3 として外部に出力する。
【００３３】
制御信号ラッチ１６は、前記コマンドデコーダから入力される制御信号に基づいて内部信号ＲＡＳ，ＣＡＳ，ＷＥを生成し、それら内部信号ＲＡＳ，ＣＡＳ，ＷＥをＤＲＡＭコア１９に出力する。
【００３４】
モードレジスタ１７は、前記モードセット信号に基づいて、動作状態を設定する。動作状態には、バーストモード等の動作モード、ＣＡＳレイテンシ，バースト長等の設定状態を含む。モードレジスタ１７は、動作状態に応じた信号をコラムアドレスカウンタ１８に出力する。
【００３５】
コラムアドレスカウンタ１８は、前記コラムアドレスＣＡとモードレジスタ１７から入力される信号に基づいて、内部コラムアドレスをＤＲＡＭコア１９に出力する。ＤＲＡＭコア１９は、その内部コラムアドレスと、前記内部信号ＲＡＳ，ＣＡＳ，ＷＥ、前記ロー及びバンクアドレスＢＡ，ＲＡに基づいて選択したメモリセルに対して、データの読み出し／書き込み動作を行う。
【００３６】
リフレッシュコントローラ２１は、前記内部制御信号に基づいて、その時の動作状態に対応するレベルを持つセルフリフレッシュ信号ＳＲＦを生成する。詳述すれば、リフレッシュコントローラ２１は、内部制御信号に基づいて、通常動作時にはＬレベルのセルフリフレッシュ信号ＳＲＦを、データリテンション時にはＨレベルのセルフリフレッシュ信号ＳＲＦを生成する。そして、リフレッシュコントローラ２１は、生成したセルフリフレッシュ信号ＳＲＦをリフレッシュタイマ２２に出力する。
【００３７】
リフレッシュタイマ２２は、Ｈレベルのセルフリフレッシュ信号ＳＲＦに基づいて、一定周期のパルス信号であるリフレッシュリクエスト信号（以下、単にリクエスト信号という）ＲＥＱをリフレッシュコントローラ２１に出力する。このリクエスト信号ＲＥＱは、その時の動作状態である通常動作に対応する周期を持つ。
【００３８】
リフレッシュコントローラ２１は、リクエスト信号ＲＥＱに基づいて、制御信号ラッチ１６を制御するとともに、リフレッシュカウンタ２３にカウントアップ信号を出力する。
【００３９】
リフレッシュカウンタ２３は、カウントアップ信号に基づいて、リフレッシュするローアドレスをカウントアップし、そのカウントアップ後のローアドレスをＤＲＡＭコア１９に出力する。
【００４０】
ＤＲＡＭコア１９は、リフレッシュカウンタ２３から入力されるローアドレスのメモリセルに記憶されたデータをリフレッシュする。このようにして、ＤＲＡＭ１１は、通常動作時に、一定周期でＤＲＡＭコア１９のメモリセルを順次リフレッシュする。
【００４１】
リフレッシュタイマ２２は、Ｈレベルのセルフリフレッシュ信号ＳＲＦに基づいてＤＲＡＭ１１のチップ温度を検出する。リフレッシュタイマ２２は、検出した温度に対応する周期を持つリフレッシュリクエスト信号ＲＥＱを生成する。そして、リフレッシュタイマ２２は、生成したリクエスト信号ＲＥＱをリフレッシュコントローラ２１に出力する。
【００４２】
リフレッシュコントローラ２１は、上記と同様に、リクエスト信号に基づいてリフレッシュカウンタ２３にカウントアップ信号を出力する。リフレッシュカウンタ２３は、そのカウントアップ信号に基づいてローアドレスをカウントアップする。このようにして、ＤＲＡＭ１１は、データリテンション時にチップの温度に対応する周期でＤＲＡＭコア１９のメモリセルを順次リフレッシュする。
【００４３】
次に、データリテンション時におけるリフレッシュ動作にかかるリフレッシュタイマ２２の構成を詳述する。
図２は、リフレッシュタイマ２２のブロック回路図を示す。
【００４４】
リフレッシュタイマ２２は、温度検出回路２５とタイマ回路２６を含む。
温度検出回路２５には、セルフリフレッシュ信号ＳＲＦが入力される。温度検出回路２５は、セルフリフレッシュ信号ＳＲＦに基づいて、チップの温度検出動作を行う。そして、温度検出回路２５は、検出した温度に応じた検出信号Ｋ１をタイマ回路２６に出力する。
【００４５】
タイマ回路２６は、入力される検出信号Ｋ１に基づく周期を持つリフレッシュリクエスト信号ＲＥＱを出力する。その検出信号Ｋ１は、その時のチップの温度に対応している。従って、タイマ回路２６は、その時のチップ温度に対応する周期を持つリフレッシュリクエスト信号ＲＥＱを出力する。
【００４６】
次に、温度検出回路２５とタイマ回路２６の構成を詳述する。先ず、温度検出回路２５について詳述する。
図３は、温度検出回路２５のブロック回路図を示す。温度検出回路２５は、第１，第２発振回路３１，３２、第１，第２カウンタ３３，３４、ラッチ回路３５、減算回路３６、出力回路３７、ＲＯＭ３８、デコーダ３９、制御回路４０を含む。
【００４７】
制御回路４０は、前記セルフリフレッシュ信号ＳＲＦに基づいて、第１，第２イネーブル信号ＥＮ１，ＥＮ２を出力する。第１，第２発振回路３１，３２は、第１イネーブル信号ＥＮ１に応答して発振動作し、矩形波の第１，第２パルス信号ＣＫ１，ＣＫ２を第１，第２カウンタ３３，３４にそれぞれ出力する。デコーダ３９は、第２イネーブル信号ＥＮ２に基づいて活性化し、減算回路３６から出力されるデータＤＳを温度検出信号Ｋ１に変換し、その検出信号Ｋ１を出力する機能を持つ。
【００４８】
第１，第２発振回路３１，３２は、異なる温度依存性を有する。詳述すれば、第１発振回路３１は、動作温度に対する第１パルス信号ＣＫ１の周期の温度依存性が大きい特性を有する。即ち、第１発振回路３１は、動作温度に対応する周期を持つ第１パルス信号ＣＫ１を出力する。第２発振回路３２は、動作温度に対する第２パルス信号ＣＫ２の周期の温度依存性が小さい特性を有する。即ち、第２発振回路３２は、動作温度に対してほぼ一定の周期を持つ第２パルス信号ＣＫ２を出力する。
【００４９】
第１カウンタ３３は、第１パルス信号ＣＫ１のパルスが入力される毎にカウント値をカウントアップし、そのカウント値ａｎを制御回路４０に出力する。第２カウンタ３４は、第２パルス信号ＣＫ２のパルスをカウントし、そのカウント値ｗｎをラッチ回路３５に出力する。
【００５０】
制御回路４０は、第１カウンタ３３のカウント値が所定値と一致すると、第１，第２ストップ信号ＳＴ１，ＳＴ２を出力する。第１，第２カウンタ３３，３４は、それぞれ第１，第２ストップ信号ＳＴ１，ＳＴ２に応答してカウント動作を停止する。
【００５１】
制御回路４０は、第２ストップ信号ＳＴ２をラッチ回路３５に出力する。ラッチ回路３５は、ストップ信号ＳＴ２に応答して前記第２カウント値ｗｎをラッチし、そのラッチデータをＤＡとして出力回路３７と減算回路３６に出力する。出力回路３７は、ラッチ回路３５から入力されるラッチデータを増幅し、その増幅信号を出力する。
【００５２】
この時、ラッチ回路３５がラッチする第２カウント値ｗｎは、その時の動作温度に対応した値である。即ち、第１パルス信号ＣＫ１の周期は、その時の動作温度に応じて変化する。従って、第１パルス信号のカウント値は、その時の動作温度に対応する。
【００５３】
減算回路３６には、ＲＯＭ３８が接続されている。そのＲＯＭ３８には、所定の温度においてラッチ回路３５にラッチされたデータが基準データＤＲとして予め格納されている。この基準温度データは、後述する一次試験において所定の温度におけるラッチデータが取得され、ＲＯＭ３８に格納される。
【００５４】
減算回路３６は、ラッチ回路３５から出力されるＤＡから基準データＤＲを減算し、その減算結果であるデータＤＳをデコーダ３９に出力する。基準データＤＲは、一次試験における所定温度にて測定された温度データであり、ＤＡは、その時々の温度を測定した温度データである。従って、減算回路３６は、基準の温度に対する現在の温度の差に対応するデータＤＳを出力する。デコーダ３９は、減算回路３６の減算結果に基づく信号（データＤＳ）を検出信号Ｋ１に変換し、その検出信号Ｋ１を出力する。
【００５５】
上記のように構成された温度検出回路２５に対する基準点及び温度依存性の校正方法を説明する。
基準点及び温度依存性の校正には、メモリテスタ４１及びレーザカッタ４２を用いる。チップの温度を所定値に管理する一次試験において、メモリテスタ４１は、図１のＤＲＡＭコア１９のセルに対する読み出し／書き込み試験を行う。そのメモリテスタ４１は、出力回路３７を介してラッチ回路３５にラッチされたデータを読み出し、そのデータＤＡをレーザカッタ４２に出力する。レーザカッタ４２は、ＲＯＭ３８のフューズをデータＤＡに対応して切断することにより、その基準データＤＲをＲＯＭ３８に書き込む。尚、メモリテスタ４１に代えて、ロジックのためのテスタを用いても良い。
【００５６】
通常動作において、ＲＯＭ３８に書き込まれた基準データＤＲは、減算回路３６にて読み出され、ラッチ回路３５から出力されるＤＡと比較される。この時、チップの温度が一次試験における所定値と一致する場合、基準データＤＲとＤＡは、同一値である。従って、減算回路３６はゼロのデータＤＳを出力する。このようにして、温度検出回路２５に対する基準点校正（ゼロ点校正）を行う。
【００５７】
次に、温度依存性の校正方法を説明する。この校正では、上記のレーザカッタ４２を用いて、第１カウンタ３３のＲＯＭ３３ａにカウントを開始する初期値を書き込む。この初期値は、チップの温度を変更した場合に、メモリテスタ４１にて読み出すデータＤＡに基づいて演算される。
【００５８】
即ち、チップの温度を、上記の基準点を設定するときの温度から所定値だけ高い（又は低い）値にする。この時、図３のラッチ回路３５にラッチされる値は、チップの素子バラツキに応じた値となる。従って、このラッチ回路３５にラッチされる値を所定値とすることにより、各チップにおける温度依存性を校正するわけである。
【００５９】
第１カウンタ３３は、ＲＯＭ３３ａに記憶された初期値からカウントを開始するため、第２カウンタ３４の値をラッチするトリガとなる信号が出力されるタイミングが初期値に応じて変化する。そして、減算回路３６の出力の単位温度あたりの変化量は、第１カウンタ３３のカウント数に比例する。従って、第１カウンタ３３のカウント数、即ち初期値を変更し、検出信号Ｋ１の温度依存性を校正する。
【００６０】
上記のように構成及び校正された温度検出回路２５の作用を図４に従って説明する。
制御回路４０は、セルフリフレッシュ信号ＳＲＦに基づいて、イネーブル信号ＥＮを第１，第２発振回路３１，３２に出力する。第１，第２発振回路３１，３２は、イネーブル信号ＥＮに応答し、第１，第２パルス信号ＣＫ１，ＣＫ２を出力する。そして、制御回路４０は、第１発振回路３１の第１パルス信号ＣＫ１に基づく第１カウンタ３３のカウント値が所定値となるまで待機する。具体的には、制御回路４０は、第１カウンタ３３のカウント値のうち、最上位ビットの立ち下がりを検出するまで待機する。
【００６１】
最上位ビットが立ち下がる（時刻ｔ１）と、制御回路４０は、次に第２発振回路３２から出力される第２パルス信号ＣＫ２の立ち上がりを検出するまで待機する。そして、第２パルス信号ＣＫ２が立ち上がる（時刻ｔ２）と、制御回路４０は、Ｈレベルのストップ信号ＳＴ２を出力する。第２カウンタ３４はストップ信号ＳＴ２よりカウント動作を停止する。
【００６２】
次に、制御回路４０は、第２パルス信号ＣＫ２の立ち下がりを検出すると（時刻ｔ３）、Ｈレベルのイネーブル信号ＥＮ２を出力してデコーダ３９を活性化させる。活性化したデコーダ３９は、ラッチ回路３５から入力されるデータを検出信号Ｋ１に変換し、その検出信号Ｋ１を出力する。
【００６３】
次に、制御回路４０は、第２パルス信号ＣＫ２の立ち上がりを検出すると（時刻ｔ４）、Ｌレベルのイネーブル信号ＥＮ２を出力してデコーダ３９を非活性化させる。この時、温度検出結果は、ラッチ回路３５により保持されている。
【００６４】
次に、制御回路４０は、第２パルス信号ＣＫ２の立ち下がりを検出すると（時刻ｔ５）、所定のパルス幅のリセット信号ＲＳＴ１を第２カウンタ３４に出力する。第２カウンタ３４は、リセット信号ＲＳＴ１に基づいてカウント値をリセットする。
【００６５】
そして、制御回路４０は、Ｌレベルのストップ信号ＳＴ２を第２カウンタ３４に出力する。第２カウンタ３４は、そのストップ信号ＳＴ２に応答して、カウント動作を開始する。
【００６６】
温度検出回路２５は、上記のような動作を繰り返し実行し、動作温度（チップ温度）に対応する温度検出信号Ｋ１を出力する。
次に、タイマ回路２６の構成を説明する。
【００６７】
図５は、タイマ回路２６のブロック回路図を示す。
タイマ回路２６は、発振回路４３、カウンタ４４、ＲＯＭ４５、分周器４６を含む。発振回路４３は、上記温度検出回路２５を構成する第２発振回路３２と同等の特性を有する。即ち、発振回路４３は、動作温度に対するパルス信号ＣＫ３の周期の温度依存性が小さい特性を有する。従って、発振回路４３は、動作温度に対してほぼ一定の周期を持つパルス信号ＣＫ３をカウンタ４４に出力する。
【００６８】
カウンタ４４には、予め初期値が格納されたＲＯＭ４５が接続されている。カウンタ４４は、リセット動作（電源投入時，カウントアップ時における動作）において、ＲＯＭ４５から初期値を読み出し、その初期値をカウント値に設定する。カウンタ４４は、パルス信号ＣＫ３のパルスが入力される毎にカウント値をカウントアップする。カウンタ４４は、カウント値が所定値になると、所定のパルス幅を持つパルス信号ＣＫ４を分周器４６に出力する。このパルス信号ＣＫ４の周期は、初期値に対応している。ＲＯＭ４５には、プロセスバラツキに応じた値が図３のレーザカッタ４２にて初期値として書き込まれる。これにより、カウンタ４４は、温度変化及びプロセスバラツキによらず、ほぼ一定の周期を持つパルス信号ＣＫ４を分周器４６に出力する。
【００６９】
分周器４６には、温度検出回路２５から出力される検出信号Ｋ１が入力される。分周器４６は、検出信号Ｋ１に基づいてパルス信号ＣＫ４を分周する分周比を設定し、その分周比により前記パルス信号ＣＫ４を分周した分周信号をリフレッシュリクエスト信号ＲＥＱとして出力する。
【００７０】
このようにして、タイマ回路２６は、検出信号Ｋ１に基づいて、ＤＲＡＭ１１の動作温度（チップ温度）に対応する周期を持つリフレッシュリクエスト信号ＲＥＱを出力する。
【００７１】
次に、温度検出回路２５の各回路３１〜４０の構成を図６〜図１９に従って詳述する。
先ず、第１，第２発振回路３１，３２の構成を説明する。
【００７２】
図６は、第１発振回路３１の回路図を示す。第１発振回路３１は、周波数設定部５１、リングオシレータ部５２、波形整形部５３を含む。
周波数設定部５１は、抵抗素子Ｒｎ、ＰチャネルＭＯＳトランジスタＴＰ１〜ＴＰ５、ＮチャネルＭＯＳトランジスタＴＮ１〜ＴＮ５、インバータ回路５４を含む。抵抗素子Ｒｎは、ｎウェルよりなる抵抗素子であり、抵抗値が温度依存性の高い特性を持つ。この抵抗素子Ｒｎの第１端子には、第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２を介して高電位電源Ｖccが供給され、抵抗素子Ｒｎの第２端子は第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２を介して低電位電源ＶSSに接続されている。
【００７３】
第１ＰＭＯＳトランジスタＴＰ１のゲートは、第３ＰＭＯＳトランジスタＴＰ３のドレインに接続されている。第３ＰＭＯＳトランジスタＴＰ３のソースには高電位電源Ｖccが供給され、ゲートにはイネーブル信号ＥＮが供給される。第１ＰＭＯＳトランジスタＴＰ１のゲートは、第４ＰＭＯＳトランジスタＴＰ４のソースに接続され、その第４ＰＭＯＳトランジスタＴＰ４のドレインは、第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２間のノードＮ１に接続されている。そのノードＮ１は、第３ＮＭＯＳトランジスタＴＮ３のドレインに接続され、第３ＮＭＯＳトランジスタＴＮ３のソースには低電位電源ＶSSが供給される。第２，第４ＰＭＯＳトランジスタＴＰ４及び第３ＮＭＯＳトランジスタのゲートには、イネーブル信号ＥＮがインバータ回路５４により反転された反転信号ＥＮｂが供給される。
【００７４】
第２ＮＭＯＳトランジスタＴＮ２のゲートは、第４ＮＭＯＳトランジスタＴＮ４のソースに接続され、その第４ＮＭＯＳトランジスタＴＮ４のドレインは、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２間のノードＮ２に接続されている。そのノードＮ２は、第５ＰＭＯＳトランジスタＴＰ５のドレインに接続されて、第５ＰＭＯＳトランジスタＴＰ５のソースには高電位電源Ｖccが供給される。第１，第４ＮＭＯＳトランジスタＴＮ１，ＴＮ４及び第５ＰＭＯＳトランジスタＴＰ５のゲートにはイネーブル信号ＥＮが供給される。
【００７５】
第２ＮＭＯＳトランジスタＴＮ２のゲートは、第５ＮＭＯＳトランジスタＴＮ５のドレインに接続されている。第５ＮＭＯＳトランジスタＴＮ５のソースは低電位電源ＶSSが供給され、ゲートには反転信号ＥＮｂが供給される。
【００７６】
このように構成された周波数設定部５１に対して、今、Ｈレベルのイネーブル信号ＥＮが入力される。インバータ回路５４は、イネーブル信号ＥＮを反転したＬレベルの反転信号ＥＮｂを出力する。これら信号ＥＮ，ＥＮｂに基づいて、第１〜第５ＰＭＯＳトランジスタＴＰ１〜ＴＰ５は、それぞれオン，オン，オン，オフ，オフする。また、第１〜第５ＮＭＯＳトランジスタＴＮ１〜ＴＮ５は、それぞれオン，オン，オフ，オン，オフする。これにより、第１ＰＭＯＳトランジスタＴＰ１のゲートは同トランジスタＴＰ１のドレインに接続される。また、第１ＮＭＯＳトランジスタＴＮ１のゲートは同トランジスタＴＮ１のドレインに接続される。
【００７７】
これにより、オンした第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２、抵抗素子Ｒｎ、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２は、高電位電源Ｖccと低電位電源ＶSS間を分圧する分圧抵抗として動作する。この分圧抵抗は、抵抗素子Ｒｎの抵抗値に基づく電位をノードＮ１，Ｎ２の電位を設定する。これらノードＮ１，Ｎ２の電位は、抵抗素子Ｒｎの温度依存性に対応する値を持つ。従って、周波数設定部５１は、ノードＮ１，Ｎ２の電位を動作温度に対応して設定し、そのノードＮ１，Ｎ２の電圧をリングオシレータ部５２に供給する。
【００７８】
また、周波数設定部５１に対してＬレベルのイネーブル信号ＥＮが入力される。インバータ回路５４は、イネーブル信号ＥＮを反転したＨレベルの反転信号ＥＮｂを出力する。これら信号ＥＮ，ＥＮｂに基づいて、第１〜第５ＰＭＯＳトランジスタＴＰ１〜ＴＰ５は、それぞれオフ，オフ，オフ，オン，オンする。また、第１〜第５ＮＭＯＳトランジスタＴＮ１〜ＴＮ５は、それぞれオフ，オフ，オン，オフ，オンする。オンした第３ＮＭＯＳトランジスタＴＮ３は、ノードＮ２の電位を低電位電源ＶSSと同じレベルにする。また、オンした第５ＰＭＯＳトランジスタＴＰ５は、ノードＮ１の電位を高電位電源Ｖccと同じレベルにする。これにより、周波数設定部５１は、ノードＮ１から高電位電源Ｖccを、ノードＮ２から低電位電源ＶSSをリングオシレータ部５２に供給する。
【００７９】
リングオシレータ部５２は、リング状に接続された５段のインバータ回路５５〜５９を含む。各インバータ回路５５〜５９の出力端子には、負荷としてのコンデンサＣ１，Ｃ２がそれぞれ接続されている。尚、コンデンサＣ１，Ｃ２は、それぞれＰＭＯＳトランジスタ，ＮＭＯＳトランジスタのソースとドレインを接続したゲート容量により構成されている。
【００８０】
各インバータ回路５５〜５９を構成するＰＭＯＳトランジスタのソースは第１ＰＭＯＳトランジスタＴＰ６のドレインに接続されている。第１ＰＭＯＳトランジスタＴＰ６のソースには高電位電源Ｖccが供給され、ゲートには周波数設定部５１のノードＮ１の電位が周波数制御電圧として供給される。
【００８１】
また、各インバータ回路５５〜５９を構成するＮＭＯＳトランジスタのソースは第１ＮＭＯＳトランジスタＴＮ６のドレインに接続されている。第１ＮＭＯＳトランジスタＴＮ６のソースには低電位電源ＶSSが供給され、ゲートには周波数設定部５１のノードＮ２の電位が周波数制御電圧として供給される。
【００８２】
第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ６，ＴＮ６は、周波数設定部５１のノードＮ１，Ｎ２における電圧に応じた抵抗値を持つ。そして、各インバータ回路５５〜５９は、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ６，ＴＮ６の抵抗値、即ち周波数設定部５１のノードＮ１，Ｎ２における電圧に応じた駆動電圧の供給を受ける。これにより、各インバータ回路５５〜５９は、供給される駆動電圧に応じた速度で動作する。この各インバータ回路５５〜５９の動作速度は、第１発振回路３１が出力する第１パルス信号ＣＫ１のパルス周期（周波数）に対応する。
【００８３】
所定位置（図６において左から２つめ）のインバータ回路５６の出力端子には、第２ＰＭＯＳトランジスタＴＰ７のドレインが接続されている。その第２ＰＭＯＳトランジスタＴＰ７のソースには高電位電源Ｖccが供給され、ゲートにはイネーブル信号ＥＮが供給される。また、このインバータ回路５６のＮＭＯＳトランジスタと第１ＮＭＯＳトランジスタＴＮ６の間には第２ＮＭＯＳトランジスタＴＮ７が挿入接続されている。その第２ＮＭＯＳトランジスタＴＮ７のゲートには、イネーブル信号ＥＮが供給される。
【００８４】
これら第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ７，ＴＮ７は、イネーブル信号ＥＮに基づいて、発振を停止した時のリングオシレータ部の出力信号レベルの固定と、発振を開始した場合の応答速度を高めるために備えられる。即ち、Ｌレベルのイネーブル信号ＥＮに基づいて、第２ＰＭＯＳトランジスタＴＰ７がオンし、第２ＮＭＯＳトランジスタＴＮ７がオフする。これにより、インバータ回路５６には低電位電源ＶSSの供給が停止されるため、リングオシレータ部５２は発振動作を停止する。そして、オンした第２ＰＭＯＳトランジスタＴＰ７により次段のインバータ回路５７にはＨレベルの信号が入力される。これにより、リングオシレータ部５２は、Ｌレベルの信号を出力する。
【００８５】
次に、Ｈレベルのイネーブル信号ＥＮに基づいて、第２ＰＭＯＳトランジスタＴＰ７がオフし、第２ＮＭＯＳトランジスタＴＮ７がオンする。これにより、インバータ回路５６には低電位電源ＶSSが供給され、リングオシレータ部５２は発振動作を行う。この時、インバータ回路５６には、リングオシレータ部５２の出力信号Ｓ１が前段のインバータ回路５５により反転され、Ｈレベルの信号が入力されている。従って、インバータ回路５６は、このＨレベルの信号を反転したＬレベルの信号を出力する。これにより、リングオシレータ部５２は、Ｈレベルのイネーブル信号ＥＮに応答して直ちに発振動作を行い、動作電源電圧、即ち、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ６，ＴＮ６のゲート電圧に応じた周波数を持つ信号Ｓ１を波形整形部５３に出力する。
【００８６】
波形整形部５３は、ＰＭＯＳトランジスタＴＰ１１〜ＴＰ１４、ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１４、インバータ回路６０を含む。リングオシレータ部５２の出力信号Ｓ１は、第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１１，ＴＮ１１のゲートに供給される。第１ＰＭＯＳトランジスタＴＰ１１と第１ＮＭＯＳトランジスタＴＮ１１の間には、直列接続された第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１２，ＴＮ１２が接続されている。
【００８７】
即ち、第１ＰＭＯＳトランジスタＴＰ１１のドレインは第２ＰＭＯＳトランジスタＴＰ１２のソースに接続され、第２ＰＭＯＳトランジスタＴＰ１２のドレインは第２ＮＭＯＳトランジスタＴＮ１２のドレインに接続され、第２ＮＭＯＳトランジスタＴＮ１２のソースは第１ＮＭＯＳトランジスタＴＮ１１のドレインに接続されている。第１ＰＭＯＳトランジスタＴＰ１１のソースには高電位電源Ｖccが供給され、第１ＮＭＯＳトランジスタＴＮ１１のソースには低電位電源ＶSSが供給される。
【００８８】
第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１２，ＴＮ１２のゲートには、前記リングオシレータ部５２の出力信号Ｓ１を出力するインバータ回路５９よりも２段前のインバータ回路５８から出力される信号Ｓ２が入力される。これにより、第２ＰＭＯＳトランジスタＴＰ１２と第２ＮＭＯＳトランジスタＴＮ１２間のノードＮ３の電位は、位相がずれた２つの信号Ｓ１，Ｓ２を重ね合わせた電位となる。
【００８９】
ノードＮ３は、インバータ回路６０の入力端子に接続される。インバータ回路６０の出力端子は、第３ＰＭＯＳトランジスタＴＰ１３のゲートに接続されている。第３ＰＭＯＳトランジスタＴＰ１３のドレインはノードＮ３に接続され、ソースは第４ＰＭＯＳトランジスタＴＰ１４のドレインに接続されている。第４ＰＭＯＳトランジスタＴＰ１４のソースには高電位電源Ｖccが供給され、ゲートには前記信号Ｓ２が供給される。
【００９０】
前記インバータ回路６０の出力端子は、第３ＮＭＯＳトランジスタＴＮ１３のゲートに接続される。第３ＮＭＯＳトランジスタＴＮ１３のドレインはノードＮ３に接続され、ソースは第４ＮＭＯＳトランジスタＴＮ１４のドレインに接続されている。第４ＮＭＯＳトランジスタＴＮ１４のソースには低電位電源ＶSSが供給され、ゲートには前記信号Ｓ２が供給される。
【００９１】
インバータ回路６０及び第３，第４ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ１３〜ＴＮ１４は、ノードＮ３のレベルを論理反転した信号（出力するパルス信号ＣＫ１）と、前記信号Ｓ２を重ね合わせた信号をインバータ回路６０の入力にフィードバックする。
【００９２】
このように構成された波形整形部５３は、図９に示すように、リングオシレータ部５２の出力信号の波形を略矩形状に波形整形する。波形整形部５３は、波形整形した信号を、第１パルス信号ＣＫ１として図３の第１カウンタ３３に出力する。このようにして、第１発振回路３１は、抵抗素子Ｒｎの温度特性に基づく周期の第１パルス信号ＣＫ１を出力する。
【００９３】
次に、第２発振回路３２の構成を説明する。尚、第２発振回路３２の構成は、第１発振回路３１のそれと同じであるため、図面を省略する。
第２発振回路３２は、第１発振回路３１の抵抗素子Ｒｎに代えて、抵抗素子Ｒｐ（図示略）が用いられている。この第２発振回路３２の抵抗素子Ｒｐは、ポリシリコンよりなる抵抗素子である。図７に示すように、この抵抗素子Ｒｐは、その素子の温度に関わらずほぼ一定の抵抗値を示す温度特性を持つ。これにより、第２発振回路３２のリングオシレータ部５２には、動作温度の変化に対してほぼ同じ電圧の駆動電源が供給される。従って、第２発振回路３２は、動作温度の変化に関わらずほぼ一定の周波数を持つ第２パルス信号ＣＫ２を出力する。
【００９４】
そして、第１，第２発振回路３１，３２は、抵抗素子Ｒｎ，Ｒｐ以外が同じ構成であるため、各素子におけるプロセスバラツキも同じである。従って、図８に示すように、第１，第２発振回路３１，３２からそれぞれ出力される第１，第２パルス信号ＣＫ１，ＣＫ２の周波数の差は、各回路３１，３２にそれぞれ含まれる抵抗素子Ｒｎ，Ｒｐの抵抗値の差のみに対応することになる。
【００９５】
更に、図３の第１カウンタ３３のＲＯＭ３３ａに書き込むデータにより、ラッチ回路３５の出力信号ＤＡを、図８に示す信号ＤＡ１のようにその傾きを変更することができる。
【００９６】
次に、第１カウンタ３３の構成を説明する。
図１０は、第１カウンタ３３のブロック回路図を示す。第１カウンタ３３は、ＮＯＲ回路６１、インバータ回路６２、カウント値のビット数に対応する数の加算器６３を含む。
【００９７】
ＮＯＲ回路６１には、第１停止信号ＳＴ１と第１パルス信号ＣＫ１が入力される。ＮＯＲ回路６１は、Ｌレベルの第１停止信号ＳＴ１に基づいて第１パルス信号ＣＫ１を反転した信号Ｓ１１を出力し、Ｈレベルの第１停止信号ＳＴ１に基づいてＬレベルの信号Ｓ１１をインバータ回路６２及び初段の加算器６３に出力する。インバータ回路６２は、信号Ｓ１１の論理を反転し、その反転信号Ｓ１１ｂを初段の加算器６３に出力する。
【００９８】
複数の加算器６３は、直列に接続されている。各加算器６３は、それぞれ１ビットの加算を行う回路である。各加算器６３は、図９に示す回路にて構成されている。この回路は、実際には減算器であり、入力信号を反転することにより加算器として動作させている。
【００９９】
各加算器６３には、リセットトランジスタＴr1が設けられている。リセットトランジスタＴr1は、各加算器６３に設けられたＲＯＭ３３ａと協働し、各加算器６３の初期状態、即ち第１カウンタ回路３３の初期値を決定するものである。
【０１００】
即ち、リセットトランジスタＴr1は、加算器６３のノードＮ１１ａ，Ｎ１１ｂ，Ｎ１１ｃ，Ｎ１１ｄのうちの何れか１つに接続される。リセットトランジスタＴr1は、接続されたノードＮ１１ａ，Ｎ１１ｂ，Ｎ１１ｃ，Ｎ１１ｄの電位を低い電位（Ｌレベル）にする。このことは、加算器６３の状態を「０」又は「１」にする。これにより、各加算器６３は、入力される第１停止信号ＳＴ１に基づいて初期値をセットする。
【０１０１】
これら接続するノードＮ１１ａ，Ｎ１１ｂ，Ｎ１１ｃ，Ｎ１１ｄの決定は、その加算器が演算するビット位置と、１ビット下位の値の組み合わせにより設定され、図３のレーザカッタ４２により所望の配線以外を切断する、又はコンタクトを形成して所望の配線のみを形成する等の方法により設定される。
【０１０２】
図１１に示す初段の加算器６３は、初期値に基づいて入力される信号Ｓ１１，Ｓ１１ｂを加算演算し、その演算結果の信号ｗ０，ｗ０ｂを外部及び２段目の加算器６３に出力する。２段目の加算器６３は、初段の加算器６３から入力される信号ｗ０，ｗ０ｂを加算演算し、その演算結果の信号ｗ１，ｗ１ｂを次段の加算器６３に出力する。即ち、複数段の加算器６３は、それぞれ加算結果を次段の加算器６３に出力する。
【０１０３】
このように構成された第１カウンタ３３は、第１パルス信号ＣＫ１が入力される毎に各加算器６３がリセットした状態（初期値）から１ずつ加算を行う。これにより、第１カウンタ３３は、アップカウントし、各加算器６３の加算結果をカウント値ｗｎ（信号ｗ０，ｗ０ｂ〜ｗ８，ｗ８ｂ）として出力する。
【０１０４】
次に、第２カウンタ３４の構成を説明する。
図１２は、第２カウンタ３４のブロック回路図を示す。第２カウンタ３４は、ＮＯＲ回路６５、インバータ回路６６、カウント値のビット数に対応する数の減算器６７を含む。
【０１０５】
ＮＯＲ回路６５には、第２停止信号ＳＴ２と第２パルス信号ＣＫ２が入力される。ＮＯＲ回路６５は、Ｌレベルの第２停止信号ＳＴ２に基づいて第２パルス信号ＣＫ２を反転した信号Ｓ２１を出力し、Ｈレベルの第２停止信号ＳＴ２に基づいてＬレベルの信号Ｓ２１をインバータ回路６５及び初段の減算器６７に出力する。インバータ回路６６は、信号Ｓ２１の論理を反転し、その反転信号Ｓ２１ｂを初段の減算器６７に出力する。
【０１０６】
各減算器６７は、直列に接続されている。各減算器６７は、それぞれ１ビットの減算を行う回路である。
各減算器６７は、図１３に示す回路にて構成されている。各減算器６７にはリセットトランジスタＴr2が設けられているリセットトランジスタＴr2は、ＮＭＯＳトランジスタよりなり、ゲートにリセット信号ＲＳＴ１が供給される。このリセット信号ＲＳＴ１に基づいてリセットトランジスタＴr2がオンすることにより、各減算器６７は、インバータ回路よりなるレジスタにそれぞれゼロ（Ｌレベルの情報）をセットする。
【０１０７】
初段の減算器６７は、入力される信号Ｓ２１，Ｓ２１ｂに基づいて減算演算し、その演算結果の信号ａ０，ａ０ｂを外部及び２段目の減算器６７に出力する。各減算器６７は同様に動作し、減算結果を外部に出力するとともに次段の減算器６７に出力する。
【０１０８】
このように構成された第２カウンタ３４は、第２パルス信号ＣＫ２が入力される毎に、各減算器６７がリセットした状態から１ずつ減算を行う。これにより、第２カウンタ３４は、ダウンカウントし、各減算器６７の減算結果をカウント値ａｎ（信号ａ０，ａ０ｂ〜ａ８，ａ８ｂ）として出力する。
【０１０９】
次に、減算回路３６の構成を説明する。
図１４は、減算回路３６のブロック回路図を示す。
減算回路３６は、前記第１，第２カウンタ３３，３４のビット数に対応する９個の加算器７１にて構成される。図１５は、加算器７１の回路構成を示す。
【０１１０】
各加算器７１には、それぞれ図３のラッチ回路３５から出力されるＤＡが、第１ビット信号ｒ０〜ｒ８として入力される。また、各加算器７１には、それぞれ図３のＲＯＭ３８から読み出された基準データＤＲが、第２ビット信号ｓ０〜ｓ８として入力される。各加算器７１は、それぞれ第１ビット信号ｒ０〜ｒ８と第２ビット信号ｓ０〜ｓ８を加算演算し、その演算結果を相補なビット信号ｄ０，ｄ０ｂ〜ｄ８，ｄ８ｂとして出力する。また、各段の加算器７１は、加算演算に基づくキャリア信号ｃ０，ｃ０ｂ〜ｃ８，ｃ８ｂを次段の加算器７１に出力する。
【０１１１】
次に、デコーダ３９の構成を説明する。
図１６は、デコーダ３９の回路図を示す。
デコーダ３９には、前記減算回路３６から出力されるビット信号ｄ０，ｄ０ｂ〜ｄ８，ｄ８ｂのうち、所定位置のビット信号ｄ４，ｄ４ｂ〜ｄ７，ｄ７ｂが入力される。更に、デコーダ３９には、制御回路４０からリセット信号ＲＳＴ２とイネーブル信号ＥＮ２が入力される。デコーダ３９は、ビット信号ｄ４，ｄ４ｂ〜ｄ７，ｄ７ｂをデコードし、温度検出信号Ｋ１を出力する。尚、図１６のデコーダ３９は、温度検出信号Ｋ１として、図５の分周器４６の分周比を変更する信号Ｋ１となる分周信号div4,div2,mul1,mul2,mul4,mul8,mul16 を出力するように構成されている。
【０１１２】
デコーダ３９は、Ｈレベルのリセット信号ＲＳＴ２及びＬレベルのイネーブル信号ＥＮ２に基づいて、マトリックス状にＰチャネルＭＯＳトランジスタを接続した交点のノードＮ３１〜Ｎ３７の電位をＬレベルに設定する。次に、Ｌレベルのリセット信号ＲＳＴ２及びＨレベルのイネーブル信号ＥＮ２の時、デコーダ３９は、ビット信号ｄ４，ｄ４ｂ〜ｄ７，ｄ７ｂに基づいてノードＮ３１〜Ｎ３７のうちの１つの電位を低電位（Ｌレベル）にする。これにより、デコーダ３９は、各ノードの電位に対応して、分周信号div4〜mul16 のうちの１つをＨレベルにて出力する。
【０１１３】
例えば、今、各ビット信号ｄ４〜ｄ７（ｄ４ｂ〜ｄ７ｂ）の電位がＬ，Ｈ，Ｈ，Ｌ（Ｈ，Ｌ，Ｌ，Ｈ）である。この時、デコーダ３９は、各ビット信号ｄ４，ｄ４ｂ〜ｄ７，ｄ７ｂに基づいてノードＮ３４の電位をＬレベルにする。これにより、デコーダ３９は、Ｈレベルの分周信号mul2とＬレベルの分周信号div4〜mul1，mul4〜mul16 を出力する。
【０１１４】
次に、ＲＯＭ３８の構成を説明する。
図１７は、ＲＯＭ３８のブロック回路図を示す。
ＲＯＭ３８は、図３減算回路３６にて読み出される信号ＤＲ（図１４の第１ビット信号ｒ０，ｒ０ｂ〜ｒ８，ｒ８ｂ）のビット数に対応する９個のフューズＲＯＭ７５を備えている。各フューズＲＯＭ７５は、製造時に同じ回路構成を持ち、前記した基準データＤＲの各ビット情報が図３のレーザカッタ４２により書き込まれる。各フューズＲＯＭ７５には、入力される前記セルフリフレッシュ信号ＳＲＦに応答し、記憶した情報に基づいて基準データＤＲを構成する相補な第１ビット信号ｒ０，ｒ０ｂ〜ｒ８，ｒ８ｂを出力する。
【０１１５】
詳述すれば、各フューズＲＯＭ７５は、Ｌレベルのセルフリフレッシュ信号ＳＲＦに応答して、Ｈレベルの第１ビット信号ｒ０〜ｒ８（Ｌレベルの反転信号ｒ０ｂ〜ｒ８ｂ）を出力する。各フューズＲＯＭ７５は、Ｈレベルのセルフリフレッシュ信号ＳＲＦに応答して、記憶した情報に基づくレベルの第１ビット信号ｒ０，ｒ０ｂ〜ｒ８，ｒ８ｂを出力する。
【０１１６】
図１８は、ＲＯＭ３８の一部回路図であり、フューズＲＯＭ７５の回路図を示す。
フューズＲＯＭ７５は、ＰチャネルＭＯＳトランジスタＴＰ２１，ＴＰ２２、ＮチャネルＭＯＳトランジスタＴＮ２１、フューズＦ１，Ｆ２、インバータ回路７６，７７、切替スイッチＳＷ１を含む。一対のＰＭＯＳトランジスタＴＰ２１とＮＭＯＳトランジスタＴＮ２１は、高電位電源Ｖccと低電位電源ＶSSの間に直列接続され、それらトランジスタＴＰ２１，ＴＮ２１のゲートにはセルフリフレッシュ信号ＳＲＦが入力される。ＰＭＯＳトランジスタＴＰ２１のドレインとＮＭＯＳトランジスタＴＮ２１のドレインの間には、直列接続された第１，第２フューズＦ１，Ｆ２が接続されている。その第１，第２フューズＦ１，Ｆ２の間のノードＮ４１は、第１インバータ回路７６の入力端子に接続され、第１インバータ回路７６の出力端子は第１ＰＭＯＳトランジスタＴＰ２１に並列接続された第２ＰＭＯＳトランジスタＴＰ２２のゲートに接続されている。
【０１１７】
第１インバータ回路７６の出力端子は、スイッチＳＷ１を介して第２インバータ回路７７の入力端子に接続されている。スイッチＳＷ１は、第２インバータ回路７７の入力端子に接続されたコモン端子ＣＯＭと、そのコモン端子ＣＯＭに切替接続される第１，第２端子Ｔａ，Ｔｂを持つ。第１端子Ｔａは第１インバータ回路７６の出力端子に接続される。第２端子ＴｂはノードＮ４１に接続される。コモン端子ＣＯＭは、通常第１端子Ｔａに接続される。そして、第２インバータ７７からビット信号ｒ０が出力され、その第２インバータ回路７７に供給される信号がビット信号ｒ０に対して相補なビット信号ｒ０ｂとして出力される。
【０１１８】
このように構成されたフューズＲＯＭ７５の第２フューズＦ２は、基準データＤＲのビット情報に基づいて、前記した一次試験において図３のレーザカッタ４２により切断される。これにより、フューズＲＯＭ７５は、セルフリフレッシュ信号ＳＲＦに応答して、第２フューズＦ２の状態に応じたビット信号ｒ０，ｒ０ｂを出力する。
【０１１９】
詳述すれば、各フューズＲＯＭ７５は、Ｌレベルのセルフリフレッシュ信号ＳＲＦに基づいて、第２フューズＦ２の切断の有無に関わらず同じに動作する。即ち、全フューズＲＯＭ７５は、Ｌレベルのセルフリフレッシュ信号ＳＲＦに基づいて第１ＰＭＯＳトランジスタＴＰ２１がオンするため、Ｈレベルの第１ビット信号ｒ０（Ｌレベルの反転ビット信号ｒ０ｂ）を出力する。
【０１２０】
第２フューズＦ２が切断されたフューズＲＯＭ７５は、Ｈレベルのセルフリフレッシュ信号ＳＲＦに基づいてオンしたＮＭＯＳトランジスタＴＮ２１がノードＮ４１の電位をＬレベルに引き下げる。これにより、フューズＲＯＭ７５は、Ｌレベルの第１ビット信号ｒ０（Ｈレベルの反転信号ｒ０ｂ）を出力する。
【０１２１】
第２フューズが切断されていないフューズＲＯＭ７５は、第２ＰＭＯＳトランジスタＴＰ２１が第１インバータ回路７６から出力されるＬレベルの信号に基づいてオンしていることから、ノードＮ４１を電位をＨレベルに保つ。これによりフューズＲＯＭ７５はＨレベルの第１ビット信号ｒ０（Ｌレベルの反転信号ｒ０ｂ）を出力する。
【０１２２】
前記スイッチＳＷ１は、各フューズＲＯＭ７５から出力されるビット信号ｒ０，ｒ０ｂ〜ｒ８，ｒ８ｂの論理を反転するために用いられる。コモン端子ＣＯＭが第１端子Ｔａに接続された状態では、第１インバータ回路７６の出力信号がスイッチＳＷ１を介して第２インバータ回路７７に供給されるため、第２インバータ回路７７の出力信号のレベルを反転したレベルを持つビット信号ｒ０〜ｒ８が出力される。これらビット信号ｒ０〜ｒ８のレベルは、ノードん４１のそれと同じである。
【０１２３】
一方、コモン端子ＣＯＭが第２端子Ｔｂに接続された状態では、ノードＮ４１の電位が第２インバータ回路７７に供給される。これにより、第２インバータ回路７７は、ノードＮ４１のレベルを反転したレベルを持つビット信号ｒ０〜ｒ８を出力する。尚、ビット信号ｒ０，ｒ０ｂの論理を反転する必要が無い場合、スイッチＳＷ１を省略することができる。
【０１２４】
次に、制御回路４０の構成を説明する。
図１９は、制御回路４０のブロック回路図を示す。
制御回路４０は、インバータ回路８１〜１００、フリップフロップ回路（以下、ＦＦ回路という）１０１〜１０７、ＮＡＮＤ回路１０９〜１１５、ＯＲ回路１１６を含む。制御回路４０には、セルフリフレッシュ信号ＳＲＦ、パワーオンリセット信号ＳＴＴＸ、ビット信号ｗ８，ｗ８ｂ、第２パルス信号ＣＫ２が入力される。
【０１２５】
セルフリフレッシュ信号ＳＲＦは、直列接続された２段のインバータ回路８１，８２により第１，第２発振回路３１，３２を活性化するための第１イネーブル信号ＥＮ１として出力される。
【０１２６】
ＦＦ回路１０１〜１０７は直列接続され、各ＦＦ回路１０１〜１０７間には、インバータ回路８５〜９０とＮＡＮＤ回路１０９〜１１４がそれぞれ挿入接続されている。詳述すれば、第１ＦＦ回路１０１の第１，第２出力端子は、それぞれＮＡＮＤ回路１０９，インバータ回路８５を介して第２ＦＦ回路１０２の第１，第２入力端子に接続される。同様に、第２〜第７ＦＦ回路１０２〜１０７の間には、ＮＡＮＤ回路１１０〜１１４とインバータ回路８６〜９０が接続されている。
【０１２７】
セルフリフレッシュ信号ＳＲＦは、インバータ回路８３を介してデコーダ３９をリセットするための第２リセット信号ＲＳＴ２として出力される。インバータ回路８３の出力信号は、第１ＦＦ回路１０１の第１入力端子に入力される。
【０１２８】
また、セルフリフレッシュ信号ＳＲＦはＮＡＮＤ回路１１５に入力される。そのＮＡＮＤ回路１１５にはパワーオンリセット信号ＳＴＴＸと、第７ＦＦ回路１０７の第２出力端子から出力される信号が入力される。ＮＡＮＤ回路１１５の出力信号はインバータ回路８４を介して第１ＦＦ回路１０１の第２入力端子に入力される。
【０１２９】
ＮＡＮＤ回路にはビット信号ｗ８が入力され、ＮＡＮＤ回路には反転ビット信号ｗ８ｂが入力される。そして、第３ＦＦ回路１０３までに入力される各信号ＳＲＦ，ＳＴＴＸ，ｗ８，ｗ８ｂに基づいて、第３ＦＦ回路１０３の第２出力端子からの出力信号は、インバータ回路９２を介して第１発振回路３１に対する制御信号ＳＴ１として出力される。
【０１３０】
ＮＡＮＤ回路１１１には、第２パルス信号ＣＫ２が入力される。その第２パルス信号ＣＫ２はインバータ回路９１により反転され、その反転信号ＣＫ１ｂは次段のＮＡＮＤ回路１１２に入力される。そして、第４ＦＦ回路１０４までに入力される各信号ＳＲＦ〜ｗ８ｂ，ＣＫ２に基づいて、第４ＦＦ回路１０４の第２出力端子からの出力信号は、インバータ回路９３を介して第２発振回路３２に対する制御信号ＳＴ２として出力される。
【０１３１】
ＮＡＮＤ回路１１３には第２パルス信号ＣＫ２が入力される。第５ＦＦ回路１０５の第２出力端子からの出力信号と、第６ＦＦ回路１０６の第１出力端子からの出力信号は、ＯＲ回路１１６に入力され、そのＯＲ回路１１６の出力信号は、インバータ回路９４，９５を介してデコーダ３９を活性化するためのイネーブル信号ＥＮ２として出力される。第６ＦＦ回路１０６の第２出力端子からの出力信号は、奇数段のインバータ回路９６〜１００を介して、第２カウンタ３４をリセットするための第１リセット信号ＲＳＴ１として出力される。
【０１３２】
ＮＡＮＤ回路１１４には、第２パルス信号ＣＫ２を反転した反転信号ＣＫ２ｂが入力される。第７ＦＦ回路１０７の第２出力端子から出力される信号は、初段のＮＡＮＤ回路１１５に入力される。
【０１３３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）発振周期の温度依存性が互いに異なり、その発振周期に応じた第１，第２パルス信号ＣＫ１，ＣＫ２をそれぞれ出力する第１，第２発振回路３１，３２と、第１，第２発振回路３１，３２からそれぞれ出力される第１，第２パルス信号ＣＫ１，ＣＫ２のパルス数をカウントする第１，第２カウンタ３３，３４と、第２カウンタ３４のカウント値に基づいて、第２発振回路３２の一定回数発振周期内における第１カウンタ３３のカウント値をラッチするラッチ回路３５と、予め所定の動作温度においてラッチ回路３５にラッチされるデータが基準データＤＲとして書き込まれたＲＯＭ３８と、ラッチ回路３５にその時にラッチされたデータを比較データとＤＡし、その比較データＤＡとＲＯＭ３８の基準データＤＲの差を演算する減算回路３６と、減算回路３６の演算結果をデコーダ３９にて温度検出信号Ｋ１に変換し出力するようにした。その結果、ＤＲＡＭ１１の動作温度に応じた精度の良い温度検出信号Ｋ１を出力することができる。
【０１３４】
（２）一次試験において、温度検出回路２５を搭載したＤＲＡＭ１１の温度を所定温度に保ち、第１カウンタ３３のカウント値を出力回路３７を介してメモリテスタ４１にて読み出し、その読み出し結果に基づいて、所定温度におけるカウント値を基準データＤＲとしてＲＯＭ３８に書き込むことで、温度検出信号Ｋ１の基準点を正確に校正することができる。
【０１３５】
（３）一次試験において温度検出信号Ｋ１の単位温度あたりの変化量を演算し、その演算結果に基づく値を第２カウンタ３４の初期値としてＲＯＭ３３ａに書き込むことで、温度検出信号Ｋ１の温度依存性を容易に校正することができる。
【０１３６】
（４）温度検出回路２５から出力される温度検出信号Ｋ１に基づいて、ＤＲＡＭ１１の動作温度に対応する周期にてＤＲＡＭコア１９のセルをリフレッシュすることにより、そのリフレッシュにかかる消費電力を低減することができる。
【０１３７】
【発明の効果】
以上詳述したように、本発明によれば、製造時のばらつきを校正して動作温度に従ってリフレッシュ周期を最適化し、消費電力の低減を図ることが可能な温度検出回路、温度検出回路の校正方法、及びその温度検出回路を備えた半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】 一実施形態のＤＲＡＭのブロック回路図。
【図２】 リフレッシュタイマのブロック回路図。
【図３】 温度検出回路のブロック回路図。
【図４】 温度検出回路の動作を示すタイミング図。
【図５】 タイマ回路のブロック回路図。
【図６】 発振回路の回路図。
【図７】 抵抗素子の温度特性図。
【図８】 温度に対する抵抗値，発振周期の特性図。
【図９】 発振回路の動作波形図。
【図１０】 第１カウンタのブロック回路図。
【図１１】 第１カウンタの一部回路図。
【図１２】 第２カウンタのブロック回路図。
【図１３】 第２カウンタの一部回路図。
【図１４】 減算回路のブロック回路図。
【図１５】 加算器の回路図。
【図１６】 デコーダの回路図。
【図１７】 第１ＲＯＭのブロック回路図。
【図１８】 フューズＲＯＭの回路図。
【図１９】 制御回路の回路図。
【符号の説明】
１１ 半導体記憶装置としてのＤＲＡＭ
２５ 温度検出回路
３１ 第１発振回路
３２ 第２発振回路
３３ 第１カウンタ
３４ 第２カウンタ
３５ ラッチ回路
３６ 演算回路としての減算回路
３７ 出力回路
３８ ＲＯＭ
３９ デコーダ
ＣＫ１ 第１パルス信号
ＣＫ２ 第２パルス信号
ＤＡ 比較データ
ＤＲ 基準データ
Ｋ１ 温度検出信号
Claims (8)
- 半導体装置に備えられ、該半導体装置の動作温度に応じた温度検出信号を出力する温度検出回路であって、
発振周期の温度依存性が互いに異なり、該発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、
前記第２発振回路の一定回数発振周期内における前記第１パルス信号のパルス数をカウントするカウンタと、
予め所定の動作温度における前記カウンタのカウント値に基づく基準データが書き込まれたＲＯＭと、
前記カウンタのカウント値に基づく比較データと前記ＲＯＭの基準データの差を演算する演算回路と、
前記演算回路の演算結果を前記温度検出信号に変換するデコーダと
を備えた温度検出回路。 - 半導体装置に備えられ、該半導体装置の動作温度に応じた温度検出信号を出力する温度検出回路であって、
発振周期の温度依存性が互いに異なり、該発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、
前記第１発振回路から出力される第１パルス信号のパルス数をカウントする第１カウンタと、
前記第２発振回路から出力される第２パルス信号のパルス数をカウントする第２カウンタと、
前記第２カウンタのカウント値に基づいて、前記第２発振回路の一定回数発振周期内における前記第１カウンタのカウント値をラッチするラッチ回路と、
予め所定の動作温度において前記ラッチ回路にラッチされるデータが基準データとして書き込まれたＲＯＭと、
前記ラッチ回路にその時にラッチされたデータを比較データとし、該比較データと前記ＲＯＭの基準データの差を演算する演算回路と、
前記演算回路の演算結果を前記温度検出信号に変換するデコーダと
を備えた温度検出回路。 - 請求項２に記載の温度検出回路において、
前記第２カウンタは、前記第２発振回路の一定回数発振周期に対応するデータを記憶するためのＲＯＭを含み、該ＲＯＭに記憶されたデータをカウント動作の初期値とし、その初期値から前記第２パルス信号のパルス数をカウントするようにした温度検出回路。 - 請求項１乃至３のうちの何れか１項に記載の温度検出回路において、
前記第２発振回路は、前記第１発振回路に比べて温度依存性が大きい特性を有し、該第２発振回路から出力される周波数の温度依存性が大きな前記第２パルス信号を基準とし、前記第１発振回路から出力される周波数の温度依存性が小さな前記第１パルス信号のパルス数に基づいて半導体装置の動作温度に応じた温度検出信号を出力するようにした温度検出回路。 - 請求項２又は３に記載の温度検出回路において、
前記第１カウンタのカウント値を半導体装置の外部に出力するための出力回路を備えた温度検出回路。 - 発振周期の温度依存性が互いに異なり、該発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、
前記第１発振回路から出力される第１パルス信号のパルス数をカウントする第１カウンタと、
前記第２発振回路から出力される第２パルス信号のパルス数をカウントする第２カウンタと、
前記第２カウンタのカウント値に基づいて、前記第２発振回路の一定回数発振周期内における前記第１カウンタのカウント値をラッチするラッチ回路と、
予め所定の動作温度において前記ラッチ回路にラッチされるデータが基準データとして書き込まれたＲＯＭと、
前記ラッチ回路にその時にラッチされたデータを比較データとし、該比較データと前記ＲＯＭの基準データの差を演算する演算回路と、
前記演算回路の演算結果を前記温度検出信号に変換するデコーダと
を備えた温度検出回路から出力される温度検出信号を半導体装置の動作温度に応じて校正する校正方法であって、
前記温度検出回路を搭載した半導体装置の一次試験において前記半導体装置の温度を所定温度に保ち、前記第１カウンタのカウント値をテスタにて読み出し、その読み出し結果に基づいて、所定温度における前記カウント値を基準データとして前記ＲＯＭに書き込んで前記温度検出信号の基準点を校正するようにした温度検出回路の校正方法。 - 請求項６に記載の温度検出回路の校正方法において、
前記半導体装置の温度を可変し、前記所定温度における前記カウント値と可変した温度における前記カウント値とに基づいて前記温度検出信号の単位温度あたりの変化量を演算し、その演算結果に基づく値を前記第２カウンタの初期値として書き込んで前記温度検出信号の温度依存性を校正するようにした温度検出回路の校正方法。 - 定期的に記憶したセル情報のリフレッシュが必要なセルを含む半導体記憶装置において、
前記半導体記憶装置の動作温度に応じた温度検出信号を出力する温度検出回路を備え、
その温度検出回路は、
発振周期の温度依存性が互いに異なり、該発振周期に応じた第１，第２パルス信号をそれぞれ出力する第１，第２発振回路と、
前記第１発振回路から出力される第１パルス信号のパルス数をカウントする第１カウンタと、
前記第２発振回路から出力される第２パルス信号のパルス数をカウントする第２カウンタと、
前記第２カウンタのカウント値に基づいて、前記第２発振回路の一定回数発振周期内における前記第１カウンタのカウント値をラッチするラッチ回路と、
予め所定の動作温度において前記ラッチ回路にラッチされるデータが基準データとして書き込まれたＲＯＭと、
前記ラッチ回路にその時にラッチされたデータを比較データとし、該比較データと前記ＲＯＭの基準データの差を演算する演算回路と、
前記演算回路の演算結果を前記温度検出信号に変換するデコーダとを備え、
前記温度検出回路から出力される温度検出信号に基づく周期にて前記セルをリフレッシュするようにした半導体記憶装置。
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