KR100672129B1 - 면적이 감소된 반도체 메모리 장치의 내부 전압 트리밍제어 회로 및 내부 전압 트리밍 제어 방법 - Google Patents

면적이 감소된 반도체 메모리 장치의 내부 전압 트리밍제어 회로 및 내부 전압 트리밍 제어 방법 Download PDF

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Abstract

본 발명은 면적이 감소된 반도체 메모리 장치의 내부 전압 트리밍 제어 회로 및 내부 전압 트리밍 제어 방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치의 내부 전압 트리밍 제어 회로 및 내부 전압 트리밍 제어 방법은 트리밍 되어야 할 내부 전압의 종류에 무관하게 단일의 코딩부만을 이용하여 트리밍 제어 신호를 발생하므로, 카운터의 수를 감소시켜, 그 점유 면적을 감소시킬 수 있다.
트리밍 테스트 신호, 제어 코드 신호, 저장부, 트리밍 인에이블 회로

Description

면적이 감소된 반도체 메모리 장치의 내부 전압 트리밍 제어 회로 및 내부 전압 트리밍 제어 방법{Internal voltage trimming control circuit of a semiconductor memory device with reduced size and method for controlling trimming of the internal voltage}
도 1은 종래의 내부 전압 트리밍 제어 회로와, 전압 발생기들의 개략적인 블록도이다.
도 2는 본 발명의 일실시예에 따른 내부 전압 트리밍 제어 회로와, 전압 발생기들을 나타내는 블록도이다.
도 3은 도 2에 도시된 입력 회로를 상세히 나타내는 도면이다.
도 4는 도 2에 도시된 코딩부를 상세히 나타내는 도면이다.
도 5는 도 4에 도시된 코딩부의 동작과 관련된 신호들의 타이밍도이다.
도 6은 도 2에 도시된 저장부를 상세히 나타내는 도면이다.
도 7은 도 6에 도시된 입력 회로 및 래치 회로를 상세히 나타내는 도면이다.
도 8은 도 2에 도시된 내부 전압 트리밍 제어 회로의 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 내부 전압 트리밍(trimming) 제어 회로
110 : 테스트 모드 컨트롤러 120 : 트리밍 인에이블 회로
130 : 입력 제어 회로 140 : 펄스 발생기
150 : 코딩부 160 : 저장부
201∼205 : 전압 발생기
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 내부 전압 트리밍(trimming) 제어 회로 및 내부 전압 트리밍 제어 방법에 관한 것이다.
통상적으로, 반도체 메모리 장치와 같은 반도체 장치는 외부에서 공급되는 비교적 높은 외부 전원전압에 기초하여 다양한 내부 전압들을 발생하는 내부 전압 발생기들을 포함한다. 한편, 일련의 제조 공정들을 거쳐 완성된 반도체 메모리 장치는 사용자에게 판매되기 전에 정상적으로 동작하는지의 여부를 판별하기 위한 테스트 과정을 필요로 한다. 이러한 반도체 메모리 장치의 테스트들 중 하나로서 내부 전압 트리밍 테스트가 있다. 내부 전압 트리밍 테스트는, 반도체 메모리 장치의 제조 공정의 변화 등으로 인하여, 설정된 전압 범위에서 벗어난 반도체 메모리 장치의 내부 전압을 트리밍하여, 상기 설정된 전압 범위 내에 포함되도록 조절하기 위해 실시된다. 다시 말하면, 내부 전압 트리밍 테스트에서는 내부 전압의 레벨이 다양하게 변경되면서 반도체 메모리 장치가 동작하므로, 반도체 메모리 장치가 최 적으로 동작할 수 있는 내부 전압의 레벨이 결정될 수 있다. 한편, 반도체 메모리 장치의 내부 전압 발생기는 외부에서 입력되는 펄스 신호에 기초하여 발생되는 제어 신호에 응답하여, 내부 전압의 레벨을 다양하게 변경시킨다.
도 1은 종래의 내부 전압 트리밍 제어 회로와, 전압 발생기들의 개략적인 블록도이다. 도 1을 참고하면, 내부 전압 트리밍 제어 회로(10)는 테스트 모드 제어부(11)와 코딩부들(12∼16)을 포함한다. 상기 테스트 모드 제어부(11)는 테스트 모드 신호(TMODE)에 응답하여, 테스트 모드로 진입하고, 외부 어드레스 신호(ADDR)에 응답하여, 트리밍 펄스 신호들(VREFBTRP, VREFDTRP, VPPTRP, VPERITRP, VCORETRP) 중 하나와, 리셋 신호(RSET)를 발생한다. 상기 테스트 모드 제어부(11)로부터 출력된 상기 트리밍 펄스 신호들(VREFBTRP, VREFDTRP, VPPTRP, VPERITRP, VCORETRP)은 신호 라인들(17)을 통하여 상기 코딩부들(12∼16)에 각각 입력된다. 한편, 상기 신호 라인(17)은 반도체 메모리 장치 내에서 비교적 많은 내부 회로들을 통과해야 하기 때문에, 그 길이가 수천 ㎛에 이른다. 이처럼 상기 내부 전압 트리밍 제어 회로(10)는 수천 ㎛에 이르는 신호 라인이 트리밍 펄스 신호의 종류만큼 필요하므로, 상기 신호 라인에 의한 부하가 증가하는 문제점이 있다.
한편, 상기 코딩부들(12∼16)은 상기 트리밍 펄스 신호들(VREFBTRP, VREFDTRP, VPPTRP, VPERITRP, VCORETRP)에 각각 응답하여, 트리밍 제어 신호들(TRM11∼TRM14, TRM21∼TRM24, TRM31∼TRM34, TRM41∼TRM44, TRM51∼TRM54)을 각각 출력한다. 상기 코딩부들(12∼16)은 상기 트리밍 펄스 신호들(VREFBTRP, VREFDTRP, VPPTRP, VPERITRP, VCORETRP)의 발생 횟수에 따라 상기 트리밍 제어 신호들(TRM11 ∼TRM14, TRM21∼TRM24, TRM31∼TRM34, TRM41∼TRM44, TRM51∼TRM54)의 비트 값들을 각각 변경시킨다. 예를 들어, 상기 테스트 모드 제어부(11)가 상기 트리밍 펄스 신호(VREFBTRP)를 3회 발생시키면, 상기 코딩부(12)는 상기 트리밍 제어 신호들(TRM11∼TRM14)의 비트 값을 '0011'로 발생한다. 전압 발생기(20)는 상기 트리밍 제어 신호들(TRM11∼TRM14)에 응답하여, 서로 다른 전압 레벨을 갖는 전압들(VREFB1∼VREFB16) 중 하나를 발생한다. 전압 발생기들(30∼60) 역시 상기 전압 발생기(20)와 유사하게 동작한다. 상술한 것과 같이, 상기 전압 발생기들(20∼60)의 동작을 각각 제어하기 위해, 상기 내부 전압 트리밍 제어 회로(10)가 상기 전압 발생기들(20∼60)의 수와 동일한 수만큼의 상기 코딩부들(12∼16)을 필요로 한다. 또, 상기 코딩부들(12∼16) 각각은 자신이 발생하는 트리밍 제어 신호들의 수만큼의 카운터를 포함한다. 예를 들어, 상기 트리밍 제어 신호들(TRM11∼TRM14)이 4비트이므로, 상기 코딩부(12)는 4개의 카운터들(CN11∼CN14)을 포함한다. 이처럼 상기 코딩부들(12∼16)이 4개의 카운터들을 각각 포함하므로, 상기 내부 전압 트리밍 제어 회로(10)는 총 20개의 카운터들을 포함하게 된다. 따라서 카운터의 점유 면적으로 인하여 상기 내부 전압 트리밍 제어 회로(10)의 크기가 증가하는 문제점이 있다. 특히, 이러한 문제는 트리밍 되어야 할 내부 전압의 종류가 더 많아지거나, 또는 전압이 더욱 정교하게 트리밍 되어야 하는 경우, 더욱 심각하게 나타날 수 있다. 이를 좀 더 상세히 설명하면, 트리밍 되어야 할 내부 전압의 종류가 더 많아질 경우, 전압 발생기의 수와 코딩부의 수가 증가 되어야 한다. 코딩부의 수가 증가하면, 상기 내부 전압 트리밍 제어 회로(10)에 포함되는 카운터의 수가 더 증가하므 로, 상기 내부 전압 트리밍 제어 회로(10)의 크기는 더욱 증가하게 된다. 또, 전압이 더욱 정교하게 트리밍 되어야 하는 경우(즉, 트리밍을 위한 전압 레벨 수가 증가하는 경우), 코딩부로부터 출력되는 트리밍 제어 신호의 비트 수가 더 증가 되어야하므로, 코딩부들 각각이 포함하는 카운터의 수가 증가 된다. 따라서 상기 내부 전압 트리밍 제어 회로(10)의 크기가 더욱 증가하게 되는 문제점이 있다. 또한, 이러한 문제는 상기 내부 전압 트리밍 제어 회로(10)를 포함하는 반도체 메모리 장치가 모바일(mobile) 제품에 적용될 경우, 소형화 추세에 있는 모바일 제품의 크기를 감소시키는데 제한적인 요소로 작용할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 트리밍 되어야 할 내부 전압의 종류에 무관하게 단일의 코딩부만을 이용하여 트리밍 제어 신호를 발생함으로써, 카운터의 수를 감소시켜, 그 점유 면적을 감소시킬 수 있는 반도체 메모리 장치의 내부 전압 트리밍 제어 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 트리밍 되어야 할 내부 전압의 종류에 무관하게 단일의 코딩부만을 이용하여 트리밍 제어 신호를 발생함으로써, 카운터의 수를 감소시켜, 그 점유 면적을 감소시킬 수 있는 반도체 메모리 장치의 내부 전압 트리밍 제어 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 내부 전압 트리밍 제어 회로는, 테스트 모드 컨트롤러, 트리밍 인에이블 회로, 입 력 제어 회로, 펄스 발생기, 코딩부, 및 저장부를 포함한다. 테스트 모드 컨트롤러는 테스트 모드 신호에 응답하여 테스트 모드로 동작하고, 제1 어드레스 신호에 응답하여, 복수의 트리밍 테스트 신호들을 출력한다. 트리밍 인에이블 회로는 복수의 트리밍 테스트 신호들에 응답하여, 트리밍 인에이블 신호를 발생한다. 입력 제어 회로는 트리밍 인에이블 신호에 응답하여, 제2 어드레스 신호와 클럭 신호를 수신한다. 펄스 발생기는 입력 제어 회로로부터 수신되는 제2 어드레스 신호와 클럭 신호에 응답하여 펄스 신호를 발생한다. 코딩부는 펄스 신호에 응답하여, 제어 코드 신호를 발생한다. 저장부는 복수의 트리밍 테스트 신호들에 응답하여, 제어 코드 신호를 저장하고, 그 저장된 신호를 복수의 트리밍 제어 신호들 중 하나 또는 일부로서 (각각) 출력한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 내부 전압 트리밍 제어 방법은, 테스트 모드 신호에 응답하여 테스트 모드로 진입하는 단계; 제1 어드레스 신호에 응답하여, 복수의 트리밍 테스트 신호들을 발생하는 단계; 복수의 트리밍 테스트 신호들에 응답하여, 트리밍 인에이블 신호를 발생하는 단계; 트리밍 인에이블 신호에 응답하여, 제2 어드레스 신호와 클럭 신호를 수신하고, 제2 어드레스 신호와 클럭 신호에 응답하여 펄스 신호를 발생하는 단계; 펄스 신호에 응답하여, 제어 코드 신호를 발생하는 단계; 복수의 트리밍 테스트 신호들에 응답하여, 제어 코드 신호를 저장하고, 그 저장된 신호를 복수의 트리밍 제어 신호들 중 하나 또는 일부로서 (각각) 출력하는 단계; 및 복수의 트리밍 제어 신호들 중 하나 또는 일부에 (각각) 응답하여, 복수의 내부 전압들 중 하나 또는 일부를 (각각) 발생하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시예에 따른 내부 전압 트리밍 제어 회로와, 전압 발생기들을 나타내는 블록도이다. 도 2를 참고하면, 내부 전압 트리밍 제어 회로(100)와 전압 발생기들(201∼205)이 반도체 메모리 장치(미도시) 내부에 포함된다. 상기 내부 전압 트리밍 제어 회로(100)는 테스트 모드 컨트롤러(110), 트리밍 인에이블 회로(120), 입력 제어 회로(130), 펄스 발생기(140), 코딩부(150), 및 저장부(160)를 포함한다. 상기 테스트 모드 컨트롤러(110)는 테스트 모드 신호(TM)에 응답하여 테스트 모드로 동작한다. 상기 테스트 모드 컨트롤러(110)는 상기 테스트 모드로 동작할 때, 어드레스 신호(ADD1)에 응답하여, 트리밍 테스트 신호들(VREFBT, VREFDT, VPPT, VCORET, VPERIT)을 출력한다. 좀 더 상세하게는, 상기 어드레스 신호(ADD1)의 비트 값에 응답하여, 상기 테스트 모드 컨트롤러(110)가 상기 트리밍 테스트 신호들(VREFBT, VREFDT, VPPT, VCORET, VPERIT) 중 적어도 하나를 인에이블시킨다. 다시 말하면, 상기 테스트 모드 컨트롤러(110)가 상기 트리밍 테스트 신호들(VREFBT, VREFDT, VPPT, VCORET, VPERIT) 중 하나 또는 일부를 인에이블시킨다. 상기 어드레스 신호(ADD1)는 복수의 비트들을 포함하고, 상기 어드레스 신호(ADD1)는 내부 전압들(VREFB, VREFD, VPP, VCORE, VPERI) 중 어떤 것에 대한 트리밍 테스트 동작이 실행될 것인지에 대한 정보를 포함한다.
상기 트리밍 인에이블 회로(120)는 상기 복수의 트리밍 테스트 신호들(VREFBT, VREFDT, VPPT, VCORET, VPERIT)에 응답하여, 트리밍 인에이블 신호들(TEN, TENB)을 발생한다. 좀 더 상세하게는, 상기 복수의 트리밍 테스트 신호들(VREFBT, VREFDT, VPPT, VCORET, VPERIT) 중 적어도 하나가 인에이블될 때, 상기 트리밍 인에이블 회로(120)가 상기 트리밍 인에이블 신호(TEN)를 인에이블시킨다. 상기 트리밍 인에이블 회로(120)는 OR 게이트(121)와 인버터(122)로 구현될 수 있다. 상기 OR 게이트(121)는 상기 복수의 트리밍 테스트 신호들(VREFBT, VREFDT, VPPT, VCORET, VPERIT)에 응답하여, 상기 트리밍 인에이블 신호(TEN)를 출력한다. 상기 인버터(122)는 상기 트리밍 인에이블 신호(TEN)를 반전시키고, 상기 트리밍 인에이블 신호(TENB)를 출력한다. 상기 입력 제어 회로(130)는 상기 트리밍 인에이블 신호들(TEN, TENB)에 응답하여, 어드레스 신호(ADD2)와 클럭 신호(CLK)를 수신하여, 상기 펄스 발생기(140)에 출력한다. 상기 어드레스 신호(ADD2)는 복수의 비트들(A0∼A3, 도 3 참고)을 포함하고, 상기 어드레스 신호(ADD2)의 비트 수는 필요에 따라 증가 또는 감소될 수 있다.
도 3를 참고하여, 상기 입력 제어 회로(130)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 입력 제어 회로(130)는 입력 회로들(131∼135)을 포함한다. 상기 입력 회로들(131∼135)은 상기 트리밍 인에이블 신호들(TEN, TENB)에 각각 응답하여 인에이블되거나 또는 디세이블된다. 상기 입력 회로 (131)는 인에이블될 때, 클럭 신호(CLK)를 수신하여 출력한다. 또, 상기 입력 회로들(132∼135)은 인에이블될 때, 상기 어드레스 신호(ADD2)의 비트들(A0∼A3)을 각각 수신하여 출력한다. 상기 입력 회로들(131∼135)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 입력 회로(131)는 직렬로 연결되는 인버터들(IV1, IV2)을 포함하고, 상기 입력 회로(132)는 직렬로 연결되는 인버터들(IV3, IV4)을 포함한다. 상기 입력 회로(133)는 직렬로 연결되는 인버터들(IV5, IV6)을 포함하고, 입력 회로(134)는 직렬로 연결되는 인버터들(IV7, IV8)을 포함하고, 상기 입력 회로(135)는 직렬로 연결되는 인버터들(IV9, IV10)을 포함한다. 상기 인버터들(IV1, IV3, IV5, IV7, IV9)은 상기 트리밍 인에이블 신호들(TEN, TENB)에 각각 응답하여, 인에이블되거나 또는 디세이블된다. 상기 인버터들(IV1, IV3, IV5, IV7, IV9)의 구성 및 구체적인 동작들은 서로 유사하므로, 상기 인버터(IV1)의 구성을 중심으로 설명하기로 한다. 상기 인버터(IV1)는 PMOS 트랜지스터들(P1, P2)과 NMOS 트랜지스터들(N1, N2)을 포함한다. 상기 PMOS 트랜지스터들(P1, P2)은 내부 전압(VDD)과 노드(D1) 사이에 직렬로 연결되고, 상기 NMOS 트랜지스터들(N1, N2)은 상기 노드(D1)와 그라운드 전압(VSS) 사이에 직렬로 연결된다. 상기 PMOS 트랜지스터(P1)는 상기 트리밍 인에이블 신호(TENB)에 응답하여, 턴 온 또는 오프되고, 상기 NMOS 트랜지스터(N2)는 상기 트리밍 인에이블 신호(TEN)에 응답하여, 턴 온 또는 오프 된다. 또, 상기 PMOS 트랜지스터(P2)와 상기 NMOS 트랜지스터(N1)는 상기 클럭 신호(CLK)에 응답하여, 턴 온 또는 오프된다. 결국, 상기 PMOS 트랜지스터(P1)와 상기 NMOS 트랜지스터(N2)가 턴 온될 때, 상기 클럭 신호(CLK)에 응답하여, 상 기 PMOS 트랜지스터(P2)와 상기 NMOS 트랜지스터(N1) 중 어느 하나가 턴 온되어, 반전된 클럭 신호(CLKB)를 출력한다. 반대로, 상기 PMOS 트랜지스터(P1)와 상기 NMOS 트랜지스터(N2)가 턴 오프되면, 상기 인버터(IV1)는 동작하지 않는다. 상기 인버터(IV2)는 상기 반전된 클럭 신호(CLKB)를 다시 반전시켜, 상기 클럭 신호(CLK)를 출력한다.
다시 도 2를 참고하면, 상기 펄스 발생기(140)는 상기 입력 제어 회로(130)로부터 수신되는 상기 어드레스 신호(ADD2)와 상기 클럭 신호(CLK)에 응답하여, 펄스 신호(PLS)를 발생한다. 좀 더 상세하게는, 상기 펄스 발생기(140)는 상기 어드레스 신호(ADD2)의 비트 값에 기초하여, 상기 펄스 신호(PLS)의 발생 횟수를 결정하고, 그 결정된 횟수만큼 상기 펄스 신호(PLS)를 발생한다. 예를 들어, 상기 어드레스 신호(ADD2)의 비트들(A0∼A3)의 로직 값이 "1010"(십진수로 표현될 때 '5')일 경우, 상기 펄스 발생기(140)는 상기 펄스 신호(PLS)를 5회 발생한다. 또, 상기 어드레스 신호(ADD2)의 비트들(A0∼A3)의 로직 값이 "0001"(십진수로 표현될 때 '8')일 경우, 상기 펄스 발생기(140)는 상기 펄스 신호(PLS)를 8회 발생한다.
상기 코딩부(150)는 상기 펄스 신호(PLS)에 응답하여, 제어 코드 신호(CODS)를 발생한다. 좀 더 상세하게는, 상기 코딩부(150)가 상기 펄스 신호(PLS)의 수신 횟수에 따라 상기 제어 코드 신호(CODS)의 비트 값을 변경시킨다. 상기 제어 코드 신호(CODS)는 복수의 비트들(C0∼C3)을 포함하고, 상기 제어 코드 신호(CODS)의 비트 수는 필요에 따라 증가 또는 감소할 수 있다. 도 4를 참고하여, 상기 코딩부(150)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 코딩 부(150)는 카운터들(151∼154)을 포함한다. 상기 카운터(151)는 상기 펄스 신호(PSL)에 응답하여, 상기 비트(C0)를 출력한다. 좀 더 상세하게는, 상기 카운터(151)는 상기 펄스 신호(PLS)의 주기를 카운팅하고, 카운팅 할 때마다 상기 비트(CO)를 토글시켜 출력한다. 상기 카운터들(152∼154)은 상기 비트들(C0∼C2)에 각각 응답하여, 상기 비트들(C1∼C3)을 각각 출력한다. 좀 더 상세하게는, 상기 카운터들(152∼154)은 상기 비트들(C0∼C2)의 주기들을 각각 카운팅하고, 카운팅 할 때마다 상기 비트들(C1∼C3)을 각각 토글시켜 출력한다. 도 5에서 참조되는 것과 같이, 상기 펄스 신호(PLS)의 주기가 'T'일 때, 상기 비트들(C1∼C3)의 주기들은 각각 2T, 4T, 8T, 16T로 각각 표현될 수 있다. 도 5에서는 상기 펄스 신호(PLS)가 총 32회 발생한 경우 상기 비트들(C0∼C3)의 타이밍도가 일례로서 도시되어 있다. 한편, 상기 카운터들(151∼154)은 상기 리셋 신호(RST)에 응답하여 리셋 되고, 상기 카운터들(151∼154)이 리셋 될 때, 상기 제어 코드 신호(CODS)의 비트 값이 초기화된다. 예를 들어, 상기 제어 코드 신호(CODS)의 비트 값이 초기화될 때, 상기 비트들(C1∼C3)의 로직 값들이 '0000'으로 될 수 있다.
다시 도 2를 참고하면, 상기 저장부(160)는 상기 트리밍 테스트 신호들(VREFBT, VREFDT, VPPT, VCORET, VPERIT)에 응답하여, 상기 제어 코드 신호(CODS)를 저장하고, 그 저장된 신호를 트리밍 제어 신호들(TRIM1∼TRIM5) 중 하나 또는 일부로서 (각각) 출력한다. 도 6을 참고하여, 상기 저장부(160)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 저장부(160)는 입력 회로들(161∼165)과 저장 회로들(166∼170)을 포함한다. 상기 입력 회로들(161∼165)은 상기 트리밍 테스트 신호들(VREFBT, VREFDT, VPPT, VCORET, VPERIT)에 각각 응답하여, 인에이블되거나 또는 디세이블된다. 바람직하게, 상기 트리밍 테스트 신호들(VREFBT, VREFDT, VPPT, VCORET, VPERIT)이 인에이블될 때, 상기 입력 회로들(161∼165)이 각각 인에이블된다. 예를 들어, 상기 트리밍 테스트 신호(VREFBT)가 인에이블될 때, 상기 입력 회로(161)가 상기 트리밍 테스트 신호(VREFBT)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 입력 회로들(161∼165)은 인에이블될 때 상기 제어 코드 신호(CODS)를 각각 수신하고, 그 수신된 신호를 내부 트리밍 제어 신호들(NTRIM1∼NTRIM5)로서 각각 출력한다. 상기 저장 회로들(166∼170)은 상기 입력 회로들(161∼165)로부터 각각 수신되는 상기 내부 트리밍 제어 신호들(NTRIM1∼NTRIM5)을 각각 저장하고, 그 저장된 신호들을 상기 트리밍 제어 신호들(TRIM1∼TRIM5)로서 각각 출력한다. 도 7을 참고하여, 상기 입력 회로들(161∼165)과 상기 저장 회로들(166∼170)의 구성 및 구체적인 동작을 상세히 설명하면 다음과 같다. 상기 입력 회로들(161∼165)의 구성 및 동작은 서로 유사하고, 상기 저장 회로들(166∼170)의 구성 및 동작은 서로 유사하므로, 상기 입력 회로(161)와 상기 저장 회로(166)의 구성 및 동작을 중심으로 설명하기로 한다. 도 7을 참고하면, 상기 입력 회로(161)는 인버터들(181∼185)을 포함한다. 상기 인버터(181)는 상기 트리밍 테스트 신호(VREFBT)를 반전시키고, 반전된 트리밍 테스트 신호(VREFBTb)를 출력한다. 상기 인버터들(182∼185)은 상기 트리밍 테스트 신호(VREFBT)와 상기 반전된 트리밍 테스트 신호(VREFBTb)에 응답하여, 동시에 인에이블되거나 또는 디세이블된다. 바람직하게, 상기 트리밍 테스트 신호(VREFBT)가 인에이블될 때, 상기 인버터 들(182∼185)이 각각 인에이블된다. 상기 인버터들(182∼185)은 인에이블될 때, 상기 제어 코드 신호(CODS)의 상기 비트들(C0∼C3)을 각각 반전시키고, 반전된 비트들(C0B∼C3B)을 각각 출력한다. 상기 인버터들(182∼185)의 구성 및 구체적인 동작 설명은 도 3을 참고하여 상술한 상기 인버터(IV1)의 구성 및 구체적인 동작과 유사하므로, 생략하기로 한다. 상기 저장 회로(166)는 래치 회로들(191∼194)을 포함한다. 상기 래치 회로들(191∼194)은 인버터들(91 및 92, 93 및 94, 95 및 96, 97 및 98)을 각각 포함한다. 상기 래치 회로들(191∼194)은 상기 반전된 비트들(C0B∼C3B)을 각각 래치하고, 그 래치된 신호들을 상기 트리밍 제어 신호(TRIM1)의 비트들(B0∼B3)로서 각각 출력한다.
다시 도 2를 참고하면, 상기 전압 발생기들(201∼205)이 상기 트리밍 제어 신호들(TRIM1∼TRIM5)에 각각 응답하여, 내부 전압들(VREFB, VREFD, VPP, VCORE, VPERI)을 각각 발생한다. 바람직하게, 상기 트리밍 제어 신호들(TRIM1∼TRIM5)의 비트 값들이 각각 변경될 때, 상기 전압 발생기들(201∼205)이 상기 트리밍 제어 신호들(TRIM1∼TRIM5)에 각각 응답하여, 상기 내부 전압들(VREFB, VREFD, VPP, VCORE, VPERI)의 전압 레벨들을 각각 변경시킨다. 예를 들어, 상기 트리밍 제어 신호(TRIM1)의 비트 값이 변경될 때, 상기 전압 발생기(201)는 내부 전압들(VREFB1∼VREFBK)(K는 정수) 중 하나를 선택하여 출력한다. 상기 내부 전압들(VREFB1∼VREFBK)은 서로 다른 전압 레벨들을 각각 갖는다.
다음으로, 도 8을 참고하여, 상기 내부 전압 트리밍 제어 회로(100)의 동작 과정을 상세히 설명한다. 도 8은 도 2에 도시된 내부 전압 트리밍 제어 회로의 동 작과 관련된 신호들의 타이밍도이다. 먼저, 상기 테스트 모드 신호(TM)가 인에이블되면, 상기 테스트 모드 컨트롤러(110)가 테스트 모드로 진입한다. 이 후, 상기 어드레스 신호(ADD1)가 상기 테스트 모드 컨트롤러(110)에 입력되면, 상기 테스트 모드 컨트롤러(110)가 상기 어드레스 신호(ADD1)에 응답하여, 상기 트리밍 테스트 신호들(VREFBT, VREFDT, VPPT, VCORET, VPERIT)을 발생한다. 좀 더 상세하게는, 상기 테스트 모드 컨트롤러(110)가 상기 트리밍 테스트 신호들(VREFBT, VREFDT, VPPT, VCORET, VPERIT) 중 하나 또는 일부를 인에이블시킨다. 예를 들어, 상기 어드레스 신호(ADD1)의 비트 값이 내부 전압(VREFB)에 대한 트리밍 테스트 동작을 나타낼 경우, 상기 테스트 모드 컨트롤러(110)는 도 8에 도시된 것과 같이, 상기 트리밍 테스트 신호(VREFBT)를 인에이블시킨다. 또, 상기 테스트 모드 컨트롤러(110)는 상기 트리밍 테스트 신호들(VREFDT, VPPT, VCORET, VPERIT)을 모두 디세이블시킨다. 상기 트리밍 테스트 신호(VREFBT)가 인에이블될 때, 상기 트리밍 인에이블 회로(120)의 상기 OR 게이트(121)는 상기 트리밍 테스트 신호들(VREFBT, VREFDT, VPPT, VCORET, VPERIT)에 응답하여, 트리밍 인에이블 신호(TEN)를 인에이블시킨다. 그 결과, 상기 트리밍 인에이블 회로(120)의 상기 인버터(122)가 상기 트리밍 인에이블 신호(TEN)를 반전시켜, 디세이블된 트리밍 인에이블 신호(TENB)를 출력한다. 상기 입력 제어 회로(130)의 상기 입력 회로(131)는 상기 트리밍 인에이블 신호들(TEN, TENB)에 응답하여, 인에이블되고, 클럭 신호(CLK)를 수신하여 상기 펄스 발생기(140)에 출력한다. 상기 입력 제어 회로(130)의 상기 입력 회로들(132∼135) 역시 상기 트리밍 인에이블 신호들(TEN, TENB)에 응답하여, 인에이블되고, 상기 어드레 스 신호(ADD2)의 비트들(A0∼A3)을 각각 수신하여 상기 펄스 발생기(140)에 출력한다. 한편, 상기 테스트 모드 컨트롤러(110)는 상기 어드레스 신호(ADD2)를 수신하고, 리셋 신호(RST)를 발생한다. 상기 리셋 신호(RST)에 각각 응답하여, 상기 코딩부(150)의 상기 카운터들(151∼154)이 리셋 되고, 그 결과, 상기 제어 코드 신호(CODS)의 비트들(C0∼C3)의 로직 값은 "0000"으로 초기화된다. 상기 펄스 발생기(140)는 상기 어드레스 신호(ADD2)의 비트 값에 기초하여, 펄스 신호(PLS)의 발생 횟수를 결정하고, 상기 클럭 신호(CLK)에 동기하여, 상기 펄스 신호(PLS)를 상기 결정된 횟수만큼 발생한다. 도 8에서 참조되는 것과 같이, 상기 어드레스 신호(ADD2)의 상기 비트들(A0∼A3)의 로직 값이 "0010"(십진수로 표현될 때, '4')이므로, 상기 펄스 발생기(140)는 상기 클럭 신호(CLK)에 동기하여, 상기 펄스 신호(PLS)를 4회 발생한다.
상기 카운터(151)는 상기 펄스 신호(PLS)가 토글될 때마다, 상기 펄스 신호(PLS)의 주기를 카운팅하고, 카운팅 할 때마다 상기 비트(C0)를 토글시켜 출력한다. 상기 카운터(152)는 상기 비트(C0)가 토글될 때마다, 상기 비트(C0)의 주기를 카운팅하고, 카운팅 할 때마다 상기 비트(C1)를 토글시켜 출력한다. 이와 유사하게, 상기 카운터들(153, 154) 역시 상기 비트들(C1, C2)의 주기들을 각각 카운팅하고, 상기 비트들(C2, C3)을 각각 토글시켜 출력한다. 상기 카운터들(151∼154)이 카운팅 동작을 실행함에 따라, 상기 제어 코드 신호(CODS)의 비트들(C0∼C3)의 로직 값은 "1000", "0100", "1100", "0010"...의 순으로 변경된다. 상기 펄스 신호(PLS)가 4회 발생하므로, 상기 카운터들(151∼154)은 비트들(C0∼C3)의 로직 값이 "0010"로 될 때, 그 카운팅 동작을 정지하게 된다.
한편, 상기 저장부(160)에서, 상기 입력 회로(161)가 상기 트리밍 테스트 신호(VREFBT)에 응답하여 인에이블되고, 상기 입력 회로들(162∼165)은 모두 디세이블된다. 그 결과, 상기 입력 회로(161)가 상기 제어 코드 신호(CODS)를 수신하고, 상기 제어 코드 신호(CODS)의 상기 비트들(C0∼C3)을 반전시켜, 반전된 비트들(C0B∼C3B)을 포함하는 내부 트리밍 제어 신호(NTRIM1)를 출력한다. 상기 저장 회로(166)의 래치 회로들(191∼194)은 상기 내부 트리밍 제어 신호(NTRIM1)의 상기 반전된 비트들(C0B∼C3B)을 각각 래치하고, 그 래치된 신호들(B0∼B3)을 각각 출력한다. 결과적으로, 상기 저장부(160)는 비트들(B0∼B3)을 포함하는 트리밍 제어 신호(TRIM1)만을 출력한다. 이때, 트리밍 제어 신호(TRIM1)의 상기 비트들(B0∼B3)의 값은 도 8에 도시된 것과 같이, 상기 제어 코드 신호(CODS)의 비트들(C0∼C3)의 값과 동일하게 "0010"로 된다. 상기 전압 발생기(201)는 상기 트리밍 제어 신호(TRIM1)의 비트 값에 응답하여, 내부 전압들(VREFB1∼VREFB16) 중 하나(예를 들어, VREFB4)를 선택하여 출력한다. 결국, 상기 내부 전압 트리밍 제어 회로(100)에 입력되는 상기 어드레스 신호(ADD2)의 비트 값이 변경되면, 상기 내부 전압(VREFB)의 레벨이 변경된다. 따라서 상기 내부 전압 트리밍 제어 회로(100)의 트리밍 테스트 동작에 의해, 반도체 메모리 장치의 동작 조건에 적합한 최적의 상기 내부 전압(VREFB) 레벨이 검출될 수 있다. 상술한 상기 내부 전압 트리밍 제어 회로(100)의 동작 과정에서는, 상기 내부 전압(VREFB)의 트리밍을 위한 동작 과정만이 설명되었지만, 택일적으로, 복수의 내부 전압들(예를 들어, VREFB, VPP)의 트리밍을 위한 동작 과정들이 동시에 실행될 수도 있다. 이 경우, 상기 어드레스 신호(ADD1)의 비트 값이 상기 내부 전압들(VREFB, VPP)에 대한 트리밍 테스트 동작을 나타내고, 상기 테스트 모드 컨트롤러(110)는 상기 어드레스 신호(ADD1)에 응답하여, 상기 트리밍 테스트 신호들(VREFBT, VPPT)을 인에이블시키고, 상기 트리밍 테스트 신호들(VREFDT, VCORET, VPERIT)을 디세이블시킨다. 그 결과, 상기 저장부(160)가 상기 트리밍 테스트 신호들(VREFBT, VPPT)에 응답하여 상기 제어 코드 신호(CODS)를 저장하고, 상기 트리밍 제어 신호들(TRIM1, TRIM3)을 각각 출력한다. 상기 전압 발생기들(201, 203)은 상기 트리밍 제어 신호들(TRIM1, TRIM3)에 각각 응답하여, 상기 내부 전압들(VREFB1∼VREFBK 중 하나, VPP1∼VPPK 중 하나)을 각각 출력한다.
상술한 것과 같이, 상기 내부 전압 트리밍 제어 회로(100)는 트리밍 되어야 할 내부 전압의 종류에 무관하게 단일의 상기 코딩부(150)만을 사용하여 트리밍 테스트 동작을 실행할 수 있으므로, 카운터의 수를 감소시켜 그 점유 면적을 감소시킬 수 있다. 또한, 상기 내부 전압 트리밍 제어 회로(100)는 상기 펄스 신호(PLS)를 상기 코딩부(150)에 전송하는 하나의 신호 라인(L)만을 포함하므로, 상기 신호 라인(L)에 의한 부하가 감소할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 내부 전압 트리밍 제어 회로 및 내부 전압 트리밍 제어 방법은 트리밍 되어야 할 내부 전압의 종류에 무관하게 단일의 코딩부만을 이용하여 트리밍 제어 신호를 발생하므로, 카운터의 수를 감소시켜, 그 점유 면적을 감소시킬 수 있다.

Claims (23)

  1. 반도체 메모리 장치의 내부 전압 트리밍(trimming) 제어 회로에 있어서,
    테스트 모드 신호에 응답하여 테스트 모드로 동작하고, 제1 어드레스 신호에 응답하여, 복수의 트리밍 테스트 신호들을 출력하는 테스트 모드 컨트롤러;
    상기 복수의 트리밍 테스트 신호들에 응답하여, 트리밍 인에이블 신호를 발생하는 트리밍 인에이블 회로;
    상기 트리밍 인에이블 신호에 응답하여, 제2 어드레스 신호와 클럭 신호를 수신하는 입력 제어 회로;
    상기 입력 제어 회로로부터 수신되는 상기 제2 어드레스 신호와 상기 클럭 신호에 응답하여 펄스 신호를 발생하는 펄스 발생기;
    상기 펄스 신호에 응답하여, 제어 코드 신호를 발생하는 코딩부; 및
    상기 복수의 트리밍 테스트 신호들에 응답하여, 상기 제어 코드 신호를 저장하고, 그 저장된 신호를 복수의 트리밍 제어 신호들 중 하나 또는 일부로서 (각각) 출력하는 저장부를 포함하는 내부 전압 트리밍 제어 회로.
  2. 제1항에 있어서,
    상기 테스트 모드 컨트롤러는 상기 제2 어드레스 신호에 응답하여 리셋 신호를 더 출력하고,
    상기 코딩부는 상기 리셋 신호에 응답하여 리셋되는 내부 전압 트리밍 제어 회로.
  3. 제1항에 있어서,
    상기 제어 코드 신호는 복수의 비트들을 포함하고,
    상기 코딩부는 상기 펄스 신호의 수신 횟수에 따라 상기 제어 코드 신호의 비트 값을 변경시키는 내부 전압 트리밍 제어 회로.
  4. 제1항에 있어서,
    상기 제2 어드레스 신호는 복수의 비트들을 포함하고,
    상기 펄스 발생기는 상기 제2 어드레스 신호의 비트 값에 기초하여, 상기 펄스 신호의 발생 횟수를 결정하고, 그 결정된 횟수만큼 상기 펄스 신호를 발생하는 내부 전압 트리밍 제어 회로.
  5. 제1항에 있어서,
    상기 제1 어드레스 신호는 복수의 비트들을 포함하고,
    상기 테스트 모드 컨트롤러는, 상기 제1 어드레스 신호의 비트 값에 기초하여, 상기 복수의 트리밍 테스트 신호들 중 적어도 하나를 인에이블시키고,
    상기 복수의 트리밍 테스트 신호들 중 적어도 하나가 인에이블될 때, 상기 트리밍 인에이블 회로가 상기 트리밍 인에이블 신호를 인에이블시키고,
    상기 트리밍 인에이블 신호가 인에이블될 때, 상기 입력 제어 회로가 상기 제2 어드레스 신호와 상기 클럭 신호를 수신하여 상기 펄스 발생기에 출력하는 내부 전압 트리밍 제어 회로.
  6. 제1항에 있어서,
    상기 트리밍 인에이블 신호는 제1 트리밍 인에이블 신호 및 제2 트리밍 인에이블 신호를 포함하고,
    상기 트리밍 인에이블 회로는,
    상기 복수의 트리밍 테스트 신호들에 응답하여, 상기 제1 트리밍 인에이블 신호를 출력하는 OR 게이트; 및
    상기 제1 트리밍 인에이블 신호를 반전시키고, 그 반전된 신호를 상기 제2 트리밍 인에이블 신호로서 출력하는 인버터를 포함하는 내부 전압 트리밍 제어 회로.
  7. 제1항에 있어서,
    상기 제2 어드레스 신호는 복수의 비트들을 포함하고,
    상기 입력 제어 회로는,
    상기 트리밍 인에이블 신호에 응답하여, 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 클럭 신호를 수신하여 출력하는 제1 입력 회로; 및
    상기 트리밍 인에이블 신호에 응답하여, 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 복수의 비트들을 각각 수신하여 출력하는 제2 입력 회로들을 포함하는 내부 전압 트리밍 제어 회로.
  8. 제2항에 있어서,
    상기 제어 코드 신호는 제1 내지 제N(N은 정수) 비트들을 포함하고,
    상기 코딩부는,
    상기 펄스 신호에 응답하여, 상기 제1 비트를 출력하는 제1 카운터; 및
    상기 제1 비트 내지 제N-1 비트들에 각각 응답하여, 상기 제2 내지 제N 비트들을 각각 출력하는 제2 내지 제N 카운터들을 포함하고,
    상기 제1 내지 제N 카운터들 각각은, 상기 리셋 신호에 응답하여 리셋 되고, 상기 제1 내지 제N 카운터들이 리셋 될 때, 상기 제어 코드 신호의 비트 값이 초기화되는 내부 전압 트리밍 제어 회로.
  9. 제8항에 있어서,
    상기 제1 카운터는 상기 펄스 신호의 주기를 카운팅하고, 카운팅할 때마다 상기 제1 비트를 토글시켜 출력하고,
    상기 제2 내지 제N 카운터들은 상기 제1 내지 제N-1 비트들의 주기들을 각각 카운팅하고, 카운팅할 때마다 상기 제2 내지 제N 비트들을 각각 토글시켜 출력하는 내부 전압 트리밍 제어 회로.
  10. 제1항에 있어서, 상기 저장부는,
    상기 복수의 트리밍 테스트 신호들에 각각 응답하여, 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 제어 코드 신호를 각각 수신하고, 그 수신된 신호를 내부 트리밍 제어 신호들로서 각각 출력하는 복수의 입력 회로들; 및
    상기 복수의 입력 회로들로부터 각각 수신되는 상기 내부 트리밍 제어 신호들을 각각 저장하고, 그 저장된 신호들을 상기 복수의 트리밍 제어 신호들로서 각각 출력하는 복수의 저장 회로들을 포함하는 내부 전압 트리밍 제어 회로.
  11. 제10항에 있어서,
    상기 복수의 입력 회로들 중 적어도 하나가 인에이블될 때, 나머지들은 디세이블되고,
    상기 복수의 저장 회로들 중 적어도 하나가 상기 복수의 입력 회로들 중 적어도 하나로부터 수신되는 상기 내부 트리밍 제어 신호(들)를 (각각) 저장하고, 그 저장된 신호를 상기 복수의 트리밍 제어 신호들 중 적어도 하나로서 (각각) 출력하는 내부 전압 트리밍 제어 회로.
  12. 제10항에 있어서,
    상기 제어 코드 신호와 상기 복수의 트리밍 제어 신호들 각각은, 복수의 비트들을 포함하고,
    상기 복수의 입력 회로들 각각은, 상기 복수의 트리밍 테스트 신호들 중 하나에 응답하여, 동시에 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 제 어 코드 신호의 비트들을 각각 반전시켜 그 반전된 비트들을 각각 출력하는 복수의 인버터들을 포함하고,
    상기 복수의 저장 회로들 각각은, 상기 반전된 비트들을 각각 래치하고, 그 래치된 신호들을 상기 복수의 트리밍 제어 신호들 중 하나의 비트들로서 각각 출력하는 복수의 래치 회로들을 포함하는 내부 전압 트리밍 제어 회로.
  13. 제1항에 있어서,
    상기 복수의 트리밍 제어 신호들 각각은 복수의 비트들을 포함하고,
    복수의 전압 발생기들이 상기 복수의 트리밍 제어 신호들에 각각 응답하여, 복수의 내부 전압들을 각각 발생하고,
    상기 복수의 트리밍 제어 신호들의 비트 값들이 각각 변경될 때, 상기 복수의 전압 발생기들이 상기 복수의 트리밍 제어 신호들에 각각 응답하여, 상기 복수의 내부 전압들의 전압 레벨들을 각각 변경시키는 내부 전압 트리밍 제어 회로.
  14. 반도체 메모리 장치의 내부 전압 트리밍 제어 방법에 있어서,
    테스트 모드 신호에 응답하여 테스트 모드로 진입하는 단계;
    제1 어드레스 신호에 응답하여, 복수의 트리밍 테스트 신호들을 발생하는 단계;
    상기 복수의 트리밍 테스트 신호들에 응답하여, 트리밍 인에이블 신호를 발생하는 단계;
    상기 트리밍 인에이블 신호에 응답하여, 제2 어드레스 신호와 클럭 신호를 수신하고, 상기 제2 어드레스 신호와 상기 클럭 신호에 응답하여 펄스 신호를 발생하는 단계;
    상기 펄스 신호에 응답하여, 제어 코드 신호를 발생하는 단계;
    상기 복수의 트리밍 테스트 신호들에 응답하여, 상기 제어 코드 신호를 저장하고, 그 저장된 신호를 복수의 트리밍 제어 신호들 중 하나 또는 일부로서 (각각) 출력하는 단계; 및
    상기 복수의 트리밍 제어 신호들 중 하나 또는 일부에 (각각) 응답하여, 복수의 내부 전압들 중 하나 또는 일부를 (각각) 발생하는 단계를 포함하는 내부 전압 트리밍 제어 방법.
  15. 제14항에 있어서,
    상기 제어 코드 신호와 상기 제2 어드레스 신호 각각은, 복수의 비트들을 포함하고,
    상기 펄스 신호를 발생하는 단계에서, 상기 펄스 신호의 발생 횟수는 상기 제2 어드레스 신호의 비트 값에 기초하여 결정되고,
    상기 제어 코드 신호를 발생하는 단계에서, 상기 제어 코드 신호의 비트 값은 상기 펄스 신호의 발생 횟수에 따라 변경되는 내부 전압 트리밍 제어 방법.
  16. 제15항에 있어서,
    상기 제2 어드레스 신호에 응답하여 리셋 신호를 출력하는 단계; 및
    상기 리셋 신호에 응답하여, 상기 제어 코드 신호의 비트 값을 초기화시키는 단계를 더 포함하는 내부 전압 트리밍 제어 방법.
  17. 제14항에 있어서,
    상기 제1 어드레스 신호는 복수의 비트들을 포함하고,
    상기 복수의 트리밍 테스트 신호들을 발생하는 단계는,
    상기 제1 어드레스 신호의 비트 값에 기초하여, 상기 복수의 트리밍 테스트 신호들 중 적어도 하나를 인에이블시키는 단계; 및
    상기 인에이블된 트리밍 테스트 신호(들)를 제외한 나머지 트리밍 테스트 신호들을 디세이블시키는 단계를 포함하는 내부 전압 트리밍 제어 방법.
  18. 제14항에 있어서,
    상기 트리밍 인에이블 신호는 제1 트리밍 인에이블 신호 및 제2 트리밍 인에이블 신호를 포함하고,
    상기 트리밍 인에이블 신호를 발생하는 단계는,
    상기 복수의 트리밍 테스트 신호들 중 적어도 하나가 인에이블될 때, 상기 제1 트리밍 인에이블 신호를 출력하는 단계; 및
    상기 제1 트리밍 인에이블 신호를 반전시키고, 그 반전된 신호를 상기 제2 트리밍 인에이블 신호로서 출력하는 단계를 포함하는 내부 전압 트리밍 제어 방법.
  19. 제14항에 있어서,
    상기 제2 어드레스 신호는 복수의 비트들을 포함하고,
    상기 펄스 신호를 발생하는 단계는,
    상기 트리밍 인에이블 신호에 응답하여, 상기 클럭 신호를 수신하는 단계;
    상기 트리밍 인에이블 신호에 응답하여, 상기 복수의 비트들을 각각 수신하는 단계; 및
    상기 제2 어드레스 신호의 비트 값에 기초하여, 상기 펄스 신호의 발생 횟수를 결정하고, 상기 클럭 신호에 동기하여, 상기 펄스 신호를 상기 결정된 횟수만큼 발생하는 단계를 포함하는 내부 전압 트리밍 제어 방법.
  20. 제14항에 있어서,
    상기 제어 코드 신호는 제1 내지 제N(N은 정수) 비트들을 포함하고,
    상기 제어 코드 신호를 발생하는 단계는,
    상기 펄스 신호에 응답하여, 상기 제1 비트를 출력하는 단계; 및
    상기 제1 비트 내지 제N-1 비트들에 각각 응답하여, 상기 제2 내지 제N 비트들을 각각 출력하는 단계를 포함하는 내부 전압 트리밍 제어 방법.
  21. 제20항에 있어서,
    상기 제1 비트를 출력하는 단계는,
    상기 펄스 신호의 주기를 제1 카운팅 하는 단계; 및
    상기 제1 카운팅 동작이 실행될 때마다, 상기 제1 비트를 토글시켜 출력하는 단계를 포함하고,
    상기 제2 내지 제N 비트들을 각각 출력하는 단계는,
    상기 제1 내지 제N-1 비트들의 주기들을 각각 제2 카운팅 하는 단계; 및
    상기 제2 카운팅 동작들이 각각 실행될 때마다, 상기 제2 내지 제N 비트들을 각각 토글시켜 출력하는 단계를 포함하는 내부 전압 트리밍 제어 방법.
  22. 제14항에 있어서, 상기 저장된 신호를 상기 복수의 트리밍 제어 신호들 중 하나 또는 일부로서 각각 출력하는 단계는,
    상기 복수의 트리밍 테스트 신호들 중 적어도 하나에 응답하여, 복수의 저장 회로들 중 적어도 하나에 상기 제어 코드 신호를 (각각) 저장하는 단계; 및
    상기 복수의 저장 회로들 중 적어도 하나에 저장된 신호를 상기 복수의 트리밍 제어 신호들 중 적어도 하나로서 (각각) 출력하는 단계를 포함하는 내부 전압 트리밍 제어 방법.
  23. 제14항에 있어서,
    상기 복수의 내부 전압들 중 하나 또는 일부를 (각각) 발생하는 단계에서, 상기 복수의 트리밍 제어 신호들 중 하나 또는 일부의 비트 값(들)이 (각각) 변경될 때, 발생되는 상기 내부 전압(들) 값이 변경되는 내부 전압 트리밍 제어 방법.
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