JP2000055742A - 温度検出回路、温度検出回路の校正方法、及び、半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】製造時のばらつきを校正して動作温度に従って
リフレッシュ周期を最適化し、消費電力の低減を図るこ
とができることができる温度検出回路を提供すること。 【解決手段】発振周期の温度依存性が互いに異なり第
１，第２発振回路３１，３２からそれぞれ出力される第
１，第２パルス信号ＣＫ１，ＣＫ２を第１，第２カウン
タ３３，３４にてカウントし、第２カウンタ３４のカウ
ント値に基づいて、第２発振回路３２の一定回数発振周
期内における第１カウンタ３３のカウント値をラッチす
るラッチ回路３５と、予め所定の動作温度においてラッ
チ回路３５にラッチされるデータが基準データＤＲとし
て書き込まれたＲＯＭ３８と、ラッチ回路３５にその時
にラッチされたデータを比較データとＤＡし、その比較
データＤＡとＲＯＭ３８の基準データＤＲの差を演算す
る減算回路３６と、減算回路３６の演算結果をデコーダ
３９にて温度検出信号Ｋ１に変換し出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置の動
作温度を検出し、その検出温度に応じてリフレッシュ周
期を変更するための温度検出回路、温度検出回路の校正
方法に関するものである。

【０００２】近年、パソコン等の携帯機器の記憶容量の
増加に対応するために、容量の大きなダイナミックラン
ダムアクセスメモリ（DRAM:Dynamic Random Access Mem
ory）が用いられるようになってきている。そのＤＲＡ
Ｍは、携帯機器のバッテリから供給される電源により記
憶内容を保持している。一方、ＤＲＡＭは、その動作温
度に応じたメモリセルの電荷保持特性を持つ。このた
め、電荷保持特性に応じてメモリセルのリフレッシュ周
期を変更することにより、そのリフレッシュ動作におけ
る消費電流の低減が要求されている。

【０００３】

【従来の技術】一般に、ＤＲＡＭにおけるメモリセルの
電荷保持特性（データ保持特性）は、温度依存性が大き
く、チップの温度が低いほどデータの保持時間が長く保
存特性が良いことが知られている。そのチップの温度
は、ＤＲＡＭの動作状態に応じて変化する。チップの温
度は、ＤＲＡＭが通常の動作中は高温であり、データリ
テンション中は低温である。従って、チップ温度を検出
し、その温度に応じてリフレッシュ周期を変更すること
によって、データリテンション中のリフレッシュ動作に
おける消費電流の低減を図ることができる。

【０００４】このような動作は、チップの温度による素
子特性の変化をとらえ、その特性に基づいてリフレッシ
ュ周期を変更することにより実現される。リフレッシュ
周期を変更する方法には、オシレータ周期の分周回数を
変更するディジタル方式と、オシレータの動作周期をア
ナログ的に制御するアナログ方式がある。

【０００５】

【発明が解決しようとする課題】ところで、温度検出及
びその周辺回路を構成する素子は、製造時に生じる抵抗
値のバラツキを含む。このバラツキによる素子の温度特
性の変化は、リフレッシュ周期と温度に対する最適な周
期との間にずれを生じさせ、ＤＲＡＭの消費電力を増加
させる。

【０００６】そのため、ウェハの一時試験においてセル
の冗長と同様にフューズによりばらつきを校正する方法
がある。この方法は、以下のように行われる。 (1) リフレッシュ周期や素子の抵抗値等の特性を測定す
る。

【０００７】(2) 測定結果に基づいてフューズをプログ
ラム（切断）する。 (3) フューズプログラムが確実に行えたかを確認する。 上記の方法では、一時試験によりフューズを切断するフ
ューズプログラム後の周期が確実に所望の周期であるこ
とが要求される。即ち、校正方法として素子の抵抗値を
トリミングにより変更し、リフレッシュの周期を合わせ
る方法がある。しかし、この方法では、フューズプログ
ラム後にノイズや寄生抵抗等の影響によりリフレッシュ
の周期がずれる場合があり、確実に所望のリフレッシュ
周期に合わせることは非常に困難である。このように、
フューズプログラムによって素子の動作条件（抵抗値，
電圧，電流等）を変える方法は、変更後の状態がずれる
場合があり、望ましくない。

【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は製造時のばらつきを校正
して動作温度に従ってリフレッシュ周期を最適化し、消
費電力の低減を図ることができることができる温度検出
回路、温度検出回路の校正方法、及びその温度検出回路
を備えた半導体記憶装置を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、半導体装置に備えられ、
該半導体装置の動作温度に応じた温度検出信号を出力す
る温度検出回路であって、発振周期の温度依存性が互い
に異なり、該発振周期に応じた第１，第２パルス信号を
それぞれ出力する第１，第２発振回路と、前記第２発振
回路の一定回数発振周期内における前記第１パルス信号
のパルス数をカウントするカウンタと、予め所定の動作
温度における前記カウンタのカウント値に基づく基準デ
ータが書き込まれたＲＯＭと、前記カウンタのカウント
値に基づく比較データと前記ＲＯＭの基準データの差を
演算する演算回路と、前記演算回路の演算結果を前記温
度検出信号に変換するデコーダとを備えた。

【００１０】請求項２に記載の発明は、半導体装置に備
えられ、該半導体装置の動作温度に応じた温度検出信号
を出力する温度検出回路であって、発振周期の温度依存
性が互いに異なり、該発振周期に応じた第１，第２パル
ス信号をそれぞれ出力する第１，第２発振回路と、前記
第１発振回路から出力される第１パルス信号のパルス数
をカウントする第１カウンタと、前記第２発振回路から
出力される第２パルス信号のパルス数をカウントする第
２カウンタと、前記第２カウンタのカウント値に基づい
て、前記第２発振回路の一定回数発振周期内における前
記第１カウンタのカウント値をラッチするラッチ回路
と、予め所定の動作温度において前記ラッチ回路にラッ
チされるデータが基準データとして書き込まれたＲＯＭ
と、前記ラッチ回路にその時にラッチされたデータを比
較データとし、該比較データと前記ＲＯＭの基準データ
の差を演算する演算回路と、前記演算回路の演算結果を
前記温度検出信号に変換するデコーダとを備えた。

【００１１】請求項３に記載の発明は、請求項２に記載
の温度検出回路において、前記第２カウンタは、前記第
２発振回路の一定回数発振周期に対応するデータを記憶
するためのＲＯＭを含み、該ＲＯＭに記憶されたデータ
をカウント動作の初期値とし、その初期値から前記第２
パルス信号のパルス数をカウントするようにした。

【００１２】請求項４に記載の発明は、請求項１乃至３
のうちの何れか１項に記載の温度検出回路において、前
記第２発振回路は、前記第１発振回路に比べて温度依存
性が大きい特性を有し、該第２発振回路から出力される
周波数の温度依存性が大きな前記第２パルス信号を基準
とし、前記第１発振回路から出力される周波数の温度依
存性が小さな前記第１パルス信号のパルス数に基づいて
半導体装置の動作温度に応じた温度検出信号を出力する
ようにした。

【００１３】請求項５に記載の発明は、請求項２又は３
に記載の温度検出回路において、前記第１カウンタのカ
ウント値を半導体装置の外部に出力するための出力回路
を備えた。

【００１４】請求項６に記載の発明は、発振周期の温度
依存性が互いに異なり、該発振周期に応じた第１，第２
パルス信号をそれぞれ出力する第１，第２発振回路と、
前記第１発振回路から出力される第１パルス信号のパル
ス数をカウントする第１カウンタと、前記第２発振回路
から出力される第２パルス信号のパルス数をカウントす
る第２カウンタと、前記第２カウンタのカウント値に基
づいて、前記第２発振回路の一定回数発振周期内におけ
る前記第１カウンタのカウント値をラッチするラッチ回
路と、予め所定の動作温度において前記ラッチ回路にラ
ッチされるデータが基準データとして書き込まれたＲＯ
Ｍと、前記ラッチ回路にその時にラッチされたデータを
比較データとし、該比較データと前記ＲＯＭの基準デー
タの差を演算する演算回路と、前記演算回路の演算結果
を前記温度検出信号に変換するデコーダとを備えた温度
検出回路から出力される温度検出信号を半導体装置の動
作温度に応じて校正する校正方法であって、前記温度検
出回路を搭載した半導体装置の一次試験において前記半
導体装置の温度を所定温度に保ち、前記第１カウンタの
カウント値をテスタにて読み出し、その読み出し結果に
基づいて、所定温度における前記カウント値を基準デー
タとして前記ＲＯＭに書き込んで前記温度検出信号の基
準点を校正するようにした。

【００１５】請求項７に記載の発明は、請求項６に記載
の温度検出回路の校正方法において、前記半導体装置の
温度を可変し、前記所定温度における前記カウント値と
可変した温度における前記カウント値とに基づいて前記
温度検出信号の単位温度あたりの変化量を演算し、その
演算結果に基づく値を前記第２カウンタの初期値として
書き込んで前記温度検出信号の温度依存性を校正するよ
うにした。

【００１６】請求項８に記載の発明は、定期的に記憶し
たセル情報のリフレッシュが必要なセルを含む半導体記
憶装置において、前記半導体記憶装置の動作温度に応じ
た温度検出信号を出力する温度検出回路を備え、その温
度検出回路は、発振周期の温度依存性が互いに異なり、
該発振周期に応じた第１，第２パルス信号をそれぞれ出
力する第１，第２発振回路と、前記第１発振回路から出
力される第１パルス信号のパルス数をカウントする第１
カウンタと、前記第２発振回路から出力される第２パル
ス信号のパルス数をカウントする第２カウンタと、前記
第２カウンタのカウント値に基づいて、前記第２発振回
路の一定回数発振周期内における前記第１カウンタのカ
ウント値をラッチするラッチ回路と、予め所定の動作温
度において前記ラッチ回路にラッチされるデータが基準
データとして書き込まれたＲＯＭと、前記ラッチ回路に
その時にラッチされたデータを比較データとし、該比較
データと前記ＲＯＭの基準データの差を演算する演算回
路と、前記演算回路の演算結果を前記温度検出信号に変
換するデコーダとを備え、前記温度検出回路から出力さ
れる温度検出信号に基づく周期にて前記セルをリフレッ
シュするようにした。

【００１７】（作用）従って、請求項１に記載の発明に
よれば、発振周期の温度依存性が互いに異なり、その発
振周期に応じた第１，第２パルス信号をそれぞれ出力す
る第１，第２発振回路と、第２発振回路の一定回数発振
周期内における第１パルス信号のパルス数をカウントす
るカウンタと、予め所定の動作温度におけるカウンタの
カウント値に基づく基準データが書き込まれたＲＯＭ
と、カウンタのカウント値に基づく比較データとＲＯＭ
の基準データの差を演算する演算回路と、演算回路の演
算結果を温度検出信号に変換するデコーダとが備えら
れ、半導体装置の動作温度に応じた精度の良い温度検出
信号が出力される。

【００１８】請求項２に記載の発明によれば、発振周期
の温度依存性が互いに異なり、その発振周期に応じた第
１，第２パルス信号をそれぞれ出力する第１，第２発振
回路と、第１，第２発振回路からそれぞれ出力される第
１，第２パルス信号のパルス数をカウントする第１，第
２カウンタと、第２カウンタのカウント値に基づいて、
第２発振回路の一定回数発振周期内における第１カウン
タのカウント値をラッチするラッチ回路と、予め所定の
動作温度においてラッチ回路にラッチされるデータが基
準データとして書き込まれたＲＯＭと、ラッチ回路にそ
の時にラッチされたデータを比較データとし、その比較
データとＲＯＭの基準データの差を演算する演算回路
と、演算回路の演算結果を温度検出信号に変換するデコ
ーダとが備えられ、半導体装置の動作温度に応じた精度
の良い温度検出信号が出力される。

【００１９】請求項３に記載の発明によれば、第２カウ
ンタは、第２発振回路の一定回数発振周期に対応するデ
ータを記憶するためのＲＯＭを含み、そのＲＯＭに記憶
されたデータをカウント動作の初期値とし、その初期値
から第２パルス信号のパルス数をカウントするようにし
たため、初期値と同じ動作温度において正確な温度検出
信号が出力される。

【００２０】請求項４に記載の発明によれば、第２発振
回路は、第１発振回路に比べて温度依存性が大きい特性
を有し、その第２発振回路から出力される周波数の温度
依存性が大きな第２パルス信号を基準とし、第１発振回
路から出力される周波数の温度依存性が小さな第１パル
ス信号のパルス数に基づいて半導体装置の動作温度に応
じた温度検出信号が出力される。

【００２１】請求項５に記載の発明によれば、第１カウ
ンタのカウント値を半導体装置の外部に出力するための
出力回路を備えることにより、その出力回路を介してカ
ウント値を読み出すことができ、容易に温度検出信号を
校正することができる。

【００２２】請求項６に記載の発明によれば、温度検出
回路を搭載した半導体装置の一次試験において半導体装
置の温度を所定温度に保ち、第１カウンタのカウント値
をテスタにて読み出し、その読み出し結果に基づいて、
所定温度におけるカウント値を基準データとしてＲＯＭ
に書き込んで温度検出信号の基準点が正確に校正され
る。

【００２３】請求項７に記載の発明によれば、半導体装
置の温度を可変し、所定温度におけるカウント値と可変
した温度におけるカウント値とに基づいて温度検出信号
の単位温度あたりの変化量が演算され、その演算結果に
基づく値を第２カウンタの初期値として書き込んで温度
検出信号の温度依存性が容易に校正される。

【００２４】請求項８に記載の発明によれば、温度検出
回路から出力される温度検出信号に基づいて、動作温度
に対応する周期にてセルをリフレッシュすることによ
り、そのリフレッシュにかかる消費電力が低減される。

【００２５】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図１９に従って説明する。図１は、半導
体記憶装置としてのダイナミックＲＡＭ（ＤＲＡＭ）１
１のブロック回路図を示す。

【００２６】ＤＲＡＭ１１は、クロックバッファ１２、
コマンドデコーダ１３、アドレスバッファ１４、Ｉ／Ｏ
データバッファ（以下、単にＩ／Ｏバッファという）１
５、制御信号ラッチ１６、モードレジスタ１７、コラム
アドレスカウンタ１８、ＤＲＡＭコア１９、リフレッシ
ュカウンタ２３、リフレッシュタイマ２２、リフレッシ
ュコントローラ２１を含む。尚、ＤＲＡＭ１１の構成
は、適宜変更されてもよい。

【００２７】クロックバッファ１２には、外部クロック
信号ＣＬＫ、クロックイネーブル信号ＣＫＥが入力され
る。クロックバッファ１２は、外部クロック信号ＣＬＫ
を増幅し、その増幅信号を内部クロック信号ＣＫとして
コマンドデコーダ１３，アドレスバッファ１４，Ｉ／Ｏ
データバッファ１５に出力する。各回路は、内部クロッ
ク信号ＣＫに基づいて同期動作する。

【００２８】クロックバッファ１２は、クロックイネー
ブル信号ＣＫＥに基づいて制御信号を各回路１３〜１９
に出力する。各回路１３〜１９は、制御信号に基づいて
動作状態，非動作状態となる。

【００２９】コマンドデコーダ１３には、外部から制御
信号が入力される。制御信号は、チップ選択信号ＸＣ
Ｓ，ロウアドレスストローブ信号ＸＲＡＳ，コラムアド
レスストローブ信号ＸＣＡＳ，ライトイネーブル信号Ｘ
ＷＥを含む。

【００３０】コマンドデコーダ１３は、入力される制御
信号を解析し、その解析結果に基づくＤＲＡＭ１１の動
作モードに応じたモード信号をモードレジスタに出力す
る。また、コマンドデコーダ１３は、解析結果に基づく
内部制御信号を制御信号ラッチ１６，リフレッシュコン
トローラ２１に出力する。

【００３１】アドレスバッファ１４には、ＤＲＡＭコア
１９の容量に対応するアドレス信号Ａ0 〜Ａ11が入力さ
れる。アドレスバッファ１４は、アドレスマルチプレク
ス方式に対応している。即ち、アドレスバッファ１４
は、前記内部クロック信号ＣＫに基づいて、アドレス信
号Ａ0 〜Ａ10をローアドレスＲＡ、アドレス信号Ａ11を
バンクアドレスＢＡとしてＤＲＡＭコア１９に出力す
る。また、アドレスバッファ１４は、内部クロック信号
ＣＫに基づいて、アドレス信号Ａ0 〜Ａ11をコラムアド
レスＣＡとしてコラムアドレスカウンタ１８に出力す
る。更に、アドレスバッファ１４は、アドレス信号Ａ0
〜Ａ11を、モードセット信号としてモードレジスタ１７
に出力する。

【００３２】Ｉ／Ｏバッファ１５は、外部とＤＲＡＭコ
ア１９との間で入出力されるデータ信号ＤＱ0 〜ＤＱ3
を増幅する。即ち、Ｉ／Ｏバッファ１５は、外部から入
力されるデータ信号ＤＱ0 〜ＤＱ3 を増幅し、その増幅
信号をＤＲＡＭコア１９に出力する。また、Ｉ／Ｏバッ
ファ１５は、ＤＲＡＭコア１９から出力される信号を増
幅し、その増幅信号をデータ信号ＤＱ0 〜ＤＱ3 として
外部に出力する。

【００３３】制御信号ラッチ１６は、前記コマンドデコ
ーダから入力される制御信号に基づいて内部信号ＲＡ
Ｓ，ＣＡＳ，ＷＥを生成し、それら内部信号ＲＡＳ，Ｃ
ＡＳ，ＷＥをＤＲＡＭコア１９に出力する。

【００３４】モードレジスタ１７は、前記モードセット
信号に基づいて、動作状態を設定する。動作状態には、
バーストモード等の動作モード、ＣＡＳレイテンシ，バ
ースト長等の設定状態を含む。モードレジスタ１７は、
動作状態に応じた信号をコラムアドレスカウンタ１８に
出力する。

【００３５】コラムアドレスカウンタ１８は、前記コラ
ムアドレスＣＡとモードレジスタ１７から入力される信
号に基づいて、内部コラムアドレスをＤＲＡＭコア１９
に出力する。ＤＲＡＭコア１９は、その内部コラムアド
レスと、前記内部信号ＲＡＳ，ＣＡＳ，ＷＥ、前記ロー
及びバンクアドレスＢＡ，ＲＡに基づいて選択したメモ
リセルに対して、データの読み出し／書き込み動作を行
う。

【００３６】リフレッシュコントローラ２１は、前記内
部制御信号に基づいて、その時の動作状態に対応するレ
ベルを持つセルフリフレッシュ信号ＳＲＦを生成する。
詳述すれば、リフレッシュコントローラ２１は、内部制
御信号に基づいて、通常動作時にはＬレベルのセルフリ
フレッシュ信号ＳＲＦを、データリテンション時にはＨ
レベルのセルフリフレッシュ信号ＳＲＦを生成する。そ
して、リフレッシュコントローラ２１は、生成したセル
フリフレッシュ信号ＳＲＦをリフレッシュタイマ２２に
出力する。

【００３７】リフレッシュタイマ２２は、Ｈレベルのセ
ルフリフレッシュ信号ＳＲＦに基づいて、一定周期のパ
ルス信号であるリフレッシュリクエスト信号（以下、単
にリクエスト信号という）ＲＥＱをリフレッシュコント
ローラ２１に出力する。このリクエスト信号ＲＥＱは、
その時の動作状態である通常動作に対応する周期を持
つ。

【００３８】リフレッシュコントローラ２１は、リクエ
スト信号ＲＥＱに基づいて、制御信号ラッチ１６を制御
するとともに、リフレッシュカウンタ２３にカウントア
ップ信号を出力する。

【００３９】リフレッシュカウンタ２３は、カウントア
ップ信号に基づいて、リフレッシュするローアドレスを
カウントアップし、そのカウントアップ後のローアドレ
スをＤＲＡＭコア１９に出力する。

【００４０】ＤＲＡＭコア１９は、リフレッシュカウン
タ２３から入力されるローアドレスのメモリセルに記憶
されたデータをリフレッシュする。このようにして、Ｄ
ＲＡＭ１１は、通常動作時に、一定周期でＤＲＡＭコア
１９のメモリセルを順次リフレッシュする。

【００４１】リフレッシュタイマ２２は、Ｈレベルのセ
ルフリフレッシュ信号ＳＲＦに基づいてＤＲＡＭ１１の
チップ温度を検出する。リフレッシュタイマ２２は、検
出した温度に対応する周期を持つリフレッシュリクエス
ト信号ＲＥＱを生成する。そして、リフレッシュタイマ
２２は、生成したリクエスト信号ＲＥＱをリフレッシュ
コントローラ２１に出力する。

【００４２】リフレッシュコントローラ２１は、上記と
同様に、リクエスト信号に基づいてリフレッシュカウン
タ２３にカウントアップ信号を出力する。リフレッシュ
カウンタ２３は、そのカウントアップ信号に基づいてロ
ーアドレスをカウントアップする。このようにして、Ｄ
ＲＡＭ１１は、データリテンション時にチップの温度に
対応する周期でＤＲＡＭコア１９のメモリセルを順次リ
フレッシュする。

【００４３】次に、データリテンション時におけるリフ
レッシュ動作にかかるリフレッシュタイマ２２の構成を
詳述する。図２は、リフレッシュタイマ２２のブロック
回路図を示す。

【００４４】リフレッシュタイマ２２は、温度検出回路
２５とタイマ回路２６を含む。温度検出回路２５には、
セルフリフレッシュ信号ＳＲＦが入力される。温度検出
回路２５は、セルフリフレッシュ信号ＳＲＦに基づい
て、チップの温度検出動作を行う。そして、温度検出回
路２５は、検出した温度に応じた検出信号Ｋ１をタイマ
回路２６に出力する。

【００４５】タイマ回路２６は、入力される検出信号Ｋ
１に基づく周期を持つリフレッシュリクエスト信号ＲＥ
Ｑを出力する。その検出信号Ｋ１は、その時のチップの
温度に対応している。従って、タイマ回路２６は、その
時のチップ温度に対応する周期を持つリフレッシュリク
エスト信号ＲＥＱを出力する。

【００４６】次に、温度検出回路２５とタイマ回路２６
の構成を詳述する。先ず、温度検出回路２５について詳
述する。図３は、温度検出回路２５のブロック回路図を
示す。温度検出回路２５は、第１，第２発振回路３１，
３２、第１，第２カウンタ３３，３４、ラッチ回路３
５、減算回路３６、出力回路３７、ＲＯＭ３８、デコー
ダ３９、制御回路４０を含む。

【００４７】制御回路４０は、前記セルフリフレッシュ
信号ＳＲＦに基づいて、第１，第２イネーブル信号ＥＮ
１，ＥＮ２を出力する。第１，第２発振回路３１，３２
は、第１イネーブル信号ＥＮ１に応答して発振動作し、
矩形波の第１，第２パルス信号ＣＫ１，ＣＫ２を第１，
第２カウンタ３３，３４にそれぞれ出力する。デコーダ
３９は、第２イネーブル信号ＥＮ２に基づいて活性化
し、減算回路３６から出力されるデータＤＳを温度検出
信号Ｋ１に変換し、その検出信号Ｋ１を出力する機能を
持つ。

【００４８】第１，第２発振回路３１，３２は、異なる
温度依存性を有する。詳述すれば、第１発振回路３１
は、動作温度に対する第１パルス信号ＣＫ１の周期の温
度依存性が大きい特性を有する。即ち、第１発振回路３
１は、動作温度に対応する周期を持つ第１パルス信号Ｃ
Ｋ１を出力する。第２発振回路３２は、動作温度に対す
る第２パルス信号ＣＫ２の周期の温度依存性が小さい特
性を有する。即ち、第２発振回路３２は、動作温度に対
してほぼ一定の周期を持つ第２パルス信号ＣＫ２を出力
する。

【００４９】第１カウンタ３３は、第１パルス信号ＣＫ
１のパルスが入力される毎にカウント値をカウントアッ
プし、そのカウント値ａｎを制御回路４０に出力する。
第２カウンタ３４は、第２パルス信号ＣＫ２のパルスを
カウントし、そのカウント値ｗｎをラッチ回路３５に出
力する。

【００５０】制御回路４０は、第１カウンタ３３のカウ
ント値が所定値と一致すると、第１，第２ストップ信号
ＳＴ１，ＳＴ２を出力する。第１，第２カウンタ３３，
３４は、それぞれ第１，第２ストップ信号ＳＴ１，ＳＴ
２に応答してカウント動作を停止する。

【００５１】制御回路４０は、第２ストップ信号ＳＴ２
をラッチ回路３５に出力する。ラッチ回路３５は、スト
ップ信号ＳＴ２に応答して前記第２カウント値ｗｎをラ
ッチし、そのラッチデータをＤＡとして出力回路３７と
減算回路３６に出力する。出力回路３７は、ラッチ回路
３５から入力されるラッチデータを増幅し、その増幅信
号を出力する。

【００５２】この時、ラッチ回路３５がラッチする第２
カウント値ｗｎは、その時の動作温度に対応した値であ
る。即ち、第１パルス信号ＣＫ１の周期は、その時の動
作温度に応じて変化する。従って、第１パルス信号のカ
ウント値は、その時の動作温度に対応する。

【００５３】減算回路３６には、ＲＯＭ３８が接続され
ている。そのＲＯＭ３８には、所定の温度においてラッ
チ回路３５にラッチされたデータが基準データＤＲとし
て予め格納されている。この基準温度データは、後述す
る一次試験において所定の温度におけるラッチデータが
取得され、ＲＯＭ３８に格納される。

【００５４】減算回路３６は、ラッチ回路３５から出力
されるＤＡから基準データＤＲを減算し、その減算結果
であるデータＤＳをデコーダ３９に出力する。基準デー
タＤＲは、一次試験における所定温度にて測定された温
度データであり、ＤＡは、その時々の温度を測定した温
度データである。従って、減算回路３６は、基準の温度
に対する現在の温度の差に対応するデータＤＳを出力す
る。デコーダ３９は、減算回路３６の減算結果に基づく
信号（データＤＳ）を検出信号Ｋ１に変換し、その検出
信号Ｋ１を出力する。

【００５５】上記のように構成された温度検出回路２５
に対する基準点及び温度依存性の校正方法を説明する。
基準点及び温度依存性の校正には、メモリテスタ４１及
びレーザカッタ４２を用いる。チップの温度を所定値に
管理する一次試験において、メモリテスタ４１は、図１
のＤＲＡＭコア１９のセルに対する読み出し／書き込み
試験を行う。そのメモリテスタ４１は、出力回路３７を
介してラッチ回路３５にラッチされたデータを読み出
し、そのデータＤＡをレーザカッタ４２に出力する。レ
ーザカッタ４２は、ＲＯＭ３８のフューズをデータＤＡ
に対応して切断することにより、その基準データＤＲを
ＲＯＭ３８に書き込む。尚、メモリテスタ４１に代え
て、ロジックのためのテスタを用いても良い。

【００５６】通常動作において、ＲＯＭ３８に書き込ま
れた基準データＤＲは、減算回路３６にて読み出され、
ラッチ回路３５から出力されるＤＡと比較される。この
時、チップの温度が一次試験における所定値と一致する
場合、基準データＤＲとＤＡは、同一値である。従っ
て、減算回路３６はゼロのデータＤＳを出力する。この
ようにして、温度検出回路２５に対する基準点校正（ゼ
ロ点校正）を行う。

【００５７】次に、温度依存性の校正方法を説明する。
この校正では、上記のレーザカッタ４２を用いて、第１
カウンタ３３のＲＯＭ３３ａにカウントを開始する初期
値を書き込む。この初期値は、チップの温度を変更した
場合に、メモリテスタ４１にて読み出すデータＤＡに基
づいて演算される。

【００５８】即ち、チップの温度を、上記の基準点を設
定するときの温度から所定値だけ高い（又は低い）値に
する。この時、図３のラッチ回路３５にラッチされる値
は、チップの素子バラツキに応じた値となる。従って、
このラッチ回路３５にラッチされる値を所定値とするこ
とにより、各チップにおける温度依存性を校正するわけ
である。

【００５９】第１カウンタ３３は、ＲＯＭ３３ａに記憶
された初期値からカウントを開始するため、第２カウン
タ３４の値をラッチするトリガとなる信号が出力される
タイミングが初期値に応じて変化する。そして、減算回
路３６の出力の単位温度あたりの変化量は、第１カウン
タ３３のカウント数に比例する。従って、第１カウンタ
３３のカウント数、即ち初期値を変更し、検出信号Ｋ１
の温度依存性を校正する。

【００６０】上記のように構成及び校正された温度検出
回路２５の作用を図４に従って説明する。制御回路４０
は、セルフリフレッシュ信号ＳＲＦに基づいて、イネー
ブル信号ＥＮを第１，第２発振回路３１，３２に出力す
る。第１，第２発振回路３１，３２は、イネーブル信号
ＥＮに応答し、第１，第２パルス信号ＣＫ１，ＣＫ２を
出力する。そして、制御回路４０は、第１発振回路３１
の第１パルス信号ＣＫ１に基づく第１カウンタ３３のカ
ウント値が所定値となるまで待機する。具体的には、制
御回路４０は、第１カウンタ３３のカウント値のうち、
最上位ビットの立ち下がりを検出するまで待機する。

【００６１】最上位ビットが立ち下がる（時刻ｔ１）
と、制御回路４０は、次に第２発振回路３２から出力さ
れる第２パルス信号ＣＫ２の立ち上がりを検出するまで
待機する。そして、第２パルス信号ＣＫ２が立ち上がる
（時刻ｔ２）と、制御回路４０は、Ｈレベルのストップ
信号ＳＴ２を出力する。第２カウンタ３４はストップ信
号ＳＴ２よりカウント動作を停止する。

【００６２】次に、制御回路４０は、第２パルス信号Ｃ
Ｋ２の立ち下がりを検出すると（時刻ｔ３）、Ｈレベル
のイネーブル信号ＥＮ２を出力してデコーダ３９を活性
化させる。活性化したデコーダ３９は、ラッチ回路３５
から入力されるデータを検出信号Ｋ１に変換し、その検
出信号Ｋ１を出力する。

【００６３】次に、制御回路４０は、第２パルス信号Ｃ
Ｋ２の立ち上がりを検出すると（時刻ｔ４）、Ｌレベル
のイネーブル信号ＥＮ２を出力してデコーダ３９を非活
性化させる。この時、温度検出結果は、ラッチ回路３５
により保持されている。

【００６４】次に、制御回路４０は、第２パルス信号Ｃ
Ｋ２の立ち下がりを検出すると（時刻ｔ５）、所定のパ
ルス幅のリセット信号ＲＳＴ１を第２カウンタ３４に出
力する。第２カウンタ３４は、リセット信号ＲＳＴ１に
基づいてカウント値をリセットする。

【００６５】そして、制御回路４０は、Ｌレベルのスト
ップ信号ＳＴ２を第２カウンタ３４に出力する。第２カ
ウンタ３４は、そのストップ信号ＳＴ２に応答して、カ
ウント動作を開始する。

【００６６】温度検出回路２５は、上記のような動作を
繰り返し実行し、動作温度（チップ温度）に対応する温
度検出信号Ｋ１を出力する。次に、タイマ回路２６の構
成を説明する。

【００６７】図５は、タイマ回路２６のブロック回路図
を示す。タイマ回路２６は、発振回路４３、カウンタ４
４、ＲＯＭ４５、分周器４６を含む。発振回路４３は、
上記温度検出回路２５を構成する第２発振回路３２と同
等の特性を有する。即ち、発振回路４３は、動作温度に
対するパルス信号ＣＫ３の周期の温度依存性が小さい特
性を有する。従って、発振回路４３は、動作温度に対し
てほぼ一定の周期を持つパルス信号ＣＫ３をカウンタ４
４に出力する。

【００６８】カウンタ４４には、予め初期値が格納され
たＲＯＭ４５が接続されている。カウンタ４４は、リセ
ット動作（電源投入時，カウントアップ時における動
作）において、ＲＯＭ４５から初期値を読み出し、その
初期値をカウント値に設定する。カウンタ４４は、パル
ス信号ＣＫ３のパルスが入力される毎にカウント値をカ
ウントアップする。カウンタ４４は、カウント値が所定
値になると、所定のパルス幅を持つパルス信号ＣＫ４を
分周器４６に出力する。このパルス信号ＣＫ４の周期
は、初期値に対応している。ＲＯＭ４５には、プロセス
バラツキに応じた値が図３のレーザカッタ４２にて初期
値として書き込まれる。これにより、カウンタ４４は、
温度変化及びプロセスバラツキによらず、ほぼ一定の周
期を持つパルス信号ＣＫ４を分周器４６に出力する。

【００６９】分周器４６には、温度検出回路２５から出
力される検出信号Ｋ１が入力される。分周器４６は、検
出信号Ｋ１に基づいてパルス信号ＣＫ４を分周する分周
比を設定し、その分周比により前記パルス信号ＣＫ４を
分周した分周信号をリフレッシュリクエスト信号ＲＥＱ
として出力する。

【００７０】このようにして、タイマ回路２６は、検出
信号Ｋ１に基づいて、ＤＲＡＭ１１の動作温度（チップ
温度）に対応する周期を持つリフレッシュリクエスト信
号ＲＥＱを出力する。

【００７１】次に、温度検出回路２５の各回路３１〜４
０の構成を図６〜図１９に従って詳述する。先ず、第
１，第２発振回路３１，３２の構成を説明する。

【００７２】図６は、第１発振回路３１の回路図を示
す。第１発振回路３１は、周波数設定部５１、リングオ
シレータ部５２、波形整形部５３を含む。周波数設定部
５１は、抵抗素子Ｒｎ、ＰチャネルＭＯＳトランジスタ
ＴＰ１〜ＴＰ５、ＮチャネルＭＯＳトランジスタＴＮ１
〜ＴＮ５、インバータ回路５４を含む。抵抗素子Ｒｎ
は、ｎウェルよりなる抵抗素子であり、抵抗値が温度依
存性の高い特性を持つ。この抵抗素子Ｒｎの第１端子に
は、第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２を
介して高電位電源Ｖccが供給され、抵抗素子Ｒｎの第２
端子は第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２
を介して低電位電源ＶSSに接続されている。

【００７３】第１ＰＭＯＳトランジスタＴＰ１のゲート
は、第３ＰＭＯＳトランジスタＴＰ３のドレインに接続
されている。第３ＰＭＯＳトランジスタＴＰ３のソース
には高電位電源Ｖccが供給され、ゲートにはイネーブル
信号ＥＮが供給される。第１ＰＭＯＳトランジスタＴＰ
１のゲートは、第４ＰＭＯＳトランジスタＴＰ４のソー
スに接続され、その第４ＰＭＯＳトランジスタＴＰ４の
ドレインは、第１，第２ＰＭＯＳトランジスタＴＰ１，
ＴＰ２間のノードＮ１に接続されている。そのノードＮ
１は、第３ＮＭＯＳトランジスタＴＮ３のドレインに接
続され、第３ＮＭＯＳトランジスタＴＮ３のソースには
低電位電源ＶSSが供給される。第２，第４ＰＭＯＳトラ
ンジスタＴＰ４及び第３ＮＭＯＳトランジスタのゲート
には、イネーブル信号ＥＮがインバータ回路５４により
反転された反転信号ＥＮｂが供給される。

【００７４】第２ＮＭＯＳトランジスタＴＮ２のゲート
は、第４ＮＭＯＳトランジスタＴＮ４のソースに接続さ
れ、その第４ＮＭＯＳトランジスタＴＮ４のドレイン
は、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２間
のノードＮ２に接続されている。そのノードＮ２は、第
５ＰＭＯＳトランジスタＴＰ５のドレインに接続され
て、第５ＰＭＯＳトランジスタＴＰ５のソースには高電
位電源Ｖccが供給される。第１，第４ＮＭＯＳトランジ
スタＴＮ１，ＴＮ４及び第５ＰＭＯＳトランジスタＴＰ
５のゲートにはイネーブル信号ＥＮが供給される。

【００７５】第２ＮＭＯＳトランジスタＴＮ２のゲート
は、第５ＮＭＯＳトランジスタＴＮ５のドレインに接続
されている。第５ＮＭＯＳトランジスタＴＮ５のソース
は低電位電源ＶSSが供給され、ゲートには反転信号ＥＮ
ｂが供給される。

【００７６】このように構成された周波数設定部５１に
対して、今、Ｈレベルのイネーブル信号ＥＮが入力され
る。インバータ回路５４は、イネーブル信号ＥＮを反転
したＬレベルの反転信号ＥＮｂを出力する。これら信号
ＥＮ，ＥＮｂに基づいて、第１〜第５ＰＭＯＳトランジ
スタＴＰ１〜ＴＰ５は、それぞれオン，オン，オン，オ
フ，オフする。また、第１〜第５ＮＭＯＳトランジスタ
ＴＮ１〜ＴＮ５は、それぞれオン，オン，オフ，オン，
オフする。これにより、第１ＰＭＯＳトランジスタＴＰ
１のゲートは同トランジスタＴＰ１のドレインに接続さ
れる。また、第１ＮＭＯＳトランジスタＴＮ１のゲート
は同トランジスタＴＮ１のドレインに接続される。

【００７７】これにより、オンした第１，第２ＰＭＯＳ
トランジスタＴＰ１，ＴＰ２、抵抗素子Ｒｎ、第１，第
２ＮＭＯＳトランジスタＴＮ１，ＴＮ２は、高電位電源
Ｖccと低電位電源ＶSS間を分圧する分圧抵抗として動作
する。この分圧抵抗は、抵抗素子Ｒｎの抵抗値に基づく
電位をノードＮ１，Ｎ２の電位を設定する。これらノー
ドＮ１，Ｎ２の電位は、抵抗素子Ｒｎの温度依存性に対
応する値を持つ。従って、周波数設定部５１は、ノード
Ｎ１，Ｎ２の電位を動作温度に対応して設定し、そのノ
ードＮ１，Ｎ２の電圧をリングオシレータ部５２に供給
する。

【００７８】また、周波数設定部５１に対してＬレベル
のイネーブル信号ＥＮが入力される。インバータ回路５
４は、イネーブル信号ＥＮを反転したＨレベルの反転信
号ＥＮｂを出力する。これら信号ＥＮ，ＥＮｂに基づい
て、第１〜第５ＰＭＯＳトランジスタＴＰ１〜ＴＰ５
は、それぞれオフ，オフ，オフ，オン，オンする。ま
た、第１〜第５ＮＭＯＳトランジスタＴＮ１〜ＴＮ５
は、それぞれオフ，オフ，オン，オフ，オンする。オン
した第３ＮＭＯＳトランジスタＴＮ３は、ノードＮ２の
電位を低電位電源ＶSSと同じレベルにする。また、オン
した第５ＰＭＯＳトランジスタＴＰ５は、ノードＮ１の
電位を高電位電源Ｖccと同じレベルにする。これによ
り、周波数設定部５１は、ノードＮ１から高電位電源Ｖ
ccを、ノードＮ２から低電位電源ＶSSをリングオシレー
タ部５２に供給する。

【００７９】リングオシレータ部５２は、リング状に接
続された５段のインバータ回路５５〜５９を含む。各イ
ンバータ回路５５〜５９の出力端子には、負荷としての
コンデンサＣ１，Ｃ２がそれぞれ接続されている。尚、
コンデンサＣ１，Ｃ２は、それぞれＰＭＯＳトランジス
タ，ＮＭＯＳトランジスタのソースとドレインを接続し
たゲート容量により構成されている。

【００８０】各インバータ回路５５〜５９を構成するＰ
ＭＯＳトランジスタのソースは第１ＰＭＯＳトランジス
タＴＰ６のドレインに接続されている。第１ＰＭＯＳト
ランジスタＴＰ６のソースには高電位電源Ｖccが供給さ
れ、ゲートには周波数設定部５１のノードＮ１の電位が
周波数制御電圧として供給される。

【００８１】また、各インバータ回路５５〜５９を構成
するＮＭＯＳトランジスタのソースは第１ＮＭＯＳトラ
ンジスタＴＮ６のドレインに接続されている。第１ＮＭ
ＯＳトランジスタＴＮ６のソースには低電位電源ＶSSが
供給され、ゲートには周波数設定部５１のノードＮ２の
電位が周波数制御電圧として供給される。

【００８２】第１ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ
６，ＴＮ６は、周波数設定部５１のノードＮ１，Ｎ２に
おける電圧に応じた抵抗値を持つ。そして、各インバー
タ回路５５〜５９は、第１ＰＭＯＳ，ＮＭＯＳトランジ
スタＴＰ６，ＴＮ６の抵抗値、即ち周波数設定部５１の
ノードＮ１，Ｎ２における電圧に応じた駆動電圧の供給
を受ける。これにより、各インバータ回路５５〜５９
は、供給される駆動電圧に応じた速度で動作する。この
各インバータ回路５５〜５９の動作速度は、第１発振回
路３１が出力する第１パルス信号ＣＫ１のパルス周期
（周波数）に対応する。

【００８３】所定位置（図６において左から２つめ）の
インバータ回路５６の出力端子には、第２ＰＭＯＳトラ
ンジスタＴＰ７のドレインが接続されている。その第２
ＰＭＯＳトランジスタＴＰ７のソースには高電位電源Ｖ
ccが供給され、ゲートにはイネーブル信号ＥＮが供給さ
れる。また、このインバータ回路５６のＮＭＯＳトラン
ジスタと第１ＮＭＯＳトランジスタＴＮ６の間には第２
ＮＭＯＳトランジスタＴＮ７が挿入接続されている。そ
の第２ＮＭＯＳトランジスタＴＮ７のゲートには、イネ
ーブル信号ＥＮが供給される。

【００８４】これら第２ＰＭＯＳ，ＮＭＯＳトランジス
タＴＰ７，ＴＮ７は、イネーブル信号ＥＮに基づいて、
発振を停止した時のリングオシレータ部の出力信号レベ
ルの固定と、発振を開始した場合の応答速度を高めるた
めに備えられる。即ち、Ｌレベルのイネーブル信号ＥＮ
に基づいて、第２ＰＭＯＳトランジスタＴＰ７がオン
し、第２ＮＭＯＳトランジスタＴＮ７がオフする。これ
により、インバータ回路５６には低電位電源ＶSSの供給
が停止されるため、リングオシレータ部５２は発振動作
を停止する。そして、オンした第２ＰＭＯＳトランジス
タＴＰ７により次段のインバータ回路５７にはＨレベル
の信号が入力される。これにより、リングオシレータ部
５２は、Ｌレベルの信号を出力する。

【００８５】次に、Ｈレベルのイネーブル信号ＥＮに基
づいて、第２ＰＭＯＳトランジスタＴＰ７がオフし、第
２ＮＭＯＳトランジスタＴＮ７がオンする。これによ
り、インバータ回路５６には低電位電源ＶSSが供給さ
れ、リングオシレータ部５２は発振動作を行う。この
時、インバータ回路５６には、リングオシレータ部５２
の出力信号Ｓ１が前段のインバータ回路５５により反転
され、Ｈレベルの信号が入力されている。従って、イン
バータ回路５６は、このＨレベルの信号を反転したＬレ
ベルの信号を出力する。これにより、リングオシレータ
部５２は、Ｈレベルのイネーブル信号ＥＮに応答して直
ちに発振動作を行い、動作電源電圧、即ち、第１ＰＭＯ
Ｓ，ＮＭＯＳトランジスタＴＰ６，ＴＮ６のゲート電圧
に応じた周波数を持つ信号Ｓ１を波形整形部５３に出力
する。

【００８６】波形整形部５３は、ＰＭＯＳトランジスタ
ＴＰ１１〜ＴＰ１４、ＮＭＯＳトランジスタＴＮ１１〜
ＴＮ１４、インバータ回路６０を含む。リングオシレー
タ部５２の出力信号Ｓ１は、第１ＰＭＯＳ，ＮＭＯＳト
ランジスタＴＰ１１，ＴＮ１１のゲートに供給される。
第１ＰＭＯＳトランジスタＴＰ１１と第１ＮＭＯＳトラ
ンジスタＴＮ１１の間には、直列接続された第２ＰＭＯ
Ｓ，ＮＭＯＳトランジスタＴＰ１２，ＴＮ１２が接続さ
れている。

【００８７】即ち、第１ＰＭＯＳトランジスタＴＰ１１
のドレインは第２ＰＭＯＳトランジスタＴＰ１２のソー
スに接続され、第２ＰＭＯＳトランジスタＴＰ１２のド
レインは第２ＮＭＯＳトランジスタＴＮ１２のドレイン
に接続され、第２ＮＭＯＳトランジスタＴＮ１２のソー
スは第１ＮＭＯＳトランジスタＴＮ１１のドレインに接
続されている。第１ＰＭＯＳトランジスタＴＰ１１のソ
ースには高電位電源Ｖccが供給され、第１ＮＭＯＳトラ
ンジスタＴＮ１１のソースには低電位電源ＶSSが供給さ
れる。

【００８８】第２ＰＭＯＳ，ＮＭＯＳトランジスタＴＰ
１２，ＴＮ１２のゲートには、前記リングオシレータ部
５２の出力信号Ｓ１を出力するインバータ回路５９より
も２段前のインバータ回路５８から出力される信号Ｓ２
が入力される。これにより、第２ＰＭＯＳトランジスタ
ＴＰ１２と第２ＮＭＯＳトランジスタＴＮ１２間のノー
ドＮ３の電位は、位相がずれた２つの信号Ｓ１，Ｓ２を
重ね合わせた電位となる。

【００８９】ノードＮ３は、インバータ回路６０の入力
端子に接続される。インバータ回路６０の出力端子は、
第３ＰＭＯＳトランジスタＴＰ１３のゲートに接続され
ている。第３ＰＭＯＳトランジスタＴＰ１３のドレイン
はノードＮ３に接続され、ソースは第４ＰＭＯＳトラン
ジスタＴＰ１４のドレインに接続されている。第４ＰＭ
ＯＳトランジスタＴＰ１４のソースには高電位電源Ｖcc
が供給され、ゲートには前記信号Ｓ２が供給される。

【００９０】前記インバータ回路６０の出力端子は、第
３ＮＭＯＳトランジスタＴＮ１３のゲートに接続され
る。第３ＮＭＯＳトランジスタＴＮ１３のドレインはノ
ードＮ３に接続され、ソースは第４ＮＭＯＳトランジス
タＴＮ１４のドレインに接続されている。第４ＮＭＯＳ
トランジスタＴＮ１４のソースには低電位電源ＶSSが供
給され、ゲートには前記信号Ｓ２が供給される。

【００９１】インバータ回路６０及び第３，第４ＰＭＯ
Ｓ，ＮＭＯＳトランジスタＴＰ１３〜ＴＮ１４は、ノー
ドＮ３のレベルを論理反転した信号（出力するパルス信
号ＣＫ１）と、前記信号Ｓ２を重ね合わせた信号をイン
バータ回路６０の入力にフィードバックする。

【００９２】このように構成された波形整形部５３は、
図９に示すように、リングオシレータ部５２の出力信号
の波形を略矩形状に波形整形する。波形整形部５３は、
波形整形した信号を、第１パルス信号ＣＫ１として図３
の第１カウンタ３３に出力する。このようにして、第１
発振回路３１は、抵抗素子Ｒｎの温度特性に基づく周期
の第１パルス信号ＣＫ１を出力する。

【００９３】次に、第２発振回路３２の構成を説明す
る。尚、第２発振回路３２の構成は、第１発振回路３１
のそれと同じであるため、図面を省略する。第２発振回
路３２は、第１発振回路３１の抵抗素子Ｒｎに代えて、
抵抗素子Ｒｐ（図示略）が用いられている。この第２発
振回路３２の抵抗素子Ｒｐは、ポリシリコンよりなる抵
抗素子である。図７に示すように、この抵抗素子Ｒｐ
は、その素子の温度に関わらずほぼ一定の抵抗値を示す
温度特性を持つ。これにより、第２発振回路３２のリン
グオシレータ部５２には、動作温度の変化に対してほぼ
同じ電圧の駆動電源が供給される。従って、第２発振回
路３２は、動作温度の変化に関わらずほぼ一定の周波数
を持つ第２パルス信号ＣＫ２を出力する。

【００９４】そして、第１，第２発振回路３１，３２
は、抵抗素子Ｒｎ，Ｒｐ以外が同じ構成であるため、各
素子におけるプロセスバラツキも同じである。従って、
図８に示すように、第１，第２発振回路３１，３２から
それぞれ出力される第１，第２パルス信号ＣＫ１，ＣＫ
２の周波数の差は、各回路３１，３２にそれぞれ含まれ
る抵抗素子Ｒｎ，Ｒｐの抵抗値の差のみに対応すること
になる。

【００９５】更に、図３の第１カウンタ３３のＲＯＭ３
３ａに書き込むデータにより、ラッチ回路３５の出力信
号ＤＡを、図８に示す信号ＤＡ１のようにその傾きを変
更することができる。

【００９６】次に、第１カウンタ３３の構成を説明す
る。図１０は、第１カウンタ３３のブロック回路図を示
す。第１カウンタ３３は、ＮＯＲ回路６１、インバータ
回路６２、カウント値のビット数に対応する数の加算器
６３を含む。

【００９７】ＮＯＲ回路６１には、第１停止信号ＳＴ１
と第１パルス信号ＣＫ１が入力される。ＮＯＲ回路６１
は、Ｌレベルの第１停止信号ＳＴ１に基づいて第１パル
ス信号ＣＫ１を反転した信号Ｓ１１を出力し、Ｈレベル
の第１停止信号ＳＴ１に基づいてＬレベルの信号Ｓ１１
をインバータ回路６２及び初段の加算器６３に出力す
る。インバータ回路６２は、信号Ｓ１１の論理を反転
し、その反転信号Ｓ１１ｂを初段の加算器６３に出力す
る。

【００９８】複数の加算器６３は、直列に接続されてい
る。各加算器６３は、それぞれ１ビットの加算を行う回
路である。各加算器６３は、図９に示す回路にて構成さ
れている。この回路は、実際には減算器であり、入力信
号を反転することにより加算器として動作させている。

【００９９】各加算器６３には、リセットトランジスタ
Ｔr1が設けられている。リセットトランジスタＴr1は、
各加算器６３に設けられたＲＯＭ３３ａと協働し、各加
算器６３の初期状態、即ち第１カウンタ回路３３の初期
値を決定するものである。

【０１００】即ち、リセットトランジスタＴr1は、加算
器６３のノードＮ１１ａ，Ｎ１１ｂ，Ｎ１１ｃ，Ｎ１１
ｄのうちの何れか１つに接続される。リセットトランジ
スタＴr1は、接続されたノードＮ１１ａ，Ｎ１１ｂ，Ｎ
１１ｃ，Ｎ１１ｄの電位を低い電位（Ｌレベル）にす
る。このことは、加算器６３の状態を「０」又は「１」
にする。これにより、各加算器６３は、入力される第１
停止信号ＳＴ１に基づいて初期値をセットする。

【０１０１】これら接続するノードＮ１１ａ，Ｎ１１
ｂ，Ｎ１１ｃ，Ｎ１１ｄの決定は、その加算器が演算す
るビット位置と、１ビット下位の値の組み合わせにより
設定され、図３のレーザカッタ４２により所望の配線以
外を切断する、又はコンタクトを形成して所望の配線の
みを形成する等の方法により設定される。

【０１０２】図１１に示す初段の加算器６３は、初期値
に基づいて入力される信号Ｓ１１，Ｓ１１ｂを加算演算
し、その演算結果の信号ｗ０，ｗ０ｂを外部及び２段目
の加算器６３に出力する。２段目の加算器６３は、初段
の加算器６３から入力される信号ｗ０，ｗ０ｂを加算演
算し、その演算結果の信号ｗ１，ｗ１ｂを次段の加算器
６３に出力する。即ち、複数段の加算器６３は、それぞ
れ加算結果を次段の加算器６３に出力する。

【０１０３】このように構成された第１カウンタ３３
は、第１パルス信号ＣＫ１が入力される毎に各加算器６
３がリセットした状態（初期値）から１ずつ加算を行
う。これにより、第１カウンタ３３は、アップカウント
し、各加算器６３の加算結果をカウント値ｗｎ（信号ｗ
０，ｗ０ｂ〜ｗ８，ｗ８ｂ）として出力する。

【０１０４】次に、第２カウンタ３４の構成を説明す
る。図１２は、第２カウンタ３４のブロック回路図を示
す。第２カウンタ３４は、ＮＯＲ回路６５、インバータ
回路６６、カウント値のビット数に対応する数の減算器
６７を含む。

【０１０５】ＮＯＲ回路６５には、第２停止信号ＳＴ２
と第２パルス信号ＣＫ２が入力される。ＮＯＲ回路６５
は、Ｌレベルの第２停止信号ＳＴ２に基づいて第２パル
ス信号ＣＫ２を反転した信号Ｓ２１を出力し、Ｈレベル
の第２停止信号ＳＴ２に基づいてＬレベルの信号Ｓ２１
をインバータ回路６５及び初段の減算器６７に出力す
る。インバータ回路６６は、信号Ｓ２１の論理を反転
し、その反転信号Ｓ２１ｂを初段の減算器６７に出力す
る。

【０１０６】各減算器６７は、直列に接続されている。
各減算器６７は、それぞれ１ビットの減算を行う回路で
ある。各減算器６７は、図１３に示す回路にて構成され
ている。各減算器６７にはリセットトランジスタＴr2が
設けられているリセットトランジスタＴr2は、ＮＭＯＳ
トランジスタよりなり、ゲートにリセット信号ＲＳＴ１
が供給される。このリセット信号ＲＳＴ１に基づいてリ
セットトランジスタＴr2がオンすることにより、各減算
器６７は、インバータ回路よりなるレジスタにそれぞれ
ゼロ（Ｌレベルの情報）をセットする。

【０１０７】初段の減算器６７は、入力される信号Ｓ２
１，Ｓ２１ｂに基づいて減算演算し、その演算結果の信
号ａ０，ａ０ｂを外部及び２段目の減算器６７に出力す
る。各減算器６７は同様に動作し、減算結果を外部に出
力するとともに次段の減算器６７に出力する。

【０１０８】このように構成された第２カウンタ３４
は、第２パルス信号ＣＫ２が入力される毎に、各減算器
６７がリセットした状態から１ずつ減算を行う。これに
より、第２カウンタ３４は、ダウンカウントし、各減算
器６７の減算結果をカウント値ａｎ（信号ａ０，ａ０ｂ
〜ａ８，ａ８ｂ）として出力する。

【０１０９】次に、減算回路３６の構成を説明する。図
１４は、減算回路３６のブロック回路図を示す。減算回
路３６は、前記第１，第２カウンタ３３，３４のビット
数に対応する９個の加算器７１にて構成される。図１５
は、加算器７１の回路構成を示す。

【０１１０】各加算器７１には、それぞれ図３のラッチ
回路３５から出力されるＤＡが、第１ビット信号ｒ０〜
ｒ８として入力される。また、各加算器７１には、それ
ぞれ図３のＲＯＭ３８から読み出された基準データＤＲ
が、第２ビット信号ｓ０〜ｓ８として入力される。各加
算器７１は、それぞれ第１ビット信号ｒ０〜ｒ８と第２
ビット信号ｓ０〜ｓ８を加算演算し、その演算結果を相
補なビット信号ｄ０，ｄ０ｂ〜ｄ８，ｄ８ｂとして出力
する。また、各段の加算器７１は、加算演算に基づくキ
ャリア信号ｃ０，ｃ０ｂ〜ｃ８，ｃ８ｂを次段の加算器
７１に出力する。

【０１１１】次に、デコーダ３９の構成を説明する。図
１６は、デコーダ３９の回路図を示す。デコーダ３９に
は、前記減算回路３６から出力されるビット信号ｄ０，
ｄ０ｂ〜ｄ８，ｄ８ｂのうち、所定位置のビット信号ｄ
４，ｄ４ｂ〜ｄ７，ｄ７ｂが入力される。更に、デコー
ダ３９には、制御回路４０からリセット信号ＲＳＴ２と
イネーブル信号ＥＮ２が入力される。デコーダ３９は、
ビット信号ｄ４，ｄ４ｂ〜ｄ７，ｄ７ｂをデコードし、
温度検出信号Ｋ１を出力する。尚、図１６のデコーダ３
９は、温度検出信号Ｋ１として、図５の分周器４６の分
周比を変更する信号Ｋ１となる分周信号div4,div2,mul
1,mul2,mul4,mul8,mul16 を出力するように構成されて
いる。

【０１１２】デコーダ３９は、Ｈレベルのリセット信号
ＲＳＴ２及びＬレベルのイネーブル信号ＥＮ２に基づい
て、マトリックス状にＰチャネルＭＯＳトランジスタを
接続した交点のノードＮ３１〜Ｎ３７の電位をＬレベル
に設定する。次に、Ｌレベルのリセット信号ＲＳＴ２及
びＨレベルのイネーブル信号ＥＮ２の時、デコーダ３９
は、ビット信号ｄ４，ｄ４ｂ〜ｄ７，ｄ７ｂに基づいて
ノードＮ３１〜Ｎ３７のうちの１つの電位を低電位（Ｌ
レベル）にする。これにより、デコーダ３９は、各ノー
ドの電位に対応して、分周信号div4〜mul16 のうちの１
つをＨレベルにて出力する。

【０１１３】例えば、今、各ビット信号ｄ４〜ｄ７（ｄ
４ｂ〜ｄ７ｂ）の電位がＬ，Ｈ，Ｈ，Ｌ（Ｈ，Ｌ，Ｌ，
Ｈ）である。この時、デコーダ３９は、各ビット信号ｄ
４，ｄ４ｂ〜ｄ７，ｄ７ｂに基づいてノードＮ３４の電
位をＬレベルにする。これにより、デコーダ３９は、Ｈ
レベルの分周信号mul2とＬレベルの分周信号div4〜mul
1，mul4〜mul16 を出力する。

【０１１４】次に、ＲＯＭ３８の構成を説明する。図１
７は、ＲＯＭ３８のブロック回路図を示す。ＲＯＭ３８
は、図３減算回路３６にて読み出される信号ＤＲ（図１
４の第１ビット信号ｒ０，ｒ０ｂ〜ｒ８，ｒ８ｂ）のビ
ット数に対応する９個のフューズＲＯＭ７５を備えてい
る。各フューズＲＯＭ７５は、製造時に同じ回路構成を
持ち、前記した基準データＤＲの各ビット情報が図３の
レーザカッタ４２により書き込まれる。各フューズＲＯ
Ｍ７５には、入力される前記セルフリフレッシュ信号Ｓ
ＲＦに応答し、記憶した情報に基づいて基準データＤＲ
を構成する相補な第１ビット信号ｒ０，ｒ０ｂ〜ｒ８，
ｒ８ｂを出力する。

【０１１５】詳述すれば、各フューズＲＯＭ７５は、Ｌ
レベルのセルフリフレッシュ信号ＳＲＦに応答して、Ｈ
レベルの第１ビット信号ｒ０〜ｒ８（Ｌレベルの反転信
号ｒ０ｂ〜ｒ８ｂ）を出力する。各フューズＲＯＭ７５
は、Ｈレベルのセルフリフレッシュ信号ＳＲＦに応答し
て、記憶した情報に基づくレベルの第１ビット信号ｒ
０，ｒ０ｂ〜ｒ８，ｒ８ｂを出力する。

【０１１６】図１８は、ＲＯＭ３８の一部回路図であ
り、フューズＲＯＭ７５の回路図を示す。フューズＲＯ
Ｍ７５は、ＰチャネルＭＯＳトランジスタＴＰ２１，Ｔ
Ｐ２２、ＮチャネルＭＯＳトランジスタＴＮ２１、フュ
ーズＦ１，Ｆ２、インバータ回路７６，７７、切替スイ
ッチＳＷ１を含む。一対のＰＭＯＳトランジスタＴＰ２
１とＮＭＯＳトランジスタＴＮ２１は、高電位電源Ｖcc
と低電位電源ＶSSの間に直列接続され、それらトランジ
スタＴＰ２１，ＴＮ２１のゲートにはセルフリフレッシ
ュ信号ＳＲＦが入力される。ＰＭＯＳトランジスタＴＰ
２１のドレインとＮＭＯＳトランジスタＴＮ２１のドレ
インの間には、直列接続された第１，第２フューズＦ
１，Ｆ２が接続されている。その第１，第２フューズＦ
１，Ｆ２の間のノードＮ４１は、第１インバータ回路７
６の入力端子に接続され、第１インバータ回路７６の出
力端子は第１ＰＭＯＳトランジスタＴＰ２１に並列接続
された第２ＰＭＯＳトランジスタＴＰ２２のゲートに接
続されている。

【０１１７】第１インバータ回路７６の出力端子は、ス
イッチＳＷ１を介して第２インバータ回路７７の入力端
子に接続されている。スイッチＳＷ１は、第２インバー
タ回路７７の入力端子に接続されたコモン端子ＣＯＭ
と、そのコモン端子ＣＯＭに切替接続される第１，第２
端子Ｔａ，Ｔｂを持つ。第１端子Ｔａは第１インバータ
回路７６の出力端子に接続される。第２端子Ｔｂはノー
ドＮ４１に接続される。コモン端子ＣＯＭは、通常第１
端子Ｔａに接続される。そして、第２インバータ７７か
らビット信号ｒ０が出力され、その第２インバータ回路
７７に供給される信号がビット信号ｒ０に対して相補な
ビット信号ｒ０ｂとして出力される。

【０１１８】このように構成されたフューズＲＯＭ７５
の第２フューズＦ２は、基準データＤＲのビット情報に
基づいて、前記した一次試験において図３のレーザカッ
タ４２により切断される。これにより、フューズＲＯＭ
７５は、セルフリフレッシュ信号ＳＲＦに応答して、第
２フューズＦ２の状態に応じたビット信号ｒ０，ｒ０ｂ
を出力する。

【０１１９】詳述すれば、各フューズＲＯＭ７５は、Ｌ
レベルのセルフリフレッシュ信号ＳＲＦに基づいて、第
２フューズＦ２の切断の有無に関わらず同じに動作す
る。即ち、全フューズＲＯＭ７５は、Ｌレベルのセルフ
リフレッシュ信号ＳＲＦに基づいて第１ＰＭＯＳトラン
ジスタＴＰ２１がオンするため、Ｈレベルの第１ビット
信号ｒ０（Ｌレベルの反転ビット信号ｒ０ｂ）を出力す
る。

【０１２０】第２フューズＦ２が切断されたフューズＲ
ＯＭ７５は、Ｈレベルのセルフリフレッシュ信号ＳＲＦ
に基づいてオンしたＮＭＯＳトランジスタＴＮ２１がノ
ードＮ４１の電位をＬレベルに引き下げる。これによ
り、フューズＲＯＭ７５は、Ｌレベルの第１ビット信号
ｒ０（Ｈレベルの反転信号ｒ０ｂ）を出力する。

【０１２１】第２フューズが切断されていないフューズ
ＲＯＭ７５は、第２ＰＭＯＳトランジスタＴＰ２１が第
１インバータ回路７６から出力されるＬレベルの信号に
基づいてオンしていることから、ノードＮ４１を電位を
Ｈレベルに保つ。これによりフューズＲＯＭ７５はＨレ
ベルの第１ビット信号ｒ０（Ｌレベルの反転信号ｒ０
ｂ）を出力する。

【０１２２】前記スイッチＳＷ１は、各フューズＲＯＭ
７５から出力されるビット信号ｒ０，ｒ０ｂ〜ｒ８，ｒ
８ｂの論理を反転するために用いられる。コモン端子Ｃ
ＯＭが第１端子Ｔａに接続された状態では、第１インバ
ータ回路７６の出力信号がスイッチＳＷ１を介して第２
インバータ回路７７に供給されるため、第２インバータ
回路７７の出力信号のレベルを反転したレベルを持つビ
ット信号ｒ０〜ｒ８が出力される。これらビット信号ｒ
０〜ｒ８のレベルは、ノードん４１のそれと同じであ
る。

【０１２３】一方、コモン端子ＣＯＭが第２端子Ｔｂに
接続された状態では、ノードＮ４１の電位が第２インバ
ータ回路７７に供給される。これにより、第２インバー
タ回路７７は、ノードＮ４１のレベルを反転したレベル
を持つビット信号ｒ０〜ｒ８を出力する。尚、ビット信
号ｒ０，ｒ０ｂの論理を反転する必要が無い場合、スイ
ッチＳＷ１を省略することができる。

【０１２４】次に、制御回路４０の構成を説明する。図
１９は、制御回路４０のブロック回路図を示す。制御回
路４０は、インバータ回路８１〜１００、フリップフロ
ップ回路（以下、ＦＦ回路という）１０１〜１０７、Ｎ
ＡＮＤ回路１０９〜１１５、ＯＲ回路１１６を含む。制
御回路４０には、セルフリフレッシュ信号ＳＲＦ、パワ
ーオンリセット信号ＳＴＴＸ、ビット信号ｗ８，ｗ８
ｂ、第２パルス信号ＣＫ２が入力される。

【０１２５】セルフリフレッシュ信号ＳＲＦは、直列接
続された２段のインバータ回路８１，８２により第１，
第２発振回路３１，３２を活性化するための第１イネー
ブル信号ＥＮ１として出力される。

【０１２６】ＦＦ回路１０１〜１０７は直列接続され、
各ＦＦ回路１０１〜１０７間には、インバータ回路８５
〜９０とＮＡＮＤ回路１０９〜１１４がそれぞれ挿入接
続されている。詳述すれば、第１ＦＦ回路１０１の第
１，第２出力端子は、それぞれＮＡＮＤ回路１０９，イ
ンバータ回路８５を介して第２ＦＦ回路１０２の第１，
第２入力端子に接続される。同様に、第２〜第７ＦＦ回
路１０２〜１０７の間には、ＮＡＮＤ回路１１０〜１１
４とインバータ回路８６〜９０が接続されている。

【０１２７】セルフリフレッシュ信号ＳＲＦは、インバ
ータ回路８３を介してデコーダ３９をリセットするため
の第２リセット信号ＲＳＴ２として出力される。インバ
ータ回路８３の出力信号は、第１ＦＦ回路１０１の第１
入力端子に入力される。

【０１２８】また、セルフリフレッシュ信号ＳＲＦはＮ
ＡＮＤ回路１１５に入力される。そのＮＡＮＤ回路１１
５にはパワーオンリセット信号ＳＴＴＸと、第７ＦＦ回
路１０７の第２出力端子から出力される信号が入力され
る。ＮＡＮＤ回路１１５の出力信号はインバータ回路８
４を介して第１ＦＦ回路１０１の第２入力端子に入力さ
れる。

【０１２９】ＮＡＮＤ回路にはビット信号ｗ８が入力さ
れ、ＮＡＮＤ回路には反転ビット信号ｗ８ｂが入力され
る。そして、第３ＦＦ回路１０３までに入力される各信
号ＳＲＦ，ＳＴＴＸ，ｗ８，ｗ８ｂに基づいて、第３Ｆ
Ｆ回路１０３の第２出力端子からの出力信号は、インバ
ータ回路９２を介して第１発振回路３１に対する制御信
号ＳＴ１として出力される。

【０１３０】ＮＡＮＤ回路１１１には、第２パルス信号
ＣＫ２が入力される。その第２パルス信号ＣＫ２はイン
バータ回路９１により反転され、その反転信号ＣＫ１ｂ
は次段のＮＡＮＤ回路１１２に入力される。そして、第
４ＦＦ回路１０４までに入力される各信号ＳＲＦ〜ｗ８
ｂ，ＣＫ２に基づいて、第４ＦＦ回路１０４の第２出力
端子からの出力信号は、インバータ回路９３を介して第
２発振回路３２に対する制御信号ＳＴ２として出力され
る。

【０１３１】ＮＡＮＤ回路１１３には第２パルス信号Ｃ
Ｋ２が入力される。第５ＦＦ回路１０５の第２出力端子
からの出力信号と、第６ＦＦ回路１０６の第１出力端子
からの出力信号は、ＯＲ回路１１６に入力され、そのＯ
Ｒ回路１１６の出力信号は、インバータ回路９４，９５
を介してデコーダ３９を活性化するためのイネーブル信
号ＥＮ２として出力される。第６ＦＦ回路１０６の第２
出力端子からの出力信号は、奇数段のインバータ回路９
６〜１００を介して、第２カウンタ３４をリセットする
ための第１リセット信号ＲＳＴ１として出力される。

【０１３２】ＮＡＮＤ回路１１４には、第２パルス信号
ＣＫ２を反転した反転信号ＣＫ２ｂが入力される。第７
ＦＦ回路１０７の第２出力端子から出力される信号は、
初段のＮＡＮＤ回路１１５に入力される。

【０１３３】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）発振周期の温度依存性が互いに異なり、その発振
周期に応じた第１，第２パルス信号ＣＫ１，ＣＫ２をそ
れぞれ出力する第１，第２発振回路３１，３２と、第
１，第２発振回路３１，３２からそれぞれ出力される第
１，第２パルス信号ＣＫ１，ＣＫ２のパルス数をカウン
トする第１，第２カウンタ３３，３４と、第２カウンタ
３４のカウント値に基づいて、第２発振回路３２の一定
回数発振周期内における第１カウンタ３３のカウント値
をラッチするラッチ回路３５と、予め所定の動作温度に
おいてラッチ回路３５にラッチされるデータが基準デー
タＤＲとして書き込まれたＲＯＭ３８と、ラッチ回路３
５にその時にラッチされたデータを比較データとＤＡ
し、その比較データＤＡとＲＯＭ３８の基準データＤＲ
の差を演算する減算回路３６と、減算回路３６の演算結
果をデコーダ３９にて温度検出信号Ｋ１に変換し出力す
るようにした。その結果、ＤＲＡＭ１１の動作温度に応
じた精度の良い温度検出信号Ｋ１を出力することができ
る。

【０１３４】（２）一次試験において、温度検出回路２
５を搭載したＤＲＡＭ１１の温度を所定温度に保ち、第
１カウンタ３３のカウント値を出力回路３７を介してメ
モリテスタ４１にて読み出し、その読み出し結果に基づ
いて、所定温度におけるカウント値を基準データＤＲと
してＲＯＭ３８に書き込むことで、温度検出信号Ｋ１の
基準点を正確に校正することができる。

【０１３５】（３）一次試験において温度検出信号Ｋ１
の単位温度あたりの変化量を演算し、その演算結果に基
づく値を第２カウンタ３４の初期値としてＲＯＭ３３ａ
に書き込むことで、温度検出信号Ｋ１の温度依存性を容
易に校正することができる。

【０１３６】（４）温度検出回路２５から出力される温
度検出信号Ｋ１に基づいて、ＤＲＡＭ１１の動作温度に
対応する周期にてＤＲＡＭコア１９のセルをリフレッシ
ュすることにより、そのリフレッシュにかかる消費電力
を低減することができる。

【０１３７】

【発明の効果】以上詳述したように、本発明によれば、
製造時のばらつきを校正して動作温度に従ってリフレッ
シュ周期を最適化し、消費電力の低減を図ることが可能
な温度検出回路、温度検出回路の校正方法、及びその温
度検出回路を備えた半導体記憶装置を提供することがで
きる。

【図面の簡単な説明】

【図１】 一実施形態のＤＲＡＭのブロック回路図。

【図２】 リフレッシュタイマのブロック回路図。

【図３】 温度検出回路のブロック回路図。

【図４】 温度検出回路の動作を示すタイミング図。

【図５】 タイマ回路のブロック回路図。

【図６】 発振回路の回路図。

【図７】 抵抗素子の温度特性図。

【図８】 温度に対する抵抗値，発振周期の特性図。

【図９】 発振回路の動作波形図。

【図１０】 第１カウンタのブロック回路図。

【図１１】 第１カウンタの一部回路図。

【図１２】 第２カウンタのブロック回路図。

【図１３】 第２カウンタの一部回路図。

【図１４】 減算回路のブロック回路図。

【図１５】 加算器の回路図。

【図１６】 デコーダの回路図。

【図１７】 第１ＲＯＭのブロック回路図。

【図１８】 フューズＲＯＭの回路図。

【図１９】 制御回路の回路図。

【符号の説明】

１１ 半導体記憶装置としてのＤＲＡＭ ２５ 温度検出回路 ３１ 第１発振回路 ３２ 第２発振回路 ３３ 第１カウンタ ３４ 第２カウンタ ３５ ラッチ回路 ３６ 演算回路としての減算回路 ３７ 出力回路 ３８ ＲＯＭ ３９ デコーダ ＣＫ１ 第１パルス信号 ＣＫ２ 第２パルス信号 ＤＡ 比較データ ＤＲ 基準データ Ｋ１ 温度検出信号

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2F056 XA03 XA07 5B024 AA01 BA23 BA29 CA11 DA08 DA18

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体装置に備えられ、該半導体装置の
   動作温度に応じた温度検出信号を出力する温度検出回路
   であって、 発振周期の温度依存性が互いに異なり、該発振周期に応
   じた第１，第２パルス信号をそれぞれ出力する第１，第
   ２発振回路と、 前記第２発振回路の一定回数発振周期内における前記第
   １パルス信号のパルス数をカウントするカウンタと、 予め所定の動作温度における前記カウンタのカウント値
   に基づく基準データが書き込まれたＲＯＭと、 前記カウンタのカウント値に基づく比較データと前記Ｒ
   ＯＭの基準データの差を演算する演算回路と、 前記演算回路の演算結果を前記温度検出信号に変換する
   デコーダとを備えた温度検出回路。
2. 【請求項２】 半導体装置に備えられ、該半導体装置の
   動作温度に応じた温度検出信号を出力する温度検出回路
   であって、 発振周期の温度依存性が互いに異なり、該発振周期に応
   じた第１，第２パルス信号をそれぞれ出力する第１，第
   ２発振回路と、 前記第１発振回路から出力される第１パルス信号のパル
   ス数をカウントする第１カウンタと、 前記第２発振回路から出力される第２パルス信号のパル
   ス数をカウントする第２カウンタと、 前記第２カウンタのカウント値に基づいて、前記第２発
   振回路の一定回数発振周期内における前記第１カウンタ
   のカウント値をラッチするラッチ回路と、 予め所定の動作温度において前記ラッチ回路にラッチさ
   れるデータが基準データとして書き込まれたＲＯＭと、 前記ラッチ回路にその時にラッチされたデータを比較デ
   ータとし、該比較データと前記ＲＯＭの基準データの差
   を演算する演算回路と、 前記演算回路の演算結果を前記温度検出信号に変換する
   デコーダとを備えた温度検出回路。
3. 【請求項３】 請求項２に記載の温度検出回路におい
   て、 前記第２カウンタは、前記第２発振回路の一定回数発振
   周期に対応するデータを記憶するためのＲＯＭを含み、
   該ＲＯＭに記憶されたデータをカウント動作の初期値と
   し、その初期値から前記第２パルス信号のパルス数をカ
   ウントするようにした温度検出回路。
4. 【請求項４】 請求項１乃至３のうちの何れか１項に記
   載の温度検出回路において、 前記第２発振回路は、前記第１発振回路に比べて温度依
   存性が大きい特性を有し、該第２発振回路から出力され
   る周波数の温度依存性が大きな前記第２パルス信号を基
   準とし、前記第１発振回路から出力される周波数の温度
   依存性が小さな前記第１パルス信号のパルス数に基づい
   て半導体装置の動作温度に応じた温度検出信号を出力す
   るようにした温度検出回路。
5. 【請求項５】 請求項２又は３に記載の温度検出回路に
   おいて、 前記第１カウンタのカウント値を半導体装置の外部に出
   力するための出力回路を備えた温度検出回路。
6. 【請求項６】 発振周期の温度依存性が互いに異なり、
   該発振周期に応じた第１，第２パルス信号をそれぞれ出
   力する第１，第２発振回路と、 前記第１発振回路から出力される第１パルス信号のパル
   ス数をカウントする第１カウンタと、 前記第２発振回路から出力される第２パルス信号のパル
   ス数をカウントする第２カウンタと、 前記第２カウンタのカウント値に基づいて、前記第２発
   振回路の一定回数発振周期内における前記第１カウンタ
   のカウント値をラッチするラッチ回路と、 予め所定の動作温度において前記ラッチ回路にラッチさ
   れるデータが基準データとして書き込まれたＲＯＭと、 前記ラッチ回路にその時にラッチされたデータを比較デ
   ータとし、該比較データと前記ＲＯＭの基準データの差
   を演算する演算回路と、 前記演算回路の演算結果を前記温度検出信号に変換する
   デコーダとを備えた温度検出回路から出力される温度検
   出信号を半導体装置の動作温度に応じて校正する校正方
   法であって、 前記温度検出回路を搭載した半導体装置の一次試験にお
   いて前記半導体装置の温度を所定温度に保ち、前記第１
   カウンタのカウント値をテスタにて読み出し、その読み
   出し結果に基づいて、所定温度における前記カウント値
   を基準データとして前記ＲＯＭに書き込んで前記温度検
   出信号の基準点を校正するようにした温度検出回路の校
   正方法。
7. 【請求項７】 請求項６に記載の温度検出回路の校正方
   法において、 前記半導体装置の温度を可変し、前記所定温度における
   前記カウント値と可変した温度における前記カウント値
   とに基づいて前記温度検出信号の単位温度あたりの変化
   量を演算し、その演算結果に基づく値を前記第２カウン
   タの初期値として書き込んで前記温度検出信号の温度依
   存性を校正するようにした温度検出回路の校正方法。
8. 【請求項８】 定期的に記憶したセル情報のリフレッシ
   ュが必要なセルを含む半導体記憶装置において、 前記半導体記憶装置の動作温度に応じた温度検出信号を
   出力する温度検出回路を備え、 その温度検出回路は、 発振周期の温度依存性が互いに異なり、該発振周期に応
   じた第１，第２パルス信号をそれぞれ出力する第１，第
   ２発振回路と、 前記第１発振回路から出力される第１パルス信号のパル
   ス数をカウントする第１カウンタと、 前記第２発振回路から出力される第２パルス信号のパル
   ス数をカウントする第２カウンタと、 前記第２カウンタのカウント値に基づいて、前記第２発
   振回路の一定回数発振周期内における前記第１カウンタ
   のカウント値をラッチするラッチ回路と、 予め所定の動作温度において前記ラッチ回路にラッチさ
   れるデータが基準データとして書き込まれたＲＯＭと、 前記ラッチ回路にその時にラッチされたデータを比較デ
   ータとし、該比較データと前記ＲＯＭの基準データの差
   を演算する演算回路と、 前記演算回路の演算結果を前記温度検出信号に変換する
   デコーダとを備え、 前記温度検出回路から出力される温度検出信号に基づく
   周期にて前記セルをリフレッシュするようにした半導体
   記憶装置。