JP2009004075A - 温度センサー及びこれを用いる半導体メモリ装置 - Google Patents

温度センサー及びこれを用いる半導体メモリ装置 Download PDF

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Abstract

【課題】温度センサー及びこれを用いる半導体メモリ装置を提供する。
【解決手段】温度特性を持つ基準電圧によってイネーブル区間幅が調節される第１パルス信号を生成するパルス信号生成部と、前記第１パルス信号のイネーブル区間の間に所定周期の第２パルス信号を生成するオシレータと、前記第２パルス信号に応答してカウンティング動作を行って少なくとも一つの温度信号を生成するカウンタと、を備える。
【選択図】図２

Description

本発明は、半導体メモリ装置に係り、より詳細には、トランジスタの特性変化に安定しており、且つ、様々な半導体メモリ装置に用いることができる温度センサーに関する。
周知の如く、ＤＲＡＭなどの半導体メモリ装置は、内部温度によって内部回路の動作を制御するために温度センサーを備える。図１に示すように、従来技術に係る温度センサーは、ノードｎｄ１０の信号と基準電圧ＶＲＥＦとを比較する比較器Ａ１０と、比較器Ａ１０の出力信号に応じてノードｎｄ１０をプルアップ駆動するＰＭＯＳトランジスタＰ１０，Ｐ１２と、比較器Ａ１０の出力信号によってノードｎｄ１０をプルダウン駆動するＮＭＯＳトランジスタＮ１０，Ｎ１２，Ｎ１４を備える。このように構成された温度センサーは、内部温度によって温度特性が変化するＰＭＯＳトランジスタＰ１０，Ｐ１２とＮＭＯＳトランジスタＮ１０，Ｎ１２，Ｎ１４によって温度情報を含む温度信号ｔｅｍｐｏｓｃを生成する。
本出願と関連のある技術が、特許文献１に開示されている。
米国特許第２００４／０１９９３５４Ａ１
本発明の目的は、トランジスタの特性変化に安定しており、且つ、様々な半導体メモリ装置に用いることができる温度センサーを提供することにある。
本発明の他の目的は、上記の温度センサーを用いる半導体メモリ装置を提供することにある。
本発明の一実施様態において、上記の目的を達成する温度センサーは、温度特性を持つ基準電圧によってイネーブル区間幅が調節される第１パルス信号を生成するパルス信号生成部と、前記第１パルス信号のイネーブル区間の間に所定周期の第２パルス信号を生成するオシレータと、前記第２パルス信号に応答してカウンティング動作を行って少なくとも一つの温度信号を生成するカウンタと、を備える構成とした。
好ましくは、前記基準電圧は、温度が上昇するほどレベルが減少する温度特性を持つ。
好ましくは、前記第１パルス信号のイネーブル区間幅は、前記基準電圧のレベルが減少するほど増加する。
上記本発明の温度センサーは、既設定された区間の間にイネーブルされる周期信号であるイネーブル信号を生成するイネーブル信号生成部をさらに備えることができる。
また、前記パルス信号生成部は、前記基準電圧に応答して駆動力の調節される少なくとも一つのバッファーで構成され、前記イネーブル信号を所定区間遅延させる遅延部と、前記イネーブル信号及び前記遅延部の出力信号を受信して論理演算し、前記第１パルス信号を生成する論理部と、を備えることができる。
また、前記バッファーは、電源電圧と出力ノードとの間に連結され、入力ノードの信号に応答して出力ノードをプルアップ駆動するプルアップ素子と、前記出力ノードと接地端との間に連結され、前記入力ノードの信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、前記出力ノードと接地端との間に前記プルダウン素子と直列に連結され、前記基準電圧に応答して前記プルダウン素子の駆動能力を調節する駆動調節素子と、を備えることができる。
前記プルアップ素子は、ＰＭＯＳトランジスタであり、前記プルダウン素子及び前記駆動調節素子は、ＮＭＯＳトランジスタであることが好ましい。
また、前記オシレータは、前記第１パルス信号と出力ノードの信号を受信して論理演算を行う論理部と、前記論理部の出力信号を所定区間遅延させる遅延部と、を備えることができる。
なお、前記論理部は、否定論理積演算を行うと好ましい。
なお、前記遅延部は、インバータチェーンであると好ましい。
なお、前記カウンタは、前記第２パルス信号のパルス数によって順次にカウンティングされる温度信号を生成すると好ましい。
なお、前記カウンタは、前記第２パルス信号に応答して動作する直列連結された第１及び第２フリップフロップを備え、前記第１フリップフロップは前記第２フリップフロップの出力信号を反転させて受信すると好ましい。
なお、前記カウンタは、前記イネーブル信号に応答して前記第１及び第２フリップフロップの出力信号を伝達する伝達部と、前記伝達部の出力信号をラッチするラッチと、を備えることができる。
上記本発明の温度センサは、前記イネーブル信号に応答して駆動され、バンドギャップ（ｂａｎｄｇａｐ）を用いて前記基準電圧を生成する基準電圧生成部をさらに備えることができる。
前記基準電圧生成部は、前記イネーブル信号に応答して駆動電圧が供給されると好ましい。
また、前記温度信号は、デジタルコードからなると好ましい。
上記の他の目的を達成する本発明の半導体メモリ装置は、温度によってイネーブル区間幅が調節されるパルス信号を生成し、前記パルス信号のイネーブル区間幅によってカウンティングされる温度信号を生成する温度センサーと、前記温度信号を受信して内部温度に関する温度情報を抽出し、抽出された温度情報を用いて温度制御動作を行う温度制御部と、を備える構成とした。
ここで、前記温度制御部は、前記温度情報によってリフレッシュ周期を制御する温度制御動作を行うと好ましい。
また、前記温度制御部は、前記温度情報によって内部電圧のレベルを制御する温度制御動作を行うと好ましい。
本発明の温度センサーは、常に内部温度センシングを行うのではなく、イネーブル信号がハイレベルである場合にのみ温度センシングをするため、電流消耗を低減させることが可能になる。
また、本発明の温度センサーは、半導体メモリ素子の内部温度によって可変するイネーブル区間幅を持つパルス信号を用いて内部温度をセンシングするため、内部温度によるＭＯＳトランジスタ特性変化にかかわらず、安定した温度センシングが図られる。
また、本発明の温度センサーは、アナログ方式の信号に比べてより保存し易いデジタルコード方式の温度信号を生成するため、半導体メモリに組み込まれた様々な内部回路に容易に用いることができる。
以下、本発明の好適な実施形態についてより詳細に説明する。ただし、これらの実施形態は本発明を例示するためのもので、本発明の権利保護範囲がこれらの実施形態によって制限されることはない。
図２は、本発明の一実施形態による温度センサーの構成を示すブロック図である。
図２に示すように、本実施形態による温度センサーは、イネーブル信号生成部２０、基準電圧生成部２２、パルス生成部２４、オシレータ２６及びカウンタ２８で構成される。
イネーブル信号生成部２０は、一定の周期を持つパルス信号を生成する一般のパルス生成回路で構成され、所定周期ごとに既設定された区間でイネーブルされるイネーブル信号Ｔ＿ｅｎを生成する。
基準電圧生成部２２は、一般のバンドギャップ基準電圧発生回路（Ｂａｎｄｇａｐ Ｒｅｆｅｒｅｎｃｅ Ｃｉｒｃｕｉｔ）からなり、半導体メモリ素子の内部温度が増加するにつれてレベルが減少する、すなわち、内部温度に反比例するレベル特性を持つ基準電圧Ｖ＿ｒｅｆを生成する。
パルス生成部２４は、図３に示すように、遅延区間調節部３０と、イネーブル信号Ｔ＿ｅｎと遅延区間調節部３０の出力信号を受信して論理積演算を行い、第１パルス信号Ｔ＿ｏｕｔを生成する論理部３２とで構成される。遅延区間調節部３０は、イネーブル信号Ｔ＿ｅｎを所定区間遅延させる複数のインバータＩＶ３［０］、ＩＶ３［１］、…、ＩＶ３［Ｎ−１］、ＩＶ３［Ｎ］で構成されたインバータチェーン３００と、インバータチェーン３００の駆動力を調節するＮＭＯＳトランジスタＮ３［０］、Ｎ３［１］、…、Ｎ３［Ｎ−１］、Ｎ３［Ｎ］からなる駆動調節部３０２と、から構成される。インバータＩＶ３［０］、ＩＶ３［１］、…、ＩＶ３［Ｎ−１］、ＩＶ３［Ｎ］はそれぞれ連結されたＮＭＯＳトランジスタＮ３［０］、Ｎ３［１］、…、Ｎ３［Ｎ−１］、Ｎ３［Ｎ］によって駆動力が調節される。図４は、インバータＩＶ３［０］、ＩＶ３［１］、…、ＩＶ３［Ｎ−１］、ＩＶ３［Ｎ］とＮＭＯＳトランジスタＮ３［０］、Ｎ３［１］、…、Ｎ３［Ｎ−１］、Ｎ３［Ｎ］との連結関係をより具体的に説明するための詳細回路図である。図４に示すように、駆動調節素子であるＮＭＯＳトランジスタＮ４４は、インバータ４０のプルダウン素子であるＮＭＯＳトランジスタＮ４２に直列連結され、基準電圧Ｖ＿ｒｅｆのレベルによってプルダウン駆動能力を調節する。
オシレータ２６は、図５に示すように、第１パルス信号Ｔ＿ｏｕｔとノードｎｄ５０の信号を受信して否定論理積演算を行うＮＡＮＤゲートＮＤ５０と、ＮＡＮＤゲートＮＤ５０の出力信号を所定区間遅延させて第２パルス信号Ｔ＿ｒｅｆを生成するインバータチェーン５０と、で構成される。オシレータ２６は、このようなリングオシレータの外にも、実施形態に応じて様々なオシレータ回路とすることができる。
カウンタ２８は、図６に示すように、直列連結されたＮ個のＤフリップフロップＤＦ６［０］、ＤＦ６［１］、…、ＤＦ６［Ｎ−１］、ＤＦ６［Ｎ］で構成されたフリップフロップ部６０と、ハイレベルのイネーブル信号Ｔ＿ｅｎに応答してフリップフロップ部６０の出力信号をそれぞれ伝達する伝達ゲートＴ６［０］、Ｔ６［１］、…、Ｔ６［Ｎ−１］、Ｔ６［Ｎ］を含む伝達部６２と、伝達部６２を通して伝達された信号をラッチするラッチ部６４と、ラッチ部６４の出力信号をそれぞれ反転バッファリングして温度信号Ｄ［１］、Ｄ［２］、…、Ｄ［Ｎ−１］、Ｄ［Ｎ］を生成するインバータＩＶ６１８、ＩＶ６２０、…、…、ＩＶ６２２、ＩＶ６２４と、で構成される。フリップフロップ部６０のＤフリップフロップＤＦ６［０］、ＤＦ６［１］、…、ＤＦ６［Ｎ−１］、ＤＦ６［Ｎ］は、イネーブル信号Ｔ＿ｅｎがローレベルの時にハイレベルのリセット信号を受信してリセットされ、データ出力端Ｑにローレベルを出力し、第２パルス信号Ｔ＿ｒｅｆがハイレベルの時にデータ入力端Ｄに入力される信号をデータ出力端Ｑに出力する。
次に、このように構成された温度センサーの動作を、図７に示すタイミング図に基づいて具体的に説明する。
まず、図７に示すように、イネーブル信号生成部２０は、Ｔｐの周期を有し、Ｔｄの間にイネーブルされる周期信号であるイネーブル信号Ｔ＿ｅｎを生成する。イネーブル信号Ｔ＿ｅｎは、基準電圧生成部２２に電圧を供給するか否かを決定し、パルス生成部２４とカウンタ２８の動作を制御する。イネーブル信号Ｔ＿ｅｎは周期信号であるから、温度センサーの内部温度センシング（ｓｅｎｓｉｎｇ）は、イネーブル信号Ｔ＿ｅｎの周期の間にＴｐによって調節されることができる。すなわち、本実施形態の温度センサーは、実施形態によって温度をセンシングする最適の周期Ｔｐを決定することによって、余分に内部温度がセンシングされるのを防止し、センシングへの消耗電流を低減させている。
続いて、基準電圧生成部２２は、図８に示すように、半導体メモリ素子の内部温度に反比例するレベル特性を持つ基準電圧Ｖ＿ｒｅｆを生成する。
続いて、パルス生成部２４は、イネーブル信号Ｔ＿ｅｎ及び基準電圧Ｖ＿ｒｅｆを受信して第１パルス信号Ｔ＿ｏｕｔを生成する。パルス生成部２４は、イネーブル信号Ｔ＿ｅｎがハイレベルである場合に限って一定のイネーブル区間幅を持つ第１パルス信号Ｔ＿ｏｕｔを生成し、電流消耗を減少させる。イネーブル信号Ｔ＿ｅｎがハイレベルである時、パルス生成部２４の第１パルス信号Ｔ＿ｏｕｔの生成動作について説明すると、下記の通りである。
図３を参照すると、インバータチェーン３００は、奇数個のインバータで構成され、イネーブル信号Ｔ＿ｅｎをＴｏ区間分遅延させて反転させる。したがって、第１パルス信号Ｔ＿ｏｕｔは、Ｔｏ区間分ハイレベルにイネーブルされ、イネーブル信号Ｔ＿ｅｎと同じＴｐの周期を持つ信号とされる。この時、第１パルス信号Ｔ＿ｏｕｔのイネーブル区間幅Ｔｏは、基準電圧Ｖ＿ｒｅｆに応答して動作する駆動調節部３０２によって調節される。例えば、内部温度が上昇する場合、基準電圧Ｖ＿ｒｅｆのレベルは減少し、駆動調節部３０２に備えられたＮＭＯＳトランジスタＮ３［０］、Ｎ３［１］、…、Ｎ３［Ｎ−１］、Ｎ３［Ｎ］に印加される。したがって、ＮＭＯＳトランジスタＮ３［０］、Ｎ３［１］、…、Ｎ３［Ｎ−１］、Ｎ３［Ｎ］を通過する電流の量が減り、インバータＩＶ３［０］、ＩＶ３［１］、…、ＩＶ３［Ｎ−１］、ＩＶ３［Ｎ］のプルダウン駆動能力は減少する。インバータＩＶ３［０］、ＩＶ３［１］、…、ＩＶ３［Ｎ−１］、ＩＶ３［Ｎ］のプルダウン駆動能力の減少は、イネーブル信号Ｔ＿ｅｎのインバータチェーン３００の通過時間を増加させ、第１パルス信号Ｔ＿ｏｕｔのイネーブル区間幅であるＴｏを増加させる。要するに、内部温度が上昇すると、図９に示すように、第１パルス信号Ｔ＿ｏｕｔのイネーブル区間幅Ｔｏは増加し、内部温度が減少すると、第１パルス信号Ｔ＿ｏｕｔのイネーブル区間幅Ｔｏは減少する。
次に、オシレータ２６は、第１パルス信号Ｔ＿ｏｕｔを受信し、第１パルス信号Ｔ＿ｏｕｔがハイレベルであるＴｏ区間の間にＴｒ区間幅を持つ第２パルス信号Ｔ＿ｒｅｆを生成する。図５を参照すると、オシレータ２６は、第１パルス信号Ｔ＿ｏｕｔがハイレベルである場合、ＮＡＮＤゲートＮＤ５０がインバータとして動作してオシレーティング動作を行い、第１パルス信号Ｔ＿ｏｕｔがローレベルである場合、ハイレベルまたはローレベルの一定のレベルに設定される第２パルス信号Ｔ＿ｒｅｆを生成しながらオシレーティング動作を中断する。したがって、オシレータ２６は、第１パルス信号Ｔ＿ｏｕｔがハイレベルであるＴｏ区間の間にインバータとして動作するＮＡＮＤゲートＮＤ５０とインバータチェーン５０によって決定されるパルス幅Ｔｒを持つ第２パルス信号Ｔ＿ｒｅｆを生成する。このようにして生成された第２パルス信号Ｔ＿ｒｅｆのパルス数、すなわち、ハイレベルにイネーブルされたパルスの個数は、第１パルス信号Ｔ＿ｏｕｔのイネーブル区間幅Ｔｏが増加するほど多くなる。
続いて、カウンタ２８は、第２パルス信号Ｔ＿ｒｅｆ、イネーブル信号Ｔ＿ｅｎを受信し、温度信号Ｄ［１］、Ｄ［２］、…、Ｄ［Ｎ−１］、Ｄ［Ｎ］を生成する。図６を参照すると、イネーブル信号Ｔ＿ｅｎがローレベルである場合、ＤフリップフロップＤＦ６［０］、ＤＦ６［２］、…、ＤＦ６［Ｎ−１］、ＤＦ６［Ｎ］はリセットされてローレベルを出力し、伝達ゲートＴ６［０］、Ｔ６［２］、…、Ｔ６［Ｎ−１］、Ｔ６［Ｎ］はいずれもターンオフされる。すなわち、カウンタ２８のカウンティング動作が行われない。一方、イネーブル信号Ｔ＿ｅｎがハイレベルに遷移すると、ＤフリップフロップＤＦ６［０］、ＤＦ６［２］、…、ＤＦ６［Ｎ−１］、ＤＦ６［Ｎ］は、第２パルス信号Ｔ＿ｒｅｆのパルス数によってカウンティングされた出力を生成する。例えば、第２パルス信号Ｔ＿ｒｅｆのパルス数が２である場合、ＤフリップフロップＤＦ６［０］、ＤＦ６［１］のデータ出力端Ｑを通した出力のみがハイレベルになり、残りのＤフリップフロップＤＦ６［３］、…、ＤＦ６［Ｎ］のデータ出力端Ｑを通した出力はローレベルになる。また、ハイレベルのイネーブル信号Ｔ＿ｅｎによって伝達ゲートＴ６［０］、Ｔ６［２］、…、Ｔ６［Ｎ−１］、Ｔ６［Ｎ］は、いずれもターンオンされた状態であるから、フリップフロップ部６０の出力信号は、ラッチ部６４に伝達されて温度信号Ｄ［１］、Ｄ［２］、…、Ｄ［Ｎ−１］、Ｄ［Ｎ］として出力される。上記の例のように、第２パルス信号Ｔ＿ｒｅｆのパルス数が２の場合、生成される温度信号Ｄ［１］、Ｄ［２］はハイレベルになり、残りの温度信号Ｄ［３］、…、Ｄ［Ｎ］はローレベルになる。要するに、カウンタ２８は、イネーブル信号Ｔ＿ｅｎがハイレベルである場合、カウンティング動作を行い、第２パルス信号Ｔ＿ｒｅｆのパルス数によってカウンティングされて順次にハイレベルにイネーブルされる温度信号Ｄ［１］、Ｄ［２］、…、Ｄ［Ｎ−１］、Ｄ［Ｎ］を出力する。
以上のように、本実施形態に係る温度センサーは、常に内部温度センシングを行うのではなく、イネーブル信号Ｔ＿ｅｎがハイレベルである場合にのみ温度センシングをするため、電流消耗を減少できる。すなわち、イネーブル信号Ｔ＿ｅｎがハイレベルの場合にのみ基準電圧生成部２２、パルス生成部２４及びカウンタ２８を動作させ、内部温度センシングに消耗される電流を低減させている。
また、本実施形態に係る温度センサーは、半導体メモリ素子の内部温度によって可変するイネーブル区間幅を持つ第１パルス信号Ｔ＿ｏｕｔを用いて内部温度をセンシングする。したがって、内部温度によるＭＯＳトランジスタ特性変化によって温度センシングが不安定になることなく、安定した温度センシングが図られる。
そして、本実施形態の温度センサーは、カウンタ２８を備え、デジタルコード方式の温度信号Ｄ［１］、Ｄ［２］、…、Ｄ［Ｎ−１］、Ｄ［Ｎ］を生成する。デジタルコード方式の温度信号Ｄ［１］、Ｄ［２］、…、Ｄ［Ｎ−１］、Ｄ［Ｎ］は、アナログ方式の信号に比べて保存し易く、半導体メモリに組み込まれた様々な内部回路に容易に用いることができる。
以下、本実施形態の温度センサーを用いる半導体メモリ装置について、図１０に基づいて具体的に説明する。
図１０に示すように、本実施形態による半導体メモリ装置は、温度によってイネーブル区間幅が調節されるパルス信号を生成し、前記パルス信号のイネーブル区間幅によってカウンティングされるデジタルコード方式の温度信号を生成する温度センサー１００と、温度信号Ｄ［１］、Ｄ［２］、…、Ｄ［Ｎ−１］、Ｄ［Ｎ］を受信して内部温度に関する温度情報を抽出し、抽出された温度情報を用いて温度制御動作を行う温度制御部１０１と、で構成される。
温度センサー１００は、上記の図１乃至図９に基づいて具体的に説明されており、その詳細は省略する。
温度制御部１０１は、温度情報によってリフレッシュ周期を制御する温度制御動作を行うリフレッシュ周期調節部１０２と、温度情報によってコア電圧ＶＣＯＲＥのレベルを調節するコア電圧（Ｖ＿ＣＯＲＥ）生成部１０４と、温度情報によってバックバイアス電圧ＶＢＢのレベルを調節するバックバイアス電圧（ＶＢＢ）生成部１０６と、で構成される。温度制御部１０１は、多ビットで構成された温度信号Ｄ［１］、Ｄ［２］、…、Ｄ［Ｎ−１］、Ｄ［Ｎ］を受信して温度情報を抽出する。温度情報の抽出には、温度信号Ｄ［１］、Ｄ［２］、…、Ｄ［Ｎ−１］、Ｄ［Ｎ］をデコーディングして温度情報を抽出する方法などが用いられることができるが、本実施形態のように、温度信号Ｄ［１］、Ｄ［２］、…、Ｄ［Ｎ−１］、Ｄ［Ｎ］自体から温度情報を抽出する方法を使用することが好ましい。
例えば、温度信号（Ｄ［１］＝‘１'、Ｄ［２］＝‘０'、Ｄ［３］＝‘０'）は、第１温度区間（例えば、８０〜８２℃）に対応し、温度信号（Ｄ［１］＝‘１'、Ｄ［２］＝‘１'、Ｄ［３］＝‘０'）は、第２温度区間（例えば、８２〜８４℃）に対応し、温度信号（Ｄ［１］＝‘１'、Ｄ［２］＝‘１'、Ｄ［３］＝‘１'）は、第３温度区間（例えば、８４〜８６℃）に対応するように設定し、入力された温度信号Ｄ［１］、Ｄ［２］、Ｄ［３］によって内部温度に関する温度情報を抽出できるように具現できる。すなわち、温度制御部１０１は、入力された温度信号Ｄ［１］、Ｄ［２］、Ｄ［３］によって様々な温度制御動作を行うことができ、例えば、リフレッシュ周期調節部１０２は、温度信号（Ｄ［１］＝‘１'、Ｄ［２］＝‘１'、Ｄ［３］＝‘０'）が入力される第２温度区間（例えば、８２〜８４℃）に対応するリフレッシュ周期に調節されたリフレッシュ信号ｒｅｆ＿Ｔを生成できる。また、コア電圧生成部ＶＢＢは、温度信号（Ｄ［１］＝‘１'、Ｄ［２］＝‘１'、Ｄ［３］＝‘１'）が入力される場合、第３温度区間（例えば、８４〜８６℃）に対応するレベルにコア電圧ＶＣＯＲＥを生成できる。
なお、以上では本発明の温度センサーをリフラッシュ周期及び内部電圧レベル変更に用いられる場合に上げて説明してきたが、半導体メモリ装置の他に、温度情報を必要とするいずれの装置にも広く用いられることができる。
従来技術による温度センサーの回路図である。 本発明の一実施形態に温度センサーの構成を示すブロック図である。 図２の温度センサーに備えられたパルス生成部の回路図である。 図３のパルス生成部におけるインバータ及び駆動調節素子の詳細回路図である。 図２の温度センサーに備えられたオシレータの回路図である。 図２の温度センサーに備えられたカウンタの回路図である。 図２の温度センサーの動作を説明するためのタイミング図である。 図２で生成される基準電圧（Ｖ＿ｒｅｆ）及び第１パルス信号（Ｔ＿ｏｕｔ）の温度による特性をそれぞれ示すグラフである。 図２で生成されるイネーブル区間幅（Ｔｏ）及び第１パルス信号（Ｔ＿ｏｕｔ）の温度による特性をそれぞれ示すグラフである。 本発明の一実施形態による温度センサーを用いる半導体メモリ装置の構成を示すブロック図である。
符号の説明
Ａ１０ 比較器
Ｐ１０，Ｐ１２ ＰＭＯＳトランジスタ
Ｎ１０，Ｎ１２，Ｎ１４ ＮＭＯＳトランジスタ
２０ イネーブル信号生成部
２２ 基準電圧生成部
２４ パルス生成部
２６ オシレータ
２８ カウンタ
３０ 遅延区間調節部
３２ 論理部
ＩＶ３［０］、ＩＶ３［１］、…、ＩＶ３［Ｎ−１］、ＩＶ３［Ｎ］ インバータ
Ｎ３［０］、Ｎ３［１］、…、Ｎ３［Ｎ−１］、Ｎ３［Ｎ］ ＮＭＯＳトランジスタ
３００ インバータチェーン
３０２ 駆動調節部
Ｎ４２、Ｎ４４ ＮＭＯＳトランジスタ
４０ インバータ
５０ インバータチェーン
ＮＤ５０ ＮＡＮＤゲート
ＤＦ６［０］、ＤＦ６［１］、…、ＤＦ６［Ｎ−１］、ＤＦ６［Ｎ］ Ｄフリップフロップ
６０ フリップフロップ部
６２ 伝達部
６４ ラッチ部
Ｔ６［０］、Ｔ６［１］、…、Ｔ６［Ｎ−１］、Ｔ６［Ｎ］ 伝達ゲート
ＩＶ６１８、ＩＶ６２０、…、…、ＩＶ６２２、ＩＶ６２４ インバータ
１００ 温度センサー
１０１ 温度制御部
１０２ リフレッシュ周期調節部
１０４ コア電圧（Ｖ＿ＣＯＲＥ）生成部
１０６ バックバイアス電圧（ＶＢＢ）生成部

Claims (31)

  1. 温度特性を持つ基準電圧によってイネーブル区間幅が調節される第１パルス信号を生成するパルス信号生成部と、
    前記第１パルス信号のイネーブル区間の間に所定周期の第２パルス信号を生成するオシレータと、
    前記第２パルス信号に応答してカウンティング動作を行って少なくとも一つの温度信号を生成するカウンタと、
    を備えることを特徴とする温度センサー。
  2. 前記基準電圧は、温度が上昇するほどレベルが減少する温度特性を持つことを特徴とする請求項１に記載の温度センサー。
  3. 前記第１パルス信号のイネーブル区間幅は、前記基準電圧のレベルが減少するほど増加することを特徴とする請求項２に記載の温度センサー。
  4. 既設定された区間の間にイネーブルされる周期信号であるイネーブル信号を生成するイネーブル信号生成部をさらに備えることを特徴とする請求項１に記載の温度センサー。
  5. 前記パルス信号生成部は、
    前記基準電圧に応答して駆動力の調節される少なくとも一つのバッファーで構成され、
    前記イネーブル信号を所定区間遅延させる遅延部と、
    前記イネーブル信号及び前記遅延部の出力信号を受信して論理演算し、前記第１パルス信号を生成する論理部と、
    を備えることを特徴とする請求項４に記載の温度センサー。
  6. 前記バッファーは、
    電源電圧と出力ノードとの間に連結され、入力ノードの信号に応答して出力ノードをプルアップ駆動するプルアップ素子と、
    前記出力ノードと接地端との間に連結され、前記入力ノードの信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、
    前記出力ノードと接地端との間に前記プルダウン素子と直列に連結され、前記基準電圧に応答して前記プルダウン素子の駆動能力を調節する駆動調節素子と、
    を備えることを特徴とする請求項５に記載の温度センサー。
  7. 前記プルアップ素子は、ＰＭＯＳトランジスタであり、前記プルダウン素子及び前記駆動調節素子は、ＮＭＯＳトランジスタであることを特徴とする請求項６に記載の温度センサー。
  8. 前記オシレータは、
    前記第１パルス信号と出力ノードの信号を受信して論理演算を行う論理部と、
    前記論理部の出力信号を所定区間遅延させる遅延部と、
    を備えることを特徴とする請求項１に記載の温度センサー。
  9. 前記論理部は、否定論理積演算を行うことを特徴とする請求項８に記載の温度センサー。
  10. 前記遅延部は、インバータチェーンであることを特徴とする請求項８に記載の温度センサー。
  11. 前記カウンタは、前記第２パルス信号のパルス数によって順次にカウンティングされる温度信号を生成することを特徴とする請求項１に記載の温度センサー。
  12. 前記カウンタは、前記第２パルス信号に応答して動作する直列連結された第１及び第２フリップフロップを備え、
    前記第１フリップフロップは、前記第２フリップフロップの出力信号を反転させて受信することを特徴とする請求項１に記載の温度センサー。
  13. 前記カウンタは、
    前記イネーブル信号に応答して前記第１及び第２フリップフロップの出力信号を伝達する伝達部と、
    前記伝達部の出力信号をラッチするラッチと、
    を備えることを特徴とする請求項１２に記載の温度センサー。
  14. 前記イネーブル信号に応答して駆動され、バンドギャップ（ｂａｎｄｇａｐ）を用いて前記基準電圧を生成する基準電圧生成部をさらに備えることを特徴とする請求項４に記載の温度センサー。
  15. 前記基準電圧生成部は、前記イネーブル信号に応答して駆動電圧が供給されることを特徴とする請求項１４に記載の温度センサー。
  16. 前記温度信号は、デジタルコードからなることを特徴とする請求項１に記載の温度センサー。
  17. 温度によってイネーブル区間幅が調節されるパルス信号を生成し、前記パルス信号のイネーブル区間幅によってカウンティングされる温度信号を生成する温度センサーと、
    前記温度信号を受信して内部温度に関する温度情報を抽出し、抽出された温度情報を用いて温度制御動作を行う温度制御部と、
    を備えることを特徴とする半導体メモリ装置。
  18. 前記温度制御部は、前記温度情報によってリフレッシュ周期を制御する温度制御動作を行うことを特徴とする請求項１７に記載の半導体メモリ装置。
  19. 前記温度制御部は、前記温度情報によって内部電圧のレベルを制御する温度制御動作を行うことを特徴とする請求項１８に記載の半導体メモリ装置。
  20. 前記温度センサーは、
    温度特性を持つ基準電圧によってイネーブル区間幅が調節される第１パルス信号を生成するパルス信号生成部と、
    前記第１パルス信号のイネーブル区間の間に所定周期の第２パルス信号を生成するオシレータと、
    前記第２パルス信号に応答してカウンティング動作を行って少なくとも一つの温度信号を生成するカウンタと、
    を備えることを特徴とする請求項１７に記載の半導体メモリ装置。
  21. 前記基準電圧は、温度が上昇するほどレベルが減少する温度特性を持つことを特徴とする請求項２０に記載の半導体メモリ装置。
  22. 前記第１パルス信号のイネーブル区間幅は、前記基準電圧のレベルが減少するほど増加することを特徴とする請求項２１に記載の半導体メモリ装置。
  23. 既設定された区間の間にイネーブルされる周期信号であるイネーブル信号を生成するイネーブル信号生成部をさらに備えることを特徴とする請求項２０に記載の半導体メモリ装置。
  24. 前記パルス信号生成部は、
    前記基準電圧に応答して駆動力が調節される少なくとも一つのバッファーで構成され、前記イネーブル信号を所定区間遅延させる遅延部と、
    前記イネーブル信号及び前記遅延部の出力信号を受信して論理演算し、前記第１パルス信号を生成する論理部と、
    を備えることを特徴とする請求項２３に記載の半導体メモリ装置。
  25. 前記バッファーは、
    電源電圧と出力ノードとの間に連結され、入力ノードの信号に応答して出力ノードをプルアップ駆動するプルアップ素子と、
    前記出力ノードと接地端との間に連結され、前記入力ノードの信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、
    前記出力ノードと接地端との間に前記プルダウン素子と直列に連結され、前記基準電圧に応答して前記プルダウン素子の駆動能力を調節する駆動調節素子と、
    を備えることを特徴とする請求項２４に記載の半導体メモリ装置。
  26. 前記カウンタは、前記第２パルス信号のパルス数によって順次にカウンティングされる温度信号を生成することを特徴とする請求項２０に記載の半導体メモリ装置。
  27. 前記カウンタは、前記第２パルス信号に応答して動作する直列連結された第１及び第２フリップフロップを備え、
    前記第１フリップフロップは、前記第２フリップフロップの出力信号を反転させて受信することを特徴とする請求項２０に記載の半導体メモリ装置。
  28. 前記カウンタは、
    前記イネーブル信号に応答して前記第１及び第２フリップフロップの出力信号を伝達する伝達部と、
    前記伝達部の出力信号をラッチするラッチと、
    を備えることを特徴とする請求項２７に記載の半導体メモリ装置。
  29. 前記イネーブル信号に応答して駆動され、バンドギャップ（ｂａｎｄｇａｐ）を用いて前記基準電圧を生成する基準電圧生成部をさらに備えることを特徴とする請求項２３に記載の半導体メモリ装置。
  30. 前記基準電圧生成部は、前記イネーブル信号に応答して駆動電圧が供給されることを特徴とする請求項２９に記載の半導体メモリ装置。
  31. 前記温度信号は、デジタルコードからなることを特徴とする請求項１７に記載の半導体メモリ装置。
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