KR100968150B1 - 클럭제어회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

클럭제어회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 액티브 모드 중 특정상태에서 디스에이블되는 제어신호를 생성하는 제어신호 생성부; 및 상기 제어신호에 응답하여 외부클럭을 전달하는 클럭전달부를 포함하는 클럭제어회로를 제공한다.
Figure R1020080039587
NOP 상태, 내부클럭, 클럭인에이블 신호

Description

클럭제어회로 및 이를 이용한 반도체 메모리 장치{Clock Control Circuit and Semiconductor Memory Device using the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 불필요한 전류소모를 절감할 수 있도록 하는 클럭제어회로에 관한 것이다.
통상적으로 반도체 메모리 장치는 외부클럭을 입력받아 내부클럭을 생성하고, 내부클럭을 통해 반도체 메모리 장치 내부에 포함된 다양한 버퍼들을 동작시킨다.
도 1에 도시된 바와 같이, 종래기술의 반도체 메모리 장치는 외부클럭(CLK)을 입력받아 소정 지연구간만큼 지연시켜 제1 내부클럭(ICLK1)을 생성하는 제1 지연부(100)와, 외부클럭(CLK)을 입력받아 소정 지연구간만큼 지연시켜 제2 내부클럭(ICLK2)을 생성하는 제2 지연부(101)와, 외부클럭(CLK)을 입력받아 소정 지연구간만큼 지연시켜 제3 내부클럭(ICLK3)을 생성하는 제3 지연부(102)와, 외부클럭(CLK)을 입력받아 소정 지연구간만큼 지연시켜 제4 내부클럭(ICLK3)을 생성하는 제4 지연부(103)로 구성된다.
제1 지연부(100)를 통해 생성된 제1 내부클럭(ICLK1)은 어드레스 버퍼(104)의 동작 제어에 사용되고, 제2 지연부(101)를 통해 생성된 제2 내부클럭(ICLK2)은 커맨드 버퍼(105)의 동작 제어에 사용되며, 제3 지연부(102)를 통해 생성된 제3 내부클럭(ICLK3)은 데이터 입력 버퍼(106)의 동작 제어에 사용되고, 제4 지연부(103)를 통해 생성된 제4 내부클럭(ICLK3)은 데이터 출력 버퍼(107)의 동작 제어에 사용된다.
이와 같은 구성의 반도체 메모리 장치는 파워 다운 모드(power down Mode) 또는 리프레쉬 모드(refresh mode)에 진입하면 어드레스 버퍼(104), 커맨드 버퍼(105), 데이터 입력 버퍼(106) 및 데이터 출력 버퍼(107)의 동작을 중단시켜 전류 소모 절감하기 위해 제1 내지 제4 지연부(100-103)에서 생성되는 제1 내지 제4 내부클럭(ICLK1-ICLK4)을 디스에이블시키고 있다.
한편, 액티브 모드(active mode) 중에는 반도체 메모리 장치의 내부회로가 아무런 동작을 수행하지 않는 NOP(Non OPeration) 상태가 있다. NOP(Non OPeration) 상태에서는 반도체 메모리 장치의 내부회로가 동작하지 않으므로, 어드레스 버퍼(104), 커맨드 버퍼(105), 데이터 입력 버퍼(106) 및 데이터 출력 버퍼(107)가 동작하지 않아도 된다. 그런데, 액티브 모드(active mode)에 진입하면 제1 내지 제4 내부클럭(ICLK1-ICLK4)은 외부클럭(CLK)에 동기되어 항상 토글링(toggling)되므로, 불필요한 전류소모가 발생되는 문제가 있다.
본 발명은 액티브 모드 중 NOP 상태에 진입하는 경우 내부클럭의 토글링을 중단시켜 불필요한 전류소모를 절감할 수 있도록 하는 클럭제어회로 및 이를 이용한 반도체 메모리 장치를 개시한다.
이를 위해 본 발명은 액티브 모드 중 특정상태에서 디스에이블되는 제어신호를 생성하는 제어신호 생성부; 및 상기 제어신호에 응답하여 외부클럭을 전달하는 클럭전달부를 포함하는 클럭제어회로를 제공한다.
본 발명에서, 상기 제어신호 생성부는 제1 내지 제4 커맨드 신호가 디스에이블되는 경우 디스에이블되는 상기 제어신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제어신호 생성부는 상기 제1 내지 제3 커맨드신호를 입력받아 논리연산을 수행하는 논리소자; 제4 커맨드신호를 버퍼링하는 버퍼; 및 상기 논리소자의 출력신호 및 상기 버퍼의 출력신호를 입력받아 논리연산을 수행하여 상기 제어신호를 생성하는 제1 논리부를 포함한다.
본 발명에서, 상기 논리소자는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 버퍼는 상기 제4 커맨드신호 및 파워업 신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함한다.
본 발명에서, 상기 제2 논리부는 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제1 논리부는 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제1 커맨드 신호는 컬럼어드레스 스트로브 신호이고, 상 기 제2 커맨드 신호는 로우어드레스 스트로브 신호이며, 상기 제3 커맨드 신호는 라이트 인에이블신호이고, 상기 제4 커맨드 신호는 버스트 랭쓰 신호인 것이 바람직하다.
본 발명에서, 상기 클럭전달부는 상기 제어신호에 응답하여 상기 외부클럭을 출력노드로 전달하는 전달소자; 및 상기 제어신호에 응답하여 상기 출력노드를 구동하는 구동소자를 포함한다.
본 발명에서, 상기 전달소자는 상기 제어신호가 인에이블될 때 구동되는 인버터인 것이 바람직하다.
본 발명에서, 상기 구동소자는 상기 출력노드와 접지전압 사이에 연결되어, 상기 제어신호에 응답하여 상기 출력노드를 풀다운 구동하는 MOS 트랜지스터인 것이 바람직하다.
또한, 본 발명은 액티브 모드 중 특정상태에서 외부클럭을 출력하는 클럭제어회로; 상기 외부클럭을 입력받아 다수의 내부클럭을 생성하는 다수의 지연부; 및 상기 내부클럭들에 응답하여 동작이 제어되는 다수의 버퍼부를 포함하는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 클럭제어회로를 포함한 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 액티브 모드 중 NOP 상태에서 인에이블된 외부클럭(CLK)을 출력하는 클럭제어회로(200)와, 외부클럭(CLK)을 입력받아 각각 제1 내지 제4 내부클럭(ICLK1-ICLK4)을 생성하는 제1 내지 제4 지연부(202-205)와, 제1 내부클럭(ICLK1)에 응답하여 동작이 제어되는 어드레스 버퍼(206)와, 제2 내부클럭(ICLK2)에 응답하여 동작이 제어되는 커맨드 버퍼(207)와, 제3 내부클럭(ICLK3)에 응답하여 동작이 제어되는 데이터 입력 버퍼(208)와, 제4 내부클럭(ICLK3)에 응답하여 동작이 제어되는 데이터 출력 버퍼(209)로 구성된다.
클럭제어회로(200)는 액티브 모드 중 NOP 상태에서 디스에이블되는 클럭인에이블 신호(CLK_EN)를 생성하는 제어신호 생성부(20) 및 클럭인에이블 신호(CLK_EN)에 응답하여 외부클럭(CLK)을 전달하는 클럭전달부(25)로 구성된다.
제어신호 생성부(20)는 도 3에 도시된 바와 같이, 컬럼어드레스 스트로브 신호(CASB), 로우어드레스 스트로브 신호(RASB) 및 라이트 인에이블신호(WEB)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND20)와, 버스트 랭쓰 신호(BST)와 파워업 신호(PWRUP)를 입력받아 논리합 연산을 수행하는 제1 논리부(21)와, 낸드게이트(ND20)의 출력신호와 제1 논리부(21)의 출력신호를 입력받아 논리합 연산을 수행하여 클럭인에이블 신호(CLK_EN)를 생성하는 제2 논리부(22)로 구성된다. 여기서, 컬럼어드레스 스트로브 신호(CASB)는 컬럼어드레스(column address)를 스트로 빙하기 위한 신호이고, 로우어드레스 스트로브 신호(RASB)는 로우어드레스(row address)를 스트로빙하기 위한 신호이며, 라이트 인에이블신호(WEB)는 라이트 동작을 위해 인에이블되는 신호이다. 또한, 버스트 랭쓰 신호(BST)는 리드 또는 라이트 동작에서 한번의 명령으로 다수의 데이터를 동시에 입출력시키기 위해 인에이블되는 신호이다. 파워업 신호(PWRUP)는 반도체 메모리 장치의 동작 초기(파워업 구간)에서 레벨이 상승하여 하이레벨이 된후 파워업 구간 종료 후 로우레벨로 천이하는 신호이다. 일반적으로, 파워업 구간이 종료된 후 액티브 모드에 진입하므로 액티브 모드에서 파워업 신호(PWRUP)는 로우레벨이다.
클럭전달부(25)는 도 4에 도시된 바와 같이, 클럭인에이블 신호(CLK_EN)를 입력받아 반전시키는 인버터(IV24)와, 인버터(IV24)의 출력신호를 반전시키는 인버터(IV25)와, 외부클럭(CLK)을 반전시키는 인버터(IV22)와, 인버터(IV24) 및 인버터(IV25)의 출력신호에 응답하여 인버터(IV22)을 출력신호를 반전시켜 출력단(OUT)으로 전달하는 인버터(IV23)와, 인버터(IV24)의 출력신호에 응답하여 출력단(OUT)을 풀다운 구동하는 NMOS 트랜지스터(N20)로 구성된다.
이와 같이 구성된 반도체 메모리 장치의 동작을 도 2 내지 도 5를 참고하여 설명하면 다음과 같다.
액티브 모드에 진입한 후 컬럼어드레스 스트로브 신호(CASB), 로우어드레스 스트로브 신호(RASB) 및 라이트 인에이블신호(WEB)가 하이레벨로 디스에이블되면 반도체 메모리 장치는 반도체 메모리 장치의 내부회로가 동작하지 않는 NOP 상태 가 되었음을 의미한다. 다만, 컬럼어드레스 스트로브 신호(CASB), 로우어드레스 스 트로브 신호(RASB) 및 라이트 인에이블신호(WEB)가 하이레벨인 상태라 해도 버스트 랭쓰 신호(BST)가 하이레벨인 경우 리드 또는 라이트 동작을 위해 버스트 랭쓰(Burst Length)에 따라 데이터가 입출력 동작이 발생하므로 NOP 상태가 아니다.
따라서, 반도체 메모리 장치가 액티브 모드에서 NOP 상태에 진입하기 위해서는 컬럼어드레스 스트로브 신호(CASB), 로우어드레스 스트로브 신호(RASB) 및 라이트 인에이블신호(WEB)가 하이레벨로 디스에이블되고, 버스트 랭쓰 신호(BST)가 로우레벨로 디스에이블되어야 한다.
이와 같은 NOP 상태에서 도 3에 도시된 제어신호 생성부(20)는 로우레벨로 디스에이블된 클럭인에이블 신호(CLK_EN)를 생성한다. 좀 더 구체적으로, 하이레벨의 컬럼어드레스 스트로브 신호(CASB), 로우어드레스 스트로브 신호(RASB) 및 라이트 인에이블신호(WEB)를 입력받는 낸드게이트(ND20)는 로우레벨을 출력하고, 로우레벨의 버스트 랭쓰 신호(BST) 및 파워업 신호를 입력받는 제1 논리부(21) 또한 로우레벨을 출력한다. 따라서, 제2 논리부(22)에서 출력되는 클럭인에이블 신호(CLK_EN)는 로우레벨로 디스에이블된다.
또한, NOP 상태에서 도 4에 도시된 클럭전달부(25)는 외부클럭(CLK)이 전달되는 것을 차단한다. 좀 더 구체적으로, 로우레벨의 클럭인에이블 신호(CLK_EN)가 입력되면 인버터(IV24)의 출력신호는 하이레벨이 되고, 인버터(IV25)의 출력신호는 로우레벨이 되므로 인버터(IV23)의 구동은 중단되고, NMOS 트랜지스터(N20)는 턴온되어 출력단(OUT)은 접지전압(VSS) 레벨로 풀다운 구동된다.
이와 같이, NOP 상태에서는 외부클럭(CLK)이 출력단(OUT)을 통해 출력되지 않으므로 제1 내지 제4 지연부(202-205)에서 생성되는 제1 내지 제4 내부클럭(ICLK1-ICLK4)은 토글링되지 않고, 이에 따라 어드레스 버퍼(206), 커맨드 버퍼(207), 데이터 입력 버퍼(208) 및 데이터 출력 버퍼(209)의 동작은 중단되어 NOP 상태에서의 전류소모를 절감할 수 있다.
이상 설명한 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 액티브 모드에 진입한 후 NOP 상태가 되면 외부클럭(CLK)이 제1 내지 제4 지연부(202-205)에 입력되는 것을 차단하여 제1 내지 제4 내부클럭(ICLK1-ICLK4)이 토글링되지 않도록하여 전류소모를 절감하고 있다.
이와 같은 본 실시예에 따른 반도체 메모리 장치의 전류소모 절감 효과는 도 5를 참고하여 확인할 수 있다.
도 5에 도시된 바와 같이, 액티브 모드에 진입한 후 컬럼어드레스 스트로브 신호(CASB), 로우어드레스 스트로브 신호(RASB) 및 라이트 인에이블신호(WEB)가 하이레벨로 디스에이블되고, 버스트 랭쓰 신호(BST)가 로우레벨인 구간(A, C, E, G)에서는 반도체 메모리 장치의 내부회로가 동작하지 않는 NOP 상태가 된다. NOP 상태에서는 클럭인에이블 신호(CLK_EN)가 로우레벨이 되어 제1 내지 제4 내부클럭(ICLK1-ICLK4)이 토글링되지 않으므로 불필요한 전류가 소모되지 않는다.
한편, 액티브 모드에서 리드 또는 라이트 동작을 위해 컬럼어드레스 스트로브 신호(CASB), 로우어드레스 스트로브 신호(RASB) 및 라이트 인에이블신호(WEB) 가 로우레벨로 인에이블되는 구간(B, F) 또는 리드 또는 라이트 동작을 위한 데이터 입출력을 위해 버스트 랭쓰 신호(BST)가 하이레벨로 인에이블되는 구간(D)에서 는 클럭인에이블 신호(CLK_EN)가 하이레벨이 되어 제1 내지 제4 내부클럭(ICLK1-ICLK4)이 토글링된다. 따라서, 토글링되는 제1 내지 제4 내부클럭(ICLK1-ICLK4)을 입력받는 어드레스 버퍼(206), 커맨드 버퍼(207), 데이터 입력 버퍼(208) 및 데이터 출력 버퍼(209)는 동작하게 된다.
도 1은 종래기술에 따라 내부클럭을 생성하여 반도체 메모리 장치 내부의 버퍼를 제어하는 모습을 도시한 블럭도이다.
도 2는 본 발명의 일실시예에 따른 클럭제어회로를 포함한 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 클럭제어회로에 포함된 제어신호 생성부의 회로도이다.
도 4는 도 2에 도시된 클럭제어회로에 포함된 클럭전달부의 회로도이다.
도 5는 도 2에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
200: 클럭제어회로 20: 제어신호 생성부
25: 클럭전달부 202-205: 제1 내지 제4 지연부
206: 어드레스 버퍼 207: 커맨드 버퍼
208: 데이터 입력 버퍼 209: 데이터 출력 버퍼

Claims (21)

  1. 액티브 모드에서 리드 또는 라이트 동작 수행을 위한 데이터 입출력 동작이 종료되어 버스트 랭쓰 신호가 디스에이블된 상태에서, 제1 내지 제3 커맨드 신호가 디스에이블되는 경우 디스에이블되는 제어신호를 생성하는 제어신호 생성부; 및
    상기 제어신호에 응답하여 외부클럭을 전달하는 클럭전달부를 포함하는 클럭제어회로.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제어신호 생성부는
    상기 제1 내지 제3 커맨드신호를 입력받아 논리연산을 수행하는 논리소자;
    상기 버스트 랭쓰 신호를 버퍼링하는 버퍼; 및
    상기 논리소자의 출력신호 및 상기 버퍼의 출력신호를 입력받아 논리연산을 수행하여 상기 제어신호를 생성하는 제1 논리부를 포함하는 클럭제어회로.
  4. 제 3 항에 있어서, 상기 논리소자는 부정논리곱 연산을 수행하는 클럭제어회 로.
  5. 제 3 항에 있어서, 상기 버퍼는 상기 버스트 랭쓰 신호 및 파워업 신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함하는 클럭제어회로.
  6. 제 5 항에 있어서, 상기 제2 논리부는 논리합 연산을 수행하는 클럭제어회로.
  7. 제 3 항에 있어서, 상기 제1 논리부는 논리합 연산을 수행하는 클럭제어회로.
  8. 제 3 항에 있어서, 상기 제1 커맨드 신호는 컬럼어드레스 스트로브 신호이고, 상기 제2 커맨드 신호는 로우어드레스 스트로브 신호이며, 상기 제3 커맨드 신호는 라이트 인에이블신호인 클럭제어회로.
  9. 제 1 항에 있어서, 상기 클럭전달부는
    상기 제어신호에 응답하여 상기 외부클럭을 출력노드로 전달하는 전달소자; 및
    상기 제어신호에 응답하여 상기 출력노드를 구동하는 구동소자를 포함하는 클럭제어회로.
  10. 제 9 항에 있어서, 상기 전달소자는 상기 제어신호가 인에이블될 때 구동되는 인버터인 클럭제어회로.
  11. 제 9 항에 있어서, 상기 구동소자는 상기 출력노드와 접지전압 사이에 연결되어, 상기 제어신호에 응답하여 상기 출력노드를 풀다운 구동하는 MOS 트랜지스터인 클럭제어회로.
  12. 액티브 모드에서 리드 또는 라이트 동작 수행을 위한 데이터 입출력 동작이 종료되어 버스트 랭쓰 신호가 디스에이블된 상태에서, 제1 내지 제3 커맨드 신호가 디스에이블되는 경우 디스에이블되는 제어신호에 응답하여 외부클럭을 전달하는 클럭전달부를 포함하는 클럭제어회로;
    상기 외부클럭을 입력받아 다수의 내부클럭을 생성하는 다수의 지연부; 및
    상기 내부클럭들에 응답하여 동작이 제어되는 다수의 버퍼부를 포함하는 반도체 메모리 장치.
  13. 삭제
  14. 삭제
  15. 제 12 항에 있어서, 상기 제어신호 생성부는
    상기 제1 내지 제3 커맨드신호를 입력받아 논리연산을 수행하는 논리소자;
    상기 버스트 랭쓰 신호를 버퍼링하는 버퍼; 및
    상기 논리소자의 출력신호 및 상기 버퍼의 출력신호를 입력받아 논리연산을 수행하여 상기 제어신호를 생성하는 제1 논리부를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 버퍼는 상기 버스트 랭쓰 신호 및 파워업 신호를 입력받아 논리연산을 수행하는 제2 논리부를 포함하는 반도체 메모리 장치.
  17. 제 15 항에 있어서, 상기 제1 커맨드 신호는 컬럼어드레스 스트로브 신호이고, 상기 제2 커맨드 신호는 로우어드레스 스트로브 신호이며, 상기 제3 커맨드 신호는 라이트 인에이블신호인 반도체 메모리 장치.
  18. 제 12 항에 있어서, 상기 클럭전달부는
    상기 제어신호에 응답하여 상기 외부클럭을 출력노드로 전달하는 전달소자; 및
    상기 제어신호에 응답하여 상기 출력노드를 구동하는 구동소자를 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 전달소자는 상기 제어신호가 인에이블될 때 구동되는 인버터인 반도체 메모리 장치.
  20. 제 18 항에 있어서, 상기 구동소자는 상기 출력노드와 접지전압 사이에 연결되어, 상기 제어신호에 응답하여 상기 출력노드를 풀다운 구동하는 MOS 트랜지스터인 반도체 메모리 장치.
  21. 제 12 항에 있어서, 상기 버퍼부는 어드레스 버퍼, 커맨드 버퍼, 데이터 입력 버퍼 및 데이터 출력버퍼를 포함하는 반도체 메모리 장치.
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