KR101046997B1 - 데이터 입력회로 - Google Patents

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Abstract

본 발명은 제1 클럭신호에 응답하여, 내부 라이트 커맨드를 소정 구간 지연시켜 센스앰프 인에이블신호를 생성하는 센싱제어부와, 상기 센스앰프 인에이블신호에 응답하여, 얼라인 데이터를 센싱하여 글로벌라인으로 전달하는 데이터 센싱부를 포함하되, 상기 센스앰프 인에이블신호는 상기 데이터 센싱부에 상기 얼라인 데이터가 입력되는 시점에 인에이블되는 데이터 입력회로를 제공한다.
Figure R1020090011597
글로벌라인, 클럭신호, 얼라인, 라이트 커맨드, 센스앰프

Description

데이터 입력회로{DATA INPUT CIRCUIT}
본 발명은 반도체 메모리 장치의 데이터 입력회로에 관한 것으로, 보다 구체적으로, 라이트 동작 속도를 빠르게 하여 tWTR을 확보할 수 있도록 한 데이터 입력회로에 관한 것이다.
최근, 반도체 메모리 장치는 기술의 발달에 따라 고집적화, 고속화가 지속적으로 이루어지고 있으며, 대형 가전제품에서부터 소형 모바일 제품에 이르기까지 다양한 제품에 탑재되어 사용되고 있다.
이러한 반도체 메모리 장치의 데이터 처리속도를 높이기 위해 SDR(Single Data Rate), DDR(Double Data Rate), DDR2방식 등이 개발되었으며, 이와 함께 클럭신호의 주기도 점차 짧아지고 있다. 또한, 내부회로들의 동작 속도를 높이기 위한 제어방법들이 지속적으로 연구되고 있다.
도1은 일반적인 반도체 메모리 장치의 데이터 입력회로의 구성을 도시한 블럭도이다.
데이터 입력회로는 도1에 도시된 바와 같이, 센스앰프 인에이블신호 생성부(500) 및 데이터 센싱부(600)로 구성된다.
센스앰프 인에이블신호 생성부(500)는 클럭신호(CLK) 및 제1 내지 제4 커맨드신호(CMD<1:4>)를 입력받아 센스앰프 인에이블신호(SAEN)를 생성한다. 좀 더 구체적으로, 센스앰프 인에이블신호 생성부(500)는 제1 내지 제4 커맨드신호(CMD<1:4>)를 입력받아 라이트 커맨드를 생성하고, 이 라이트 커맨드를 라이트 레이턴시(Write Latency: WL)와 클럭신호(CLK)의 3주기만큼 지연시켜 센스앰프 인에이블신호(SAEN)를 생성한다. 여기서, 라이트 레이턴시(WL)는 라이트 커맨드 입력 후 실제로 외부 데이터가 데이터 패드로 입력될 때까지의 지연시간을 가리킨다.
한편, 데이터 센싱부(600)는 제1 내지 제4 얼라인 데이터(ADIN<1:4>)를 제1 내지 제4 센스앰프 선택신호(SASEL<1:4>)에 따라 멀티플렉싱(multiplexing)하고, 센스앰프 인에이블신호(SAEN)에 응답하여 센싱하여 제1 내지 제4 글로벌라인(GIO1∼GIO4)으로 전달한다. 여기서, 제1 내지 제4 얼라인 데이터(ADIN<1:4>)는 외부로부터 입력되는 데이터를 데이터 스트로브신호에 동기하여 얼라인된 데이터이다. 외부의 데이터는 데이터 스트로브신호의 라이징에지와 폴링에지에 각각 동기하여 입력되기 때문에 버스트 랭쓰(Burst Length: BL)가 4일 때 데이터 스트로브신호의 두번째 폴링에지에 동기하여 4개의 데이터가 얼라인된다. 즉, 데이터의 얼라인에는 클럭신호(CLK)의 1.5주기가 소요된다.
한편, 데이터 스트로브신호는 라이트 레이턴시(WL)와 tDQSS(CLK to first rising edge of DQS) 이후 토글링된다. tDQSS는 라이트 커맨드가 입력되는 클럭신호의 라이징에지로부터 데이터 스트로브신호의 첫번째 라이징에지까지의 지연시간이다. 이는 반도체 메모리 장치 내에서 클럭신호(CLK)를 전달하는 라인과 데이터 스트로브신호를 전달하는 라인의 길이가 정확히 일치하지 않아서 발생되는 지연시간 차이를 보상하기 위한 것이다. 보통, 클럭신호(CLK)의 0.75 내지 1.25주기 사이에서 설정된다.
만일, 라이트 레이턴시(WL)가 1이고, 버스트 랭쓰(Burst Length: BL)가 4이며, tDQSS가 최대값인 클럭신호(CLK)의 1.25주기인 경우 외부 데이터가 데이터 스트로브신호에 동기하여 얼라인될 때까지 클럭신호(CLK)의 3.75주기가 소요된다. 그런데, 데이터 센싱부(600)는 외부 데이터가 데이터 스트로브신호에 동기하여 얼라인된 후 제1 내지 제4 얼라인 데이터(ADIN<1:4>)를 센싱하여 제1 내지 제4 글로벌라인(GIO1∼GIO4)로 전달할 수 있으므로, 데이터 센싱부(600)를 동작시키기 위한 센스앰프 인에이블신호(SAEN)는 외부 데이터가 얼라인된 후 인에이블되어야 한다. 따라서, 이러한 시간 마진을 확보하기 위해 센스앰프 인에이블신호(SAEN)는 라이트 커맨드가 입력되고, 라이트 레이턴시(WL) 및 클럭신호(CLK)의 3주기 후 인에이블된다.
한편, 최근 반도체 메모리 장치의 동작 속도를 높이기 위해 라이트 동작 후 리드 커맨드가 입력되는 시점을 앞당겨 tWTR(internal Write To Read command Delay)를 줄이는 경향이 있다. tWTR은 라이트 동작 후 리드 커맨드가 입력되기 전까지의 지연 구간으로서, 라이트 동작시 해당 셀에 데이터가 충분히 저장된 후 리드 동작이 시작될 수 있도록 확보되는 구간이다. 즉, 리드 커맨드의 입력 시점을 앞당겨 tWTR을 줄일 경우 반도체 메모리 장치의 동작 속도를 높일 수는 있으나 셀에 충분한 전하량이 저장되지 못한 상태에서 리드 동작이 시작될 수 있어 데이터 손실을 유발할 수 있다.
따라서, 반도체 메모리 장치의 동작 속도를 높이면서도 tWTR을 충분히 확보할 수 있는 방법들이 요구되고 있다.
따라서, 본 발명은 라이트 커맨드 입력 후 외부에서 입력된 데이터를 센싱하여 글로벌라인으로 전달하는 시점을 앞당김으로써, 라이트 동작 구간을 단축시켜 tWTR을 더 확보할 수 있도록 한 데이터 입력회로를 개시한다.
이를 위해 본 발명은 제1 클럭신호에 응답하여, 내부 라이트 커맨드를 소정 구간 지연시켜 센스앰프 인에이블신호를 생성하는 센싱제어부와, 상기 센스앰프 인에이블신호에 응답하여, 얼라인 데이터를 센싱하여 글로벌라인으로 전달하는 데이터 센싱부를 포함하되, 상기 센스앰프 인에이블신호는 상기 데이터 센싱부에 상기 얼라인 데이터가 입력되는 시점에 인에이블되는 데이터 입력회로를 제공한다.
본 발명에서, 라이트 커맨드를 생성하고, 라이트 레이턴시(WL)만큼 지연시켜 상기 내부 라이트 커맨드로 출력하는 라이트 커맨드 생성부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 라이트 커맨드 생성부는 커맨드신호를 입력받아 상기 라이트 커맨드를 생성하는 커맨드 디코더와, 상기 라이트 커맨드를 라이트 레이턴시(WL)에 따라 지연시켜 내부 라이트 커맨드로 출력하는 제1 지연부를 포함한다.
본 발명에서, 상기 제1 지연부는 상기 라이트 커맨드를 상기 제1 클럭신호에 응답하여 순차적으로 쉬프트시켜 제1 지연신호 및 제2 지연신호를 생성하는 제1 쉬프트 레지스터와, 상기 라이트 레이턴시에 따라 상기 제1 지연신호 및 제2 지연신호 중 어느 하나를 선택적으로 내부 라이트 커맨드로 전달하는 선택제어부를 포함한다.
본 발명에서, 상기 선택제어부는 상기 라이트 레이턴시에 따라 턴-온되어 상기 제1 지연신호를 상기 내부 라이트 커맨드로서 전달하는 제1 전달게이트와, 상기 라이트 레이턴시에 따라 턴-온되어 상기 제2 지연신호를 상기 내부 라이트 커맨드로서 전달하는 제2 전달게이트를 포함한다.
본 발명에서, 상기 제1 전달게이트 및 제2 전달게이트는 상기 라이트 레이턴시에 따라 선택적으로 턴-온되는 것이 바람직하다.
본 발명에서, 상기 센싱제어부는 상기 제1 클럭신호를 입력받아 상기 제1 클럭신호와 다른 주기를 갖는 제2 클럭신호를 생성하는 주기신호 생성부와, 상기 제1 클럭신호 및 제2 클럭신호에 응답하여 상기 라이트 커맨드를 기설정된 지연구간만큼 지연시켜 상기 센스앰프 인에이블신호로 전달하는 제2 지연부를 포함한다.
본 발명에서, 상기 제2 클럭신호의 주기는 상기 제1 클럭신호의 반 주기인 것이 바람직하다.
본 발명에서, 상기 지연구간은 상기 제1 클럭신호 및 제2 클럭신호의 주기를 조합하여 설정되는 것이 바람직하다.
본 발명에서, 상기 주기신호 생성부는 상기 제1 클럭신호를 반전시킨 제1 클럭반전신호를 소정 주기만큼 지연시켜 제1 클럭지연신호를 생성하는 클럭지연부와, 상기 제1 클럭지연신호의 레벨에 따라 인에이블되어 상기 제1 클럭반전신호의 레벨에 따라 노드를 풀업 또는 풀다운 구동하는 제1 구동부와, 상기 제1 클럭지연신호의 레벨에 따라 인에이블되어 상기 제1 클럭반전신호의 레벨에 따라 상기 노드를 풀업 또는 풀다운 구동하는 제2 구동부와, 상기 노드의 신호를 버퍼링하여 제2 클 럭신호를 생성하는 버퍼부를 포함한다.
본 발명에서, 상기 제1 구동부 및 제2 구동부는 상기 제1 클럭지연신호의 레벨에 따라 선택적으로 인에이블되는 것이 바람직하다.
본 발명에서, 상기 제2 지연부는 상기 내부 라이트 커맨드를 상기 제1 클럭신호에 응답하여 쉬프트시켜 제3 지연신호를 생성하는 제2 쉬프트 레지스터와, 상기 제3 지연신호를 입력받아 상기 제1 클럭신호에 응답하여 전달하는 제1 전달부와, 상기 제2 클럭신호에 응답하여, 상기 제1 전달부의 출력신호를 버퍼링하여 상기 센스앰프 인에이블신호로 전달하는 제2 전달부를 포함한다.
본 발명에서, 외부 데이터를 데이터 스트로브신호에 동기하여 얼라인하여 상기 얼라인 데이터를 출력하는 데이터 얼라인부를 더 포함한다.
본 발명에서, 상기 데이터 센싱부는 다수의 얼라인 데이터를 입력받아 센스앰프 선택신호에 따라 멀티플렉싱(multiplexing)하는 데이터 멀티플렉서와, 상기 센스앰프 인에이블신호에 응답하여, 상기 데이터 멀티플렉서에서 전달되는 얼라인 데이터를 센싱하여 상기 글로벌라인으로 전달하는 센스앰프부를 포함한다.
본 발명에서, 상기 얼라인 데이터는 상기 센스앰프 선택신호에 따라 상기 센스앰프부에 포함되는 제1 내지 제4 센스앰프에 각각 할당되는 것이 바람직하다.
또한, 본 발명은 제1 클럭신호를 입력받아 상기 제1 클럭신호와 다른 주기를 갖는 제2 클럭신호를 생성하는 주기신호 생성부와, 상기 제1 클럭신호 및 제2 클럭신호에 응답하여 내부 라이트 커맨드를 기설정된 지연구간만큼 지연시켜 상기 센스앰프 인에이블신호로 전달하는 제1 지연부와, 상기 센스앰프 인에이블신호에 응답 하여, 얼라인 데이터를 센싱하여 글로벌라인으로 전달하는 데이터 센싱부를 포함하되, 상기 센스앰프 인에이블신호는 상기 데이터 센싱부에 상기 얼라인 데이터가 입력되는 시점에 인에이블되는 데이터 입력회로를 제공한다.
본 발명에서, 상기 제2 클럭신호의 주기는 상기 제1 클럭신호의 반 주기인 것이 바람직하다.
본 발명에서, 상기 주기신호 생성부는 상기 제1 클럭신호를 반전시킨 제1 클럭반전신호를 소정 주기만큼 지연시켜 제1 클럭지연신호를 생성하는 클럭지연부와, 상기 제1 클럭지연신호의 레벨에 따라 인에이블되어 상기 제1 클럭반전신호의 레벨에 따라 노드를 풀업 또는 풀다운 구동하는 제1 구동부와, 상기 제1 클럭지연신호의 레벨에 따라 인에이블되어 상기 제1 클럭반전신호의 레벨에 따라 상기 노드를 풀업 또는 풀다운 구동하는 제2 구동부와, 상기 노드의 신호를 버퍼링하여 제2 클럭신호를 생성하는 버퍼부를 포함한다.
본 발명에서, 상기 제1 구동부 및 제2 구동부는 상기 제1 클럭지연신호의 레벨에 따라 선택적으로 인에이블되는 것이 바람직하다.
본 발명에서, 상기 지연구간은 상기 제1 클럭신호 및 제2 클럭신호의 주기를 조합하여 설정되는 것이 바람직하다.
본 발명에서, 상기 제1 지연부는 상기 내부 라이트 커맨드를 상기 제1 클럭신호에 응답하여 쉬프트시켜 제3 지연신호를 생성하는 제1 쉬프트 레지스터와, 상기 제3 지연신호를 입력받아 상기 제1 클럭신호에 응답하여 전달하는 제1 전달부와, 상기 제2 클럭신호에 응답하여, 상기 제1 전달부의 출력신호를 버퍼링하여 상 기 센스앰프 인에이블신호로 전달하는 제2 전달부를 포함한다.
본 발명에서, 상기 데이터 센싱부는 다수의 얼라인 데이터를 입력받아 센스앰프 선택신호에 따라 멀티플렉싱(multiplexing)하는 데이터 멀티플렉서와, 상기 센스앰프 인에이블신호에 응답하여, 상기 데이터 멀티플렉서에서 전달되는 얼라인 데이터를 센싱하여 상기 글로벌라인으로 전달하는 센스앰프부를 포함한다.
본 발명에서, 상기 얼라인 데이터는 상기 센스앰프 선택신호에 따라 상기 센스앰프부에 포함되는 제1 내지 제4 센스앰프에 각각 할당되는 것이 바람직하다.
본 발명에서, 라이트 커맨드를 생성하고, 라이트 레이턴시(WL)만큼 지연시켜 상기 내부 라이트 커맨드로 출력하는 라이트 커맨드 생성부를 더 포함한다.
본 발명에서, 상기 라이트 커맨드 생성부는 커맨드신호를 입력받아 상기 라이트 커맨드를 생성하는 커맨드 디코더와, 상기 라이트 커맨드를 라이트 레이턴시(WL)에 따라 지연시켜 내부 라이트 커맨드로 출력하는 제2 지연부를 포함한다.
본 발명에서, 상기 제2 지연부는 상기 라이트 커맨드를 상기 제1 클럭신호에 응답하여 순차적으로 쉬프트시켜 제1 지연신호 및 제2 지연신호를 생성하는 제2 쉬프트 레지스터와, 상기 라이트 레이턴시에 따라 상기 제1 지연신호 및 제2 지연신호 중 어느 하나를 선택적으로 내부 라이트 커맨드로 전달하는 선택제어부를 포함한다.
본 발명에서, 상기 선택제어부는 상기 라이트 레이턴시에 따라 턴-온되어 상기 제1 지연신호를 상기 내부 라이트 커맨드로서 전달하는 제1 전달게이트와, 상기 라이트 레이턴시에 따라 턴-온되어 상기 제2 지연신호를 상기 내부 라이트 커맨드 로서 전달하는 제2 전달게이트를 포함한다.
본 발명에서, 상기 제1 전달게이트 및 제2 전달게이트는 상기 라이트 레이턴시에 따라 선택적으로 턴-온되는 것이 바람직하다.
본 발명에서, 외부 데이터를 데이터 스트로브신호에 동기하여 얼라인하여 상기 얼라인 데이터를 출력하는 데이터 얼라인부를 더 포함한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도2는 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 입력회로의 구성을 도시한 블럭도이다.
데이터 입력회로는 도2에 도시된 바와 같이, 라이트 커맨드 생성부(1), 센싱제어부(2), 데이터 얼라인부(3) 및 데이터 센싱부(4)를 포함하여 구성된다.
라이트 커맨드 생성부(1)는 커맨드 디코더(10) 및 제1 지연부(12)를 포함한다.
커맨드 디코더(10)는 제1 클럭신호(CLK1) 및 제1 내지 제4 커맨드신호(CMD<1:4>)를 입력받아 제1 라이트 커맨드(WCMD1)를 생성한다. 제1 라이트 커맨드(WCMD)는 제1 내지 제4 커맨드신호(CMD<1:4>)가 기설정된 조합인 경우에 하이레벨로 인에이블된다.
제1 지연부(12)는 도3에 도시된 바와 같이, 제1 쉬프트 레지스터(120) 및 선 택제어부(125)를 포함한다.
제1 쉬프트 레지스터(120)는 제1 라이트 커맨드(WCMD1)를 제1 클럭신호(CLK1)에 응답하여 쉬프트시켜 제1 지연신호(DS1) 및 제2 지연신호(DS2)를 생성하며, 제1 클럭신호(CLK1)에 응답하여 선택적으로 턴-온되는 다수의 전달게이트(T1∼T5)와, 전달게이트(T1∼T5)를 통해 전달되는 신호를 래치하는 다수의 래치(121∼124)를 포함하여 구성된다.
선택제어부(125)는 제1 라이트 레이턴시 신호(WL<1>) 또는 제2 라이트 레이턴시 신호(WL<2>)에 따라 제1 지연신호(DS1)와 제2 지연신호(DS2) 중 어느 하나를 선택적으로 제2 라이트 커맨드(WCMD2)로 전달하며, 제1 라이트 레이턴시 신호(WL<1>)에 응답하여 턴-온되어 제1 지연신호(DS1)를 제2 라이트 커맨드(WCMD2)로 전달하는 전달게이트(T6)와, 제2 라이트 레이턴시 신호(WL<2>)에 응답하여 턴-온되어 제2 지연신호(DS2)를 제2 라이트 커맨드(WCMD2)로 전달하는 전달게이트(T7)를 포함하여 구성된다.
여기서, 제1 지연신호(DS1)는 제1 라이트 커맨드(WCMD1)가 제1 클럭신호(CLK1)의 0.5 주기 만큼 지연되고, 제1 클럭신호(CLK1)의 주기만큼 하이 펄스폭을 갖는 신호이고, 제2 지연신호(DS2)는 제1 라이트 커맨드(WCMD1)가 제1 클럭신호(CLK1)의 1.5주기만큼 지연되고, 제1 클럭신호(CLK1)의 주기만큼 하이 펄스폭을 갖는 신호이다.
이와 같이, 제1 지연부(12)는 제1 라이트 커맨드(WCMD1)를 제1 클럭신호(CLK1)의 0.5주기만큼 지연시킨 제1 지연신호(DS1)와 제1 클럭신호(CLK1)의 1.5 주기만큼 지연시킨 제2 지연신호(DS2) 중 어느 하나를 제1 및 제2 라이트 레이턴시 신호(WL<1:2>)에 따라 선택적으로 제2 라이트 커맨드(WCMD2)로 전달한다. 본 발명에서는 라이트 레이턴시가 1로 설정되어 제1 라이트 레이턴시 신호(WL<1>)가 하이레벨로 인에이블되는 것으로 설명하겠다. 따라서, 제1 지연신호(DS1)가 전달게이트(T6)를 통해 제2 라이트 커맨드(WCMD2)로 전달된다.
다음, 센싱제어부(2)는 도2에 도시된 바와 같이, 주기신호 생성부(20) 및 제2 지연부(22)를 포함한다.
주기신호 생성부(20)는 도4에 도시된 바와 같이, 클럭지연부(200), 제1 구동부(202), 제2 구동부(204) 및 버퍼부(206)를 포함하여 구성된다.
클럭지연부(200)는 제1 클럭반전신호(CLK1B)를 0.25주기만큼 지연시켜 제1 클럭지연신호(CLK1D)를 생성한다.
제1 구동부(202)는 제1 클럭지연신호(CLK1D)에 응답하여 턴-온되는 PMOS트랜지스터(P1)와, 제1 클럭지연신호(CLK1D)의 반전신호에 응답하여 턴-온되는 NMOS트랜지스터(N1)와, 제1 클럭신호(CLK1)에 응답하여 선택적으로 턴-온되는 NMOS트랜지스터(N2) 및 PMOS트랜지스터(P2)를 포함하여 구성된다.
제1 구동부(202)의 PMOS트랜지스터(P1) 및 NMOS트랜지스터(N1)는 제1 클럭지연신호(CLK1D)의 폴링에지에 동기하여 턴-온된다. 이때, 제1 클럭반전신호(CLK1B)는 0.25주기 전에 로우레벨로 천이되어 NMOS트랜지스터(N2)가 턴-온된 상태이므로, 노드(nd3)는 풀다운 구동된다. 그러나, 0.25주기 후 제1 클럭반전신호(CLK1B)가 하이레벨로 천이하면 PMOS트랜지스터(P2)가 턴-온되어 노드(nd3)는 풀업 구동된다. 즉, 제1 구동부(202)는 제1 클럭지연신호(CLK1D)의 0.5주기마다 인에이블되며, 이 인에이블 구간에서 0.25주기마다 노드(nd3)를 풀업 또는 풀다운 구동한다.
제2 구동부(204)는 제1 클럭지연신호(CLK1D)에 응답하여 턴-온되는 NMOS트랜지스터(N3)와, 제1 클럭지연신호(CLK1D)의 반전신호에 응답하여 턴-온되는 PMOS트랜지스터(P3)와, 제1 클럭반전신호(CLK1B)에 응답하여 선택적으로 턴-온되는 PMOS트랜지스터(P4) 및 NMOS트랜지스터(N4)를 포함하여 구성된다.
제2 구동부(204)의 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N3)는 제1 클럭지연신호(CLK1D)의 라이징에지에 동기하여 턴-온된다. 이때, 제1 클럭반전신호(CLK1B)는 0.25주기 전에 하이레벨로 천이되어 NMOS트랜지스터(N4)가 턴-온된 상태이므로, 노드(nd3)는 풀다운 구동된다. 그러나, 0.25주기 후 제1 클럭반전신호(CLK1B)가 로우레벨로 천이하면 PMOS트랜지스터(P4)가 턴-온되어 노드(nd3)는 풀업 구동된다. 즉, 제2 구동부(204)는 제1 클럭지연신호(CLK1D)의 0.5주기마다 인에이블되며, 이 인에이블 구간에서 0.25주기마다 노드(nd3)를 풀업 또는 풀다운 구동한다.
이와 같이, 주기신호 생성부(20)의 제1 구동부(202)와 제2 구동부(204)는 제1 클럭지연신호(CLK1D)의 0.5주기마다 교대로 인에이블되며, 각 인에이블 구간에서 제1 클럭지연신호(CLK1D)의 0.25주기마다 노드(nd3)를 풀다운 및 풀업 구동한다. 따라서, 노드(nd3)를 버퍼링하여 생성되는 제2 클럭신호(CLK2)의 주기는 제1 클럭신호(CLK1) 반 주기가 된다.
한편, 제2 지연부(22)는 도5에 도시된 바와 같이, 제2 쉬프트 레지스 터(220), 제1 전달부(226) 및 제2 전달부(227)를 포함한다.
제2 쉬프트 레지스터(220)는 제2 라이트 커맨드(WCMD2)를 제1 클럭신호(CLK1)에 응답하여 쉬프트시켜 제3 지연신호(DS3)를 생성하며, 제1 클럭신호(CLK1)에 응답하여 선택적으로 턴-온되는 다수의 전달게이트(T8∼T12)와, 전달게이트(T8∼T12)를 통해 전달되는 신호를 래치하는 다수의 래치(161∼165)를 포함하여 구성된다. 여기서, 제3 지연신호(DS3)는 제2 라이트 커맨드(WCMD2)가 제1 클럭신호(CLK1)의 2주기만큼 지연된 신호이다.
제1 전달부(226)는 제3 지연신호(DS3) 및 제1 클럭신호(CLK1)를 부정논리합 연산하는 노아게이트(NR1)로 구성된다.
제3 지연신호(DS3)는 제1 클럭신호(CLK1)의 라이징에지에 동기하여 전달게이트(T12)가 턴-온될 때 로우레벨로 천이한다. 이때, 제1 전달부(226)는 하이레벨의 제1 클럭신호(CLK1)에 응답하여 제3 지연신호(DS3)의 전달을 차단하고, 노드(nd4)를 로우레벨로 설정한다. 이후, 제1 클럭신호(CLK1)의 폴링에지에 동기하여 제3 지연신호(DS3)는 노드(nd4)로 전달되어 제1 전달부(226)의 출력신호는 하이레벨이 된다. 즉, 제1 전달부(226)의 출력신호는 제2 라이트 커맨드(WCMD2)가 제1 클럭신호(CLK1)의 2.5주기만큼 지연된 신호이다.
제2 전달부(227)는 제2 클럭신호(CLK2)에 응답하여 턴-온되는 전달게이트(T13)와, 전달게이트(T13)를 통해 전달되는 제1 전달부(226)의 출력신호를 래치하는 래치(228)와, 래치(228)의 출력신호를 반전 버퍼링하여 센스앰프 인에이블신호(SAEN1)를 생성하는 인버터(IV29)를 포함하여 구성된다.
제1 클럭신호(CLK1)가 로우레벨로 천이할 때 제1 전달부(226)의 출력신호는 하이레벨이 되지만 제2 클럭신호(CLK2)는 하이레벨로 천이하므로, 제2 전달부(227)의 전달게이트(T13)는 턴-오프된다. 그러나, 제1 클럭신호(CLK1)가 로우레벨로 천이하고, 제1 클럭신호(CLK1)의 0.25주기만큼 경과하면 제2 클럭신호(CLK2)는 로우레벨로 천이하므로, 전달게이트(T13)가 턴-온되어 제1 전달부(226)의 출력신호는 센스앰프 인에이블신호(SAEN1)로 전달된다. 즉, 센스앰프 인에이블신호(SAEN1)는 제2 라이트 커맨드(WCMD2)가 제1 클럭신호(CLK1)의 2.75주기만큼 지연되어 하이레벨로 인에이블된다.
이와 같이, 제2 지연부(22)는 서로 다른 주기를 갖는 제1 클럭신호(CLK1)와 제2 클럭신호(CLK2)를 이용하여 제1 클럭신호(CLK1)의 2.75주기만큼 지연되어 인에이블되는 센스앰프 인에이블신호(SAEN1)를 생성한다.
데이터 얼라인부(3)는 외부로부터 입력되는 제1 내지 제4 데이터(DQ<1:4>)를 입력받아 데이터 스트로브신호(DQS)에 동기하여 얼라인한다. 버스트 랭쓰(BL)가 4인 경우 제1 내지 제4 데이터(DQ<1>)는 데이터 스트로브신호(DQS)의 라이징에지와 폴링에지에 동기하여 순차적으로 입력되어 데이터 스트로브신호(DQS)의 두번째 폴링에지에 동기하여 얼라인된다.
데이터 센싱부(4)는 도6에 도시된 바와 같이, 데이터 멀티플렉서(40) 및 센스앰프부(42)를 포함한다.
데이터 멀티플렉서(40)는 제1 내지 제4 얼라인 데이터(ADIN<1:4>)를 입력받아 제1 내지 제4 센스앰프 선택신호(SASEL<1:4>)에 따라 멀티플렉싱(multiplexing)한다.
센스앰프부(42)는 제1 내지 제4 센스앰프(420∼423)로 구성되며, 센스앰프 인에이블신호(SAEN1)에 응답하여, 데이터 멀티플렉서(40)의 멀티플렉싱에 의해 할당받은 제1 내지 제4 얼라인 데이터(ADIN<1:4>)를 센싱하여 제1 내지 제4 글로벌라인(GIO1∼GIO4)으로 전달한다.
예를 들어, 제1 내지 제4 센스앰프 선택신호(SASEL<1:4>) 중 제3 센스앰프 선택신호(SASEL<3>)가 인에이블되는 경우 데이터 멀티플렉서(40)는 제1 얼라인 데이터(ADIN<1>)를 제3 센스앰프(422)로 출력하고, 제2 얼라인 데이터(ADIN<2>)를 제4 센스앰프(423)로 출력하고, 제3 얼라인 데이터(ADIN<3>)는 제1 센스앰프(420)로 출력하며, 제4 얼라인 데이터(ADIN<4>)는 제2 센스앰프(421)로 출력한다. 여기서, 제1 내지 제4 센스앰프 선택신호(SASEL<1:4>)는 컬럼 어드레스의 일부 비트로부터 생성되며, 데이터의 순서를 설정하기 위한 신호이다.
이와 같이 구성된 입력 회로의 동작을 도2 내지 도7을 참조하여 자세하게 설명하면 다음과 같다.
우선, 라이트 레이턴시(WL)는 1, 버스트 랭쓰(Burst Length: BL)는 4로 설정된 것으로 한다.
도2를 참조하면, 커맨드 디코더(10)는 제1 내지 제4 커맨드신호(CMD<1:4>)가 라이트 커맨드를 가리키는 조합인 경우 제1 클럭신호(CLK1)에 동기하여 라이트 동작을 위한 제1 라이트 커맨드(WCMD1)를 생성한다.
도3을 참조하면, 제1 지연부(12)의 제1 쉬프트 레지스터(120)는 제1 라이트 커맨드(WCMD1)를 제1 클럭신호(CLK1)에 응답하여 쉬프트시켜 제1 클럭신호(CLK1)의 0.5주기만큼 지연시킨 제1 지연신호(DS1)와 제1 클럭신호(CLK1)의 1.5주기만큼 지연시킨 제2 지연신호(DS2)를 생성한다. 그리고, 선택제어부(125)는 제1 및 제2 라이트 레이턴시 신호(WL<1:2>)에 따라 제1 지연신호(DS1)또는 제2 지연신호(DS2)를 선택적으로 제2 라이트 커맨드(WCMD2)로 전달한다. 앞서, 라이트 레이턴시(WL)를 1로 정의하였으므로, 도7에 도시된 바와 같이, 제1 지연부(12)는 제1 라이트 커맨드(WCMD1)를 제1 클럭신호(CLK1)의 0.5주기만큼 지연시킨 제1 지연신호(DS1)를 제2 라이트 커맨드(WCMD2)로 출력한다.
도4를 참조하면, 주기신호 생성부(20)의 클럭지연부(200)는 제1 클럭반전신호(CLK1B)가 0.25주기만큼 지연된 제1 클럭지연신호(CLK1D)를 생성한다.
제1 구동부(202)는 제1 클럭지연신호(CLK1D)의 로우레벨 구간에서 인에이블되며, 제2 구동부(204)는 제1 클럭지연신호(CLK1D)의 하이레벨 구간에서 인에이블된다. 즉, 제1 구동부(202)와 제2 구동부(204)는 제1 클럭지연신호(CLK1D)의 0.5주기마다 교대로 인에이블된다.
좀 더 구체적으로, 제1 구동부(202)의 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)가 제1 클럭지연신호(CLK1D)의 폴링에지에 동기하여 턴-온될 때 0.25주기 전에 로우레벨로 천이한 제1 클럭반전신호(CLK1B)에 응답하여 NMOS트랜지스터(N2)가 이미 턴-온된 상태이므로, NMOS트랜지스터(N1)와 NMOS트랜지스터(N2)를 통해 노드(nd3)는 폴다운 구동된다. 0.25주기 경과 후 제1 클럭반전신호(CLK1B)가 하이레벨로 천이하면 PMOS트랜지스터(P2)가 턴-온되므로, 노드(nd3)는 풀업 구동된다.
또, 다시 0.25주기가 경과하면 제1 클럭지연신호(CLK1D)가 하이레벨로 천이 하면, 제1 구동부(202)의 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)는 제1 클럭지연신호(CLK1D)의 라이징에지에 동기하여 턴-오프된다.
반면, 제2 구동부(204)의 PMOS트랜지스터(P3)와 NMOS트랜지스터(N3)는 제1 클럭지연신호(CLK1D)의 라이징에지에 동기하여 턴-온된다. 이때, NMOS트랜지스터(N4)는 하이레벨의 제1 클럭반전신호(CLK1B)에 응답하여 턴-온된 상태이므로, 노드(nd3)는 풀다운 구동된다. 0.25주기 경과 후 제1 클럭반전신호(CLK1B)가 로우레벨로 천이하면 PMOS트랜지스터(P4)가 턴-온되어 노드(nd3)는 풀업 구동된다.
이와 같이, 제1 구동부(202)는 제1 클럭지연신호(CLK1D)의 로우레벨 구간에서 제1 클럭반전신호(CLK1B)의 레벨에 따라 노드(nd3)를 풀다운 및 풀업 구동한다. 또한, 제2 구동부(204)는 제1 클럭지연신호(CLK1D)의 하이레벨 구간에서 제1 클럭반전신호(CLK1B)의 레벨에 따라 노드(nd3)를 풀다운 및 풀업 구동한다. 따라서, 노드(nd3)의 신호를 버퍼링하여 생성되는 제2 클럭신호(CLK2)의 주기는 도7에 도시된 바와 같이, 제1 클럭신호(CLK1) 주기의 반이 된다.
도5를 참조하면, 제2 지연부(22)의 제2 쉬프트 레지스터(220)는 제2 라이트 커맨드(WCMD2)를 입력받아 제1 클럭신호(CLK1)에 응답하여 쉬프트시켜 제3 지연신호(DS3)를 생성한다. 여기서, 제3 지연신호(DS3)는 전달게이트(T12)가 제1 클럭신호(CLK1)의 2주기 후 라이징에지에 동기하여 턴-온될 때 로우레벨로 천이한다. 즉, 제3 지연신호(DS3)는 제2 라이트 커맨드(WCMD2)에 비해 제1 클럭신호(CLK1)의 2주기만큼 지연된 신호이다.
제3 지연신호(DS3)가 로우레벨로 천이할 때 제1 클럭신호(CLK1)는 하이레벨 이므로, 제1 전달부(226)는 제3 지연신호(DS3)의 전달을 차단하며, 제1 클럭신호(CLK1)가 로우레벨로 천이하는 경우 전달한다. 즉, 제1 전달부(226)는 제3 지연신호(DS3)를 입력받아 제1 클럭신호(CLK1)의 0.5주기 후 전달한다.
제2 전달부(227)는 제2 클럭신호(CLK2)에 응답하여 제1 전달부(226)의 출력신호를 버퍼링하여 센스앰프 인에이블신호(SAEN1)로 전달한다. 도7에 도시된 바와 같이, 제2 클럭신호(CLK2)의 주기는 제1 클럭신호(CLK1)의 주기의 반이므로, 제1 전달부(226)가 제3 지연신호(DS3)를 전달하고, 제1 클럭신호(CLK1)의 0.25주기 후 제2 클럭신호(CLK2)는 로우레벨로 천이한다. 이때, 제2 전달부(227)의 전달게이트(T13)는 턴-온되고, 센스앰프 인에이블신호(SAEN1)는 하이레벨로 인에이블된다. 즉, 센스앰프 인에이블신호(SAEN1)는 제2 라이트 커맨드(WCMD1)에 비해 제1 클럭신호(CLK1)의 2.75주기만큼 지연되는 신호이다.
한편, 데이터 얼라인부(3)는 제1 내지 제4 데이터(DQ<1:4>)를 데이터 스트로브신호(DQS)에 응답하여 입력받아 얼라인한다. 이때, 데이터 스트로브신호(DQS)는 제1 라이트 커맨드(WCMD1)가 입력되고, 라이트 레이턴시 1과 tDQSSmax만큼 지연된 후 토글링된다. tDQSSmax는 제1 클럭신호(CLK1)의 1.25주기이다. 제1 내지 제4 데이터(DQ<1:4>)의 얼라인은 데이터 스트로브신호(DQS)의 두번째 폴링에지에 동기하여 완료된다. 이에 따라, 제1 내지 제4 데이터(DQ<1:4>)를 얼라인한 제1 내지 제4 얼라인 데이터(ADIN<1:4>)는 데이터 센싱부(4)로 입력된다.
도6를 참조하면, 데이터 센싱부(4)의 데이터 멀티플렉서(40)는 제1 내지 제4 얼라인 데이터(ADIN<1:4>)를 입력받아 제1 내지 제4 센스앰프 선택신호(SASEL<1:4>)에 따라 멀티플렉싱하여 센스앰프부(42)로 전달한다. 센스앰프부(42)의 제1 내지 제4 센스앰프(320∼323)는 센스앰프 인에이블신호(SAEN1)에 응답하여, 데이터 멀티플렉서(40)에 의해 할당된 제1 내지 제4 얼라인 데이터(ADIN<1:4>)를 센싱하여 제1 내지 제4 글로벌라인(GIO1∼GIO4)으로 전달한다. 도7에 도시된 바와 같이, 센스앰프 인에이블신호(SAEN1)는 제1 내지 제4 얼라인 데이터(ADIN<1:4>)가 데이터 센싱부(4)로 입력되는 구간에서 하이레벨로 인에이블된다. 따라서, 데이터 센싱부(4)는 제1 내지 제4 데이터(DQ<1:4>)의 얼라인 후 제1 내지 제4 얼라인 데이터(ADIN<1:4>)의 입력과 동시에 이를 바로 센싱하여 제1 내지 제4 글로벌라인(GIO1∼GIO4)으로 전달한다.
본 발명에서는 tDQSSmax를 기준으로 하여 센스앰프 인에이블신호(SAEN1)가 제2 라이트 커맨드(WCMD2)에 비해 제1 클럭신호(CLK1)의 2.75주기 지연되는 것을 제시하였다. 그러나, tDQSS의 설정값에 따라 제2 지연부(16)의 전달게이트(T8∼T12)의 수를 조정함으로써, 센스앰프 인에이블신호(SAEN1)의 지연 구간을 제어할 수 있다.
이를 정리하면, 종래에는 제1 내지 제4 얼라인 데이터(ADIN<1:4>)가 입력된 후 제1 내지 제4 글로벌라인(GIO1∼GIO4)으로 전달될 때까지 일정한 시간 마진이 존재하여 라이트 동작 구간이 불필요하게 길어지는 문제가 있었다.
이에 반해, 본 발명에서는 제1 클럭신호(CLK1)와 그 제1 클럭신호(CLK1)의 반 주기를 갖는 제2 클럭신호(CLK2)를 사용하여 센스앰프 인에이블신호(SAEN1)의 인에이블 시점을 더욱 짧은 시간 단위로 제어함으로써, 데이터 센싱부(4)가 제1 내 지 제4 얼라인 데이터(ADIN<1:4>)의 입력과 동시에 이를 센싱하여 제1 내지 제4 글로벌라인(GIO1∼GIO4)으로 전달한다. 따라서, 라이트 동작 구간 중 불필요한 시간 마진을 줄여 종래에 비해 라이트 동작 완료 시점을 앞당김으로써, 리드 커맨드 입력 전까지 tWTR을 더 확보할 수 있게 된다.
도1은 일반적인 반도체 메모리 장치의 데이터 입력회로의 구성을 도시한 블럭도이다.
도2는 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 입력회로의 구성을 도시한 블럭도이다.
도3은 도2의 제1 지연부를 도시한 회로도이다.
도4는 도2의 주기신호 생성부를 도시한 회로도이다.
도5는 도2의 제2 지연부를 도시한 회로도이다.
도6은 도2의 데이터 센싱부의 구성을 도시한 블럭도이다.
도7은 도2의 동작을 설명하기 위한 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 라이트 커맨드 생성부 2: 센싱제어부
3: 데이터 얼라인부 4: 데이터 센싱부
10: 커맨드 디코더 12: 제1 지연부
20: 주기신호 생성부 22: 제2 지연부
CLK1: 제1 클럭신호 CLK2: 제2 클럭신호
WCMD1: 제1 라이트 커맨드 WCMD2: 제2 라이트 커맨드
SAEN1: 센스앰프 인에이블신호
ADIN<1:4>: 제1 내지 제4 얼라인 데이터
GIO1∼GIO4: 제1 내지 제4 글로벌라인

Claims (29)

  1. 제1 클럭신호에 응답하여, 내부 라이트 커맨드를 소정 구간 지연시켜 센스앰프 인에이블신호를 생성하는 센싱제어부; 및
    상기 센스앰프 인에이블신호에 응답하여 구동되는 다수의 센스앰프들을 포함하고, 상기 센스앰프들 각각은 할당된 데이터들을 글로벌라인으로 전달하는 센스앰프부; 및
    컬럼어드레스로부터 생성된 센스앰프 선택신호에 따라 데이터들을 상기 센스앰프부에 포함된 센스앰프들에 할당하는 멀티플렉서를 포함하는 데이터 입력회로.
  2. 제 1 항에 있어서, 라이트 커맨드를 라이트 레이턴시(WL)만큼 지연시켜 상기 내부 라이트 커맨드로 출력하는 라이트 커맨드 생성부를 더 포함하는 데이터 입력회로.
  3. 제 2 항에 있어서, 상기 라이트 커맨드 생성부는
    커맨드신호를 입력받아 상기 라이트 커맨드를 생성하는 커맨드 디코더; 및
    상기 라이트 커맨드를 라이트 레이턴시(WL)에 따라 지연시켜 내부 라이트 커맨드로 출력하는 제1 지연부를 포함하는 데이터 입력회로.
  4. 제 3 항에 있어서, 상기 제1 지연부는
    상기 라이트 커맨드를 상기 제1 클럭신호에 응답하여 순차적으로 쉬프트시켜 제1 지연신호 및 제2 지연신호를 생성하는 제1 쉬프트 레지스터; 및
    상기 라이트 레이턴시에 따라 상기 제1 지연신호 및 제2 지연신호 중 어느 하나를 선택적으로 내부 라이트 커맨드로 전달하는 선택제어부를 포함하는 데이터 입력회로.
  5. 제 4 항에 있어서, 상기 선택제어부는
    상기 라이트 레이턴시에 따라 턴-온되어 상기 제1 지연신호를 상기 내부 라이트 커맨드로서 전달하는 제1 전달게이트; 및
    상기 라이트 레이턴시에 따라 턴-온되어 상기 제2 지연신호를 상기 내부 라이트 커맨드로서 전달하는 제2 전달게이트를 포함하는 데이터 입력회로.
  6. 제 5 항에 있어서,
    상기 제1 전달게이트 및 제2 전달게이트는 상기 라이트 레이턴시에 따라 선택적으로 턴-온되는 데이터 입력회로.
  7. 제 1 항에 있어서, 상기 센싱제어부는
    상기 제1 클럭신호를 입력받아 상기 제1 클럭신호와 다른 주기를 갖는 제2 클럭신호를 생성하는 주기신호 생성부; 및
    상기 제1 클럭신호 및 제2 클럭신호에 응답하여 상기 라이트 커맨드를 기설정된 지연구간만큼 지연시켜 상기 센스앰프 인에이블신호로 전달하는 제2 지연부를 포함하는 데이터 입력회로.
  8. 제 7 항에 있어서,
    상기 제2 클럭신호의 주기는 상기 제1 클럭신호의 반 주기인 데이터 입력회로.
  9. 제 7 항에 있어서,
    상기 지연구간은 상기 제1 클럭신호 및 제2 클럭신호의 주기가 조합되어 설정되는 데이터 입력회로.
  10. 제 7 항에 있어서, 상기 주기신호 생성부는
    상기 제1 클럭신호를 반전시킨 제1 클럭반전신호를 소정 주기만큼 지연시켜 제1 클럭지연신호를 생성하는 클럭지연부;
    상기 제1 클럭지연신호의 레벨에 따라 인에이블되어 상기 제1 클럭반전신호의 레벨에 따라 노드를 풀업 또는 풀다운 구동하는 제1 구동부;
    상기 제1 클럭지연신호의 레벨에 따라 인에이블되어 상기 제1 클럭반전신호의 레벨에 따라 상기 노드를 풀업 또는 풀다운 구동하는 제2 구동부; 및
    상기 노드의 신호를 버퍼링하여 제2 클럭신호를 생성하는 버퍼부를 포함하는 데이터 입력회로.
  11. 제 10 항에 있어서,
    상기 제1 구동부 및 제2 구동부는 상기 제1 클럭지연신호의 레벨에 따라 선택적으로 인에이블되는 데이터 입력회로.
  12. 제 7 항에 있어서, 상기 제2 지연부는
    상기 내부 라이트 커맨드를 상기 제1 클럭신호에 응답하여 쉬프트시켜 제3 지연신호를 생성하는 제2 쉬프트 레지스터;
    상기 제3 지연신호를 입력받아 상기 제1 클럭신호에 응답하여 전달하는 제1 전달부; 및
    상기 제2 클럭신호에 응답하여, 상기 제1 전달부의 출력신호를 버퍼링하여 상기 센스앰프 인에이블신호로 전달하는 제2 전달부를 포함하는 데이터 입력회로.
  13. 제 1 항에 있어서,
    외부 데이터들을 데이터 스트로브신호에 동기하여 얼라인하여 상기 데이터들을 출력하는 데이터 얼라인부를 더 포함하는 데이터 입력회로.
  14. 삭제
  15. 삭제
  16. 제1 클럭신호를 입력받아 상기 제1 클럭신호와 다른 주기를 갖는 제2 클럭신호를 생성하는 주기신호 생성부;
    상기 제1 클럭신호 및 제2 클럭신호에 응답하여 내부 라이트 커맨드를 기설정된 지연구간만큼 지연시켜 센스앰프 인에이블신호로 전달하는 제1 지연부; 및
    상기 센스앰프 인에이블신호에 응답하여 구동되는 다수의 센스앰프들을 포함하고, 상기 센스앰프들 각각은 할당된 데이터들을 글로벌라인으로 전달하는 센스앰프부; 및
    컬럼어드레스로부터 생성된 센스앰프 선택신호에 따라 데이터들을 상기 센스앰프부에 포함된 센스앰프들에 할당하는 멀티플렉서를 포함하는 데이터 입력회로.
  17. 제 16 항에 있어서,
    상기 제2 클럭신호의 주기는 상기 제1 클럭신호의 반 주기인 데이터 입력회로.
  18. 제 16 항에 있어서, 상기 주기신호 생성부는
    상기 제1 클럭신호를 반전시킨 제1 클럭반전신호를 소정 주기만큼 지연시켜 제1 클럭지연신호를 생성하는 클럭지연부;
    상기 제1 클럭지연신호의 레벨에 따라 인에이블되어 상기 제1 클럭반전신호의 레벨에 따라 노드를 풀업 또는 풀다운 구동하는 제1 구동부;
    상기 제1 클럭지연신호의 레벨에 따라 인에이블되어 상기 제1 클럭반전신호의 레벨에 따라 상기 노드를 풀업 또는 풀다운 구동하는 제2 구동부; 및
    상기 노드의 신호를 버퍼링하여 제2 클럭신호를 생성하는 버퍼부를 포함하는 데이터 입력회로.
  19. 제 18 항에 있어서,
    상기 제1 구동부 및 제2 구동부는 상기 제1 클럭지연신호의 레벨에 따라 선택적으로 인에이블되는 데이터 입력회로.
  20. 제 16 항에 있어서,
    상기 지연구간은 상기 제1 클럭신호 및 제2 클럭신호의 주기를 조합하여 설정되는 데이터 입력회로.
  21. 제 16 항에 있어서, 상기 제1 지연부는
    상기 내부 라이트 커맨드를 상기 제1 클럭신호에 응답하여 쉬프트시켜 제3 지연신호를 생성하는 제1 쉬프트 레지스터;
    상기 제3 지연신호를 입력받아 상기 제1 클럭신호에 응답하여 전달하는 제1 전달부; 및
    상기 제2 클럭신호에 응답하여, 상기 제1 전달부의 출력신호를 버퍼링하여 상기 센스앰프 인에이블신호로 전달하는 제2 전달부를 포함하는 데이터 입력회로.
  22. 삭제
  23. 삭제
  24. 제 16 항에 있어서,
    라이트 커맨드를 생성하고, 라이트 레이턴시(WL)만큼 지연시켜 상기 내부 라이트 커맨드로 출력하는 라이트 커맨드 생성부를 더 포함하는 데이터 입력회로.
  25. 제 24 항에 있어서, 상기 라이트 커맨드 생성부는
    커맨드신호를 입력받아 상기 라이트 커맨드를 생성하는 커맨드 디코더; 및
    상기 라이트 커맨드를 라이트 레이턴시(WL)에 따라 지연시켜 내부 라이트 커맨드로 출력하는 제2 지연부를 포함하는 데이터 입력회로.
  26. 제 25 항에 있어서, 상기 제2 지연부는
    상기 라이트 커맨드를 상기 제1 클럭신호에 응답하여 순차적으로 쉬프트시켜 제1 지연신호 및 제2 지연신호를 생성하는 제2 쉬프트 레지스터; 및
    상기 라이트 레이턴시에 따라 상기 제1 지연신호 및 제2 지연신호 중 어느 하나를 선택적으로 내부 라이트 커맨드로 전달하는 선택제어부를 포함하는 데이터 입력회로.
  27. 제 26 항에 있어서, 상기 선택제어부는
    상기 라이트 레이턴시에 따라 턴-온되어 상기 제1 지연신호를 상기 내부 라이트 커맨드로서 전달하는 제1 전달게이트; 및
    상기 라이트 레이턴시에 따라 턴-온되어 상기 제2 지연신호를 상기 내부 라이트 커맨드로서 전달하는 제2 전달게이트를 포함하는 데이터 입력회로.
  28. 제 27 항에 있어서,
    상기 제1 전달게이트 및 제2 전달게이트는 상기 라이트 레이턴시에 따라 선택적으로 턴-온되는 데이터 입력회로.
  29. 제 16 항에 있어서,
    외부 데이터들을 데이터 스트로브신호에 동기하여 얼라인하여 상기 데이터들을 출력하는 데이터 얼라인부를 더 포함하는 데이터 입력회로.
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