KR101046995B1 - 리드제어신호 생성회로 및 이를 이용한 데이터 출력회로 - Google Patents

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Abstract

본 발명은 리드펄스신호 및 버스트종료신호를 입력받아 다수의 인에이블신호를 생성하는 인에이블신호 생성부; 카스레이턴시신호에 응답하여 상기 다수의 인에이블신호 중 하나를 선택하여 출력인에이블신호로 전달하는 전달부; 및 상기 리드펄스신호 및 상기 출력인에이블신호에 응답하여 리드제어신호를 출력하되, 상기 리드제어신호는 리드 동작 구간에서만 인에이블되는 리드제어신호 출력부를 포함하는 리드제어신호 생성회로를 제공한다.
Figure R1020090011595
멀티플렉서, 글로벌입출력라인, 리드제어신호, 파이프라인래치

Description

리드제어신호 생성회로 및 이를 이용한 데이터 출력회로{READ CONTROL SIGNAL GENERATION CIRCUIT AND DATA OUTPUT CIRCUIT USING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 전류 소모를 감소시킬 수 있는 리드제어신호 생성회로 및 이를 이용한 데이터 출력회로에 관한 것이다.
일반적으로 반도체 메모리 소자, 특히 디램(DRAM)에서 셀(CELL)에 저장된 데이터(DATA)를 DQ 패드를 통해 출력하기 위한 리드 동작은 다음과 같다. 로우 어드레스 선택신호(Row Address Selection Signal)에 의해 선택된 워드라인에 속하는 복수의 셀을 비트라인 센스앰프(Bit Line Sens Amp: BLSA)를 통해 증폭한다. 그리고, 컬럼 어드레스 선택신호(Column Address Selection Signal)에 의해 증폭된 복수의 셀에 각각 연결된 복수의 비트라인 중에서 어느 하나의 비트라인을 선택한다. 선택된 비트라인에 실린 데이터는 세그먼트 입출력라인(Segment Input/Output Line: SIO)과 로컬 입출력라인(Local Input/Output Line: LIO) 및 글로벌 입출력라 인(Global Input/Output Line: GIO)에 실리며, 글로벌 입출력라인(GIO)에 실린 데이터는 멀티플렉서(Multiplexer), 파이프라인래치 및 출력드라이버를 통해 DQ 패드로 출력된다.
도 1은 종래기술에 따른 데이터 출력회로의 회로도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 데이터 출력회로는 리드제어신호(CTRL)에 응답하여 글로벌입출력라인(GIO)에 실린 데이터 또는 테스트모드신호(TM) 중 하나를 선택적으로 전달하는 멀티플렉서(10)와, 인버터들(IV12-IV14)을 통해 멀티플렉서(10)의 출력신호를 래치하는 파이프라인래치(12)와, 파이프라인래치(12)의 출력신호를 구동하여 DQ 패드(16)로 출력하는 출력드라이버(14)로 구성된다. 멀티플렉서(10)는 리드제어신호(CTRL)에 응답하여 구동되어, 테스트모드신호(TM)를 전달하는 인버터(IV10)와, 글로벌입출력라인(GIO)에 실린 데이터를 전달하는 인버터(IV11)로 구성된다. 여기서, 리드제어신호(CTRL)는 라이트 동작시 로우레벨이고, 라이트 동작이 아닌 경우 하이레벨인 신호이다. 또한, 인버터(IV11)는 낮은 문턱전압을 갖는 MOS 트랜지스터로 구현되어, 테스트모드신호(TM)에 비해 글로벌입출력라인(GIO)에 실린 데이터가 파이프라인래치(12)로 빠른 속도로 전달되도록 한다.
이와 같이 구성된 데이터 출력회로의 멀티플렉서(10)는 리드 동작시 하이레벨인 리드제어신호(CTRL)에 의해 구동되는 인버터(IV11)를 통해 글로벌입출력라인(GIO)에 실린 데이터를 출력한다.
그런데, 멀티플렉서(10)를 제어하는 리드제어신호(CTRL)는 라이트 동작 수행 여부에 따라 레벨 천이하므로, 리드 동작의 종료 여부와 상관없이 인버터(IV11)의 턴온 상태가 유지된다. 따라서, 리드 동작이 종료되어도 글로벌입출력라인(GIO)에 실린 데이터가 DQ 패드(16)로 전달되어 전류소모를 야기시킨다. 이와 같은 전류소모는 파워다운모드(power down mode)에 진입하는 경우에도 발생한다.
본 발명은 리드 동작 구간에서만 인에이블되는 리드제어신호를 생성하여 멀티플렉서의 동작을 제어함으로써, 전류소모를 감소시킬 수 있도록 한 리드제어신호 생성회로 및 이를 이용한 데이터 출력회로를 개시한다.
이를 위해 본 발명은 리드펄스신호 및 버스트종료신호를 입력받아 다수의 인에이블신호를 생성하는 인에이블신호 생성부; 카스레이턴시신호에 응답하여 상기 다수의 인에이블신호 중 하나를 선택하여 출력인에이블신호로 전달하는 전달부; 및 상기 리드펄스신호 및 상기 출력인에이블신호에 응답하여 리드제어신호를 출력하되, 상기 리드제어신호는 리드 동작 구간에서만 인에이블되는 리드제어신호 출력부를 포함하는 리드제어신호 생성회로를 제공한다.
본 발명에서, 상기 인에이블신호 생성부는 상기 리드펄스신호 및 상기 버스트종료신호에 응답하여 제1 인에이블신호를 생성하는 제1 인에이블신호 생성부; 및 상기 제1 인에이블신호를 클럭신호의 소정주기 구간만큼 레벨시프팅하여 제2 인에이블신호를 생성하는 제2 인에이블신호 생성부를 포함한다.
본 발명에서, 상기 제1 인에이블신호 생성부는 상기 리드펄스신호의 펄스가 인가되는 구간부터 상기 버스트종료신호가 인에이블되는 구간까지 인에이블되는 상기 제1 인에이블신호를 출력하는 제1 인에이블신호 출력부를 포함한다.
본 발명에서, 상기 제1 인에이블신호 출력부는 상기 버스트종료신호에 응답하여 상기 리드펄스신호를 입력받아 출력노드를 구동하는 구동부; 및 상기 출력노 드의 신호를 래치하는 래치부를 포함한다.
본 발명에서, 상기 전달부는 제1 카스레이턴시신호에 응답하여 상기 제1 인에이블신호를 출력노드로 전달하는 제1 전달부; 및 제2 카스레이턴시신호에 응답하여 상기 제2 인에이블신호를 상기 출력노드로 전달하는 제2 전달부를 포함한다.
본 발명에서, 상기 리드제어신호 출력부는 상기 리드펄스신호를 반전시켜 셋신호를 생성하는 인버터; 상기 출력인에이블신호의 펄스폭을 조절하여 리셋신호를 생성하는 리셋신호 생성부; 및 상기 셋신호 및 상기 리셋신호를 입력받아 상기 리드제어신호를 생성하는 SR래치를 포함한다.
본 발명에서, 상기 리셋신호 생성부는 상기 출력인에이블신호를 소정 구간만큼 반전지연시키는 지연라인; 및 상기 지연라인의 출력신호 및 상기 출력인에이블신호를 입력받아 논리연산을 수행하는 논리소자를 포함한다.
또한, 본 발명은 리드펄스신호 및 버스트종료신호를 입력받아 리드 동작 구간에서 인에이블되는 리드제어신호를 생성하는 리드제어신호 생성회로; 상기 리드제어신호에 응답하여 테스트모드신호 또는 글로벌입출력라인신호를 선택적으로 출력하는 멀티플렉서; 및 상기 멀티플렉서의 출력신호를 입력받아 DQ 패드로 출력하는 출력드라이버를 포함하는 데이터 출력회로를 제공한다.
본 발명에서, 상기 리드제어신호 생성회로는 상기 리드펄스신호 및 상기 버스트종료신호를 입력받아 제1 및 제2 인에이블신호를 생성하는 인에이블신호 생성부; 제1 및 제2 카스레이턴시신호에 응답하여 상기 제1 및 제2 인에이블신호 중 하나를 선택하여 출력인에이블신호로 전달하는 전달부; 및 상기 리드펄스신호 및 상 기 출력인에이블신호에 응답하여 상기 리드제어신호를 출력하는 리드제어신호 출력부를 포함한다.
본 발명에서, 상기 인에이블신호 생성부는 상기 리드펄스신호 및 상기 버스트종료신호에 응답하여 상기 제1 인에이블신호를 생성하는 제1 인에이블신호 생성부; 및 상기 제1 인에이블신호를 클럭신호의 소정주기 구간만큼 레벨시프팅하여 상기 제2 인에이블신호를 생성하는 제2 인에이블신호 생성부를 포함한다.
본 발명에서, 상기 제1 인에이블신호 생성부는 상기 리드펄스신호의 펄스가 인가되는 구간부터 상기 버스트종료신호가 인에이블되는 구간까지 인에이블되는 상기 제1 인에이블신호를 출력하는 제1 인에이블신호 출력부를 포함한다.
본 발명에서, 상기 제1 인에이블신호 출력부는 상기 버스트종료신호에 응답하여 상기 리드펄스신호를 입력받아 출력노드를 구동하는 구동부; 및 상기 출력노드의 신호를 래치하는 래치부를 포함한다.
본 발명에서, 상기 전달부는 상기 제1 인에이블신호에 응답하여 상기 제1 카스레이턴시신호를 출력노드로 전달하는 제1 전달부; 및 상기 제2 인에이블신호에 응답하여 상기 제2 카스레이턴시신호를 상기 출력노드로 전달하는 제2 전달부를 포함한다.
본 발명에서, 상기 리드제어신호 출력부는 상기 리드펄스신호를 반전시켜 셋신호를 생성하는 인버터; 상기 출력인에이블신호의 펄스폭을 조절하여 리셋신호를 생성하는 리셋신호 생성부; 및 상기 셋신호 및 상기 리셋신호를 입력받아 상기 리드제어신호를 생성하는 SR래치를 포함한다.
본 발명에서, 상기 리셋신호 생성부는 상기 출력인에이블신호를 소정 구간만큼 반전지연시키는 지연라인; 및 상기 지연라인의 출력신호 및 상기 출력인에이블신호를 입력받아 논리연산을 수행하는 논리소자를 포함한다.
본 발명에서, 상기 멀티플렉서는 상기 리드제어신호에 응답하여 상기 테스트모드신호를 전달하는 제1 전달소자; 및 낮은 문턱전압을 갖는 MOS 트랜지스터로 구성되어, 상기 리드제어신호에 응답하여 상기 글로벌입출력라인신호를 전달하는 제2 전달소자를 포함한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 데이터 출력회로의 구성을 도시한 도면이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 데이터 출력회로는 리드제어신호 생성회로(2), 멀티플렉서(3), 파이프라인래치(4), 출력드라이버(5) 및 DQ 패드(6)로 구성된다.
리드제어신호 생성회로(2)는, 도 3에 도시된 바와 같이, 인에이블신호 생성부(20), 전달부(22) 및 리드제어신호 출력부(24)로 구성된다.
인에이블신호 생성부(20)는, 도 4에 도시된 바와 같이, 제1 인에이블신호 생 성부(200), 제2 인에이블신호 생성부(201), 제3 인에이블신호 생성부(202) 및 제4 인에이블신호 생성부(203)로 구성된다.
제1 인에이블신호 생성부(200)는, 도 5에 도시된 바와 같이, 구동부(204), 래치부(205) 및 버퍼부(206)로 구성된다. 구동부(204)는 버스트종료신호(BURSTB)에 응답하여 리드펄스신호(RDP)를 입력받아, 노드(nd21)를 구동한다. 여기서, 리드펄스신호(RDP)는 리드 동작이 수행되면 펄스로 인가되는 신호이다. 또한, 버스트종료신호(BURSTB)는 버스트 동작이 종료되고 로우레벨로 인에이블되는 신호로, 예를 들어, MRS(Mode Register Set)에 의해 버스트랭쓰(burst length)가 2로 설정된 경우 리드펄스신호(RDP)의 펄스가 인가된 후 클럭신호의 한주기(1tck)만큼의 구간이 경과된 후 버스트종료신호(BURSTB)는 로우레벨로 인에이블된다. 이와 같은 구성의 제1 인에이블신호 생성부(200)는 리드펄스신호(RDP)의 펄스가 인가되는 구간부터 버스트종료신호(BURSTB)가 로우레벨로 인에이블되는 구간까지 하이레벨을 유지하는 제1 인에이블신호(OE<1>)를 생성한다. 따라서, 제1 인에이블신호(OE<1>)는 리드 동작이 개시되고, 버스트 동작이 수행되는 구간 동안 하이레벨을 유지하는 신호이다.
제2 인에이블신호 생성부(201)는 제1 인에이블신호(OE<1>)를 클럭신호(CLK)의 한주기(1tck)구간 만큼 레벨시프팅하여 제2 인에이블신호(OE<2>)를 생성하고, 제3 인에이블신호 생성부(202)는 제2 인에이블신호(OE<2>)를 클럭신호(CLK)의 한주기(1tck)구간 만큼 레벨시프팅하여 제3 인에이블신호(OE<3>)를 생성하며, 제4 인에이블신호 생성부(203)는 제3 인에이블신호(OE<3>)를 클럭신호(CLK)의 한주기(1tck)구간 만큼 레벨시프팅하여 제4 인에이블신호(OE<4>)를 생성한다. 여기서, 제2 인에 이블신호 생성부(201), 제3 인에이블신호 생성부(202) 및 제4 인에이블신호 생성부(203)는 일반적인 레벨시프터로 구현할 수 있다. 또한, 제2 인에이블신호(OE<2>), 제3 인에이블신호(OE<3>) 및 제4 인에이블신호(OE<4>)는 카스 레이턴시(CAS Latency) 정보를 포함한 신호이다.
전달부(22)는, 도 6에 도시된 바와 같이, 제1 내지 제4 카스레이턴시신호(CL<1:4>)에 응답하여 제1 내지 제4 인에이블신호(OE<1:4>) 중 하나를 선택하여노드(nd22)로 전달하는 제1 내지 제4 전달부(220-226)와, 노드(nd22)의 신호를 버퍼링하여 출력인에이블신호(OUT_EN)로 출력하는 인버터(IV22)로 구성된다. 이와 같은 구성의 전달부(22)는 제1 내지 제4 카스레이턴시신호(CL<1:4>)에 따라 제1 내지 제4 인에이블신호(OE<1:4>) 중 하나를 선택하여, 선택된 신호를 반전시켜 출력인에이블신호(OUT_EN)로 출력한다. 예를 들어, 카스 레이턴시(CAS Latency)가 2로 설정된 경우 제2 카스레이턴시신호(CL<2>)만 하이레벨로 인에이블되므로, 제2 인에이블신호(OE<2>)가 반전되어 출력인에이블신호(OUT_EN)로 출력된다. 여기서, 출력인에이블신호(OUT_EN)는 리드 동작 구간 동안 로우레벨로 인에이블되는 신호이다. 예를 들어, MRS에 의해 버스트랭쓰(burst length)가 2로 설정되고, 카스 레이턴시(CAS Latency)가 2로 설정된 경우 출력인에이블신호(OUT_EN)는 리드펄스신호(RDP)의 펄스가 인가된 후 클럭신호의 한주기(1tck)만큼의 구간이 경과된 구간부터 클럭신호의 한주기(1tck) 구간 만큼 로우레벨로 인에이블된다.
리드제어신호 출력부(24)는, 도 7에 도시된 바와 같이, 리드펄스신호(RDP)를 반전시켜 셋신호(/S)를 생성하는 인버터(IV23), 출력인에이블신호(OUT_EN)의 펄스 폭을 조절하여 리셋신호(/R)를 생성하는 리셋신호 생성부(240) 및 SR래치(242)로 구성된다.
리셋신호 생성부(240)는, 도 8에 도시된 바와 같이, 홀수개의 인버터들로 구성되어 출력인에이블신호(OUT_EN)를 소정 구간 만큼 반전지연시키는 지연라인(244)과, 출력인에이블신호(OUT_EN) 및 지연라인(244)의 출력신호를 입력받아 부정 논리곱 연산을 수행하여 리셋신호(/R)를 출력하는 낸드게이트(ND20)로 구성된다. 이와 같이 구성된 리셋신호 생성부(240)는 출력인에이블신호(OUT_EN)가 하이레벨로 디스에이블되는 경우 지연라인(244)의 지연구간 동안 로우레벨을 유지하는 리셋신호(/R)를 생성한다. 즉, 리셋신호 생성부(240)는 리드 동작이 종료되는 구간부터 소정 구간동안 로우레벨로 인에이블되는 리셋신호(/R)를 생성한다.
SR래치(242)는 크로스 결합된 낸드게이트들 및 인버터로 구성되어, 로우레벨의 셋신호(/S)가 입력되는 경우 하이레벨로 인에이블되는 리드제어신호(RD_CTRL)를 생성하고, 로우레벨의 리셋신호(/R)가 입력되는 경우 로우레벨로 디스에이블되는 리드제어신호(RD_CTRL)를 생성한다. 이와 같이 생성되는 리드제어신호(RD_CTRL)는 리드 동작이 개시되어 리드펄스신호(RDP)의 펄스가 입력되는 구간부터 리드 동작이 종료되어 출력인에이블신호(OUT_EN)가 하이레벨로 천이하는 구간까지 하이레벨을 유지한다. 따라서, 리드제어신호(RD_CTRL)는 리드 동작구간 동안 하이레벨을 유지하는 신호이다.
멀티플렉서(3)는 리드제어신호(RD_CTRL)에 응답하여 선택적으로 턴온되어, 테스트모드신호(TM) 또는 글로벌입출력라인(GIO)에 실린 데이터를 노드(nd20)로 전 달하는 인버터(IV20, IV21)로 구성된다. 리드제어신호(RD_CTRL)는 리드 동작구간 동안 하이레벨을 유지하므로, 인버터(IV21)는 리드동작 구간에서만 동작한다.
이와 같이 구성된 데이터 출력회로의 동작을 도 9를 참고하여 설명하면 다음과 같다. 다만, 설명의 편의를 위해 도 3에 도시된 리드제어신호 생성회로에서 MRS에 의해 버스트랭쓰(burst length)가 2로 설정되고, 카스 레이턴시(CAS Latency)가 2로 설정된 경우로 한정하여 설명한다.
우선, 인에이블신호 생성부(20)는 리드 동작이 개시된 상태에서 버스트종료신호(BURSTB)에 응답하여 제1 내지 제4 인에이블신호(OE<1:4>)를 생성한다.
좀 더 구체적으로, MRS에 의해 버스트랭쓰(burst length)가 2로 설정된 경우 제1 인에이블신호 생성부(200)는 리드펄스신호(RDP)의 펄스가 인가된 후 버스트종료신호(BURSTB)가 로우레벨로 인에이블되는 구간까지 하이레벨을 유지하는 제1 인에이블신호(OE<1>)를 생성한다. 여기서, 버스트종료신호(BURSTB)는 버스트랭쓰(burst length)가 2로 설정되었으므로, 리드펄스신호(RDP)의 펄스가 인가된 후 클럭신호의 한주기(1tck)만큼의 구간이 경과된 후 로우레벨로 인에이블된다.
또한, 제2 인에이블신호 생성부(201)는 제1 인에이블신호(OE<1>)를 클럭신호(CLK)의 한주기(1tck)구간 만큼 레벨시프팅하여 제2 인에이블신호(OE<2>)를 생성하고, 제3 인에이블신호 생성부(202)는 제2 인에이블신호(OE<2>)를 클럭신호(CLK)의 한주기(1tck)구간 만큼 레벨시프팅하여 제3 인에이블신호(OE<3>)를 생성하며, 제4 인에이블신호 생성부(203)는 제3 인에이블신호(OE<3>)를 클럭신호(CLK)의 한주 기(1tck)구간 만큼 레벨시프팅하여 제4 인에이블신호(OE<4>)를 생성한다. 즉, 제1 내지 제4 인에이블신호(OE<1:4>)는 리드펄스신호(RDP)로부터 순차적으로 1클럭(1tCK)구간 만큼 시프트되어 출력된다.
다음으로, 전달부(22)는 제1 내지 제4 카스레이턴시신호(CL<1:4>)에 응답하여 제1 내지 제4 인에이블신호(OE<1:4>) 중 하나를 선택하여, 선택된 신호를 반전시켜 출력인에이블신호(OUT_EN)로 전달한다. 좀 더 구체적으로, 카스 레이턴시(CAS Latency)가 2로 설정되었으므로, 하이레벨로 인에이블된 제2 카스레이턴시신호(CL<2>)에 의해 제2 인에이블신호(OE<2>)가 반전되어 출력인에이블신호(OUT_EN)로 출력된다. 즉, 출력인에이블신호(OUT_EN)는 리드펄스신호(RDP)의 펄스가 인가된 후 클럭신호의 한주기(1tck)만큼의 구간이 경과된 구간부터 클럭신호의 한주기(1tck) 구간 만큼 로우레벨로 인에이블된다.
다음으로, 리드제어신호 출력부(24)는 출력인에이블신호(OUT_EN)의 펄스폭을 조절하여 리셋신호(/R)를 생성하고, 셋신호(/S) 및 리셋신호(/R)에 응답하여 리드제어신호(RD_CTRL)를 생성한다. 이때, 셋신호(/S)는 리드펄스신호(RDP) 인가시 로우레벨로 인에이블되고, 리셋신호(/R)는 리드 동작이 종료되는 구간부터 소정 구간동안 로우레벨로 인에이블된다. 따라서, 리드제어신호(RD_CTRL)는 리드 동작이 개시되어 리드펄스신호(RDP)의 펄스가 입력되는 구간부터 리드 동작이 종료되어 출력인에이블신호(OUT_EN)가 하이레벨로 천이하는 구간까지 즉, 리드 동작구간 동안 하이레벨을 유지한다.
다음으로, 멀티플렉서(3)는 리드펄스신호(RDP)가 인가되는 구간으로부터 지 연라인(244)의 지연구간이 경과되는 구간까지, 즉 실제 리드 동작 구간동안 하이레벨로 인에이블되는 리드제어신호(RD_CTRL)에 응답하여 글로벌입출력라인(GIO)에 실린 데이터를 인버터(IV21)를 통해 파이프라인래치(4)로 전달한다. 여기서, 멀티플렉서(3)의 인버터(IV21)는 낮은 문턱전압을 갖는 MOS 트랜지스터로 구현되므로, 멀티플렉서(3)는 글로벌입출력라인(GIO)에 실린 데이터를 파이프라인래치(4)로 빠르게 전달할 수 있다.
한편, 리드제어신호(RD_CTRL)가 로우레벨인 경우 즉, 리드 동작이 수행되지 않는 경우 멀티플렉서(3)의 인버터(IV21)는 구동되지 않아 글로벌입출력라인(GIO)에 실린 데이터가 파이프라인래치(4)로 전달되지 않는다.
이상을 정리하면 본 실시예에 따른 데이터 출력회로는 리드 동작 구간에서만 인에이블되는 리드제어신호(RD_CTRL)에 의해 리드 동작이 종료된 후에는 멀티플렉서(3)의 인버터(IV21)를 턴오프시킴으로써, 누설전류의 발생을 차단시켜 전류소모를 감소시킨다.
도 1은 종래기술에 따른 데이터 출력회로의 회로도이다.
도 2는 본 발명의 일실시예에 따른 데이터 출력회로의 구성을 도시한 도면이다.
도 3은 도 2에 도시된 데이터 출력회로에 포함된 리드제어신호 생성회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 리드제어신호 생성회로에 포함된 인에이블신호 생성부의 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 인에이블신호 생성부에 포함된 제1 인에이블신호 생성부의 구성을 도시한 회로도이다.
도 6은 도 3에 도시된 리드제어신호 생성회로에 포함된 전달부의 회로도이다.
도 7은 도 3에 도시된 리드제어신호 생성회로에 포함된 리드제어신호 출력부의 회로도이다.
도 8은 도 7에 도시된 리드제어신호 출력부에 포함된 리셋신호 생성부의 회로도이다.
도 9는 도 2에 도시된 데이터 출력회로의 동작을 설명하기 위한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
2: 리드제어신호 생성회로 20: 인에이블신호 생성부
200-203: 제1 내지 제4 인에이블신호 생성부
204: 구동부 205: 래치부
206: 버퍼부 22: 전달부
220-226: 제1 내지 제4 전달부
24: 리드제어신호 출력부 240: 리셋신호 생성부
242: SR래치 244: 지연라인
3: 멀티플렉서 4: 파이프라인래치
5: 출력드라이버 6: DQ 패드

Claims (16)

  1. 리드펄스신호 및 버스트종료신호를 입력받아 다수의 인에이블신호를 생성하는 인에이블신호 생성부;
    제1 및 제2 카스레이턴시신호에 응답하여 상기 다수의 인에이블신호 중 하나를 선택하여 출력인에이블신호로 전달하는 전달부; 및
    상기 리드펄스신호 및 상기 출력인에이블신호에 응답하여 설정되는 리드 동작 구간에서 인에이블되는 리드제어신호를 출력하는 리드제어신호 출력부를 포함하는 리드제어신호 생성회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 인에이블신호 생성부는
    상기 리드펄스신호 및 상기 버스트종료신호에 응답하여 제1 인에이블신호를 생성하는 제1 인에이블신호 생성부; 및
    상기 제1 인에이블신호를 클럭신호의 소정주기 구간만큼 레벨시프팅하여 제2 인에이블신호를 생성하는 제2 인에이블신호 생성부를 포함하는 리드제어신호 생성회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 제1 인에이블신호 생성부는
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서, 상기 제1 인에이블신호 출력부는
    상기 버스트종료신호에 응답하여 상기 리드펄스신호를 입력받아 출력노드를 구동하는 구동부; 및
    상기 출력노드의 신호를 래치하는 래치부를 포함하는 리드제어신호 생성회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 전달부는
    상기 제1 카스레이턴시신호에 응답하여 상기 제1 인에이블신호를 출력노드로 전달하는 제1 전달부; 및
    상기 제2 카스레이턴시신호에 응답하여 상기 제2 인에이블신호를 상기 출력노드로 전달하는 제2 전달부를 포함하는 리드제어신호 생성회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 리드제어신호 출력부는
    상기 출력인에이블신호의 펄스폭을 조절하여 리셋신호를 생성하는 리셋신호 생성부; 및
    상기 셋신호 및 상기 리셋신호를 입력받아 상기 리드제어신호를 생성하는 SR래치를 포함하는 리드제어신호 생성회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서, 상기 리셋신호 생성부는
    상기 출력인에이블신호를 소정 구간만큼 반전지연시키는 지연라인; 및
    상기 지연라인의 출력신호 및 상기 출력인에이블신호를 입력받아 논리연산을 수행하는 논리소자를 포함하는 리드제어신호 생성회로.
  8. 리드펄스신호 및 버스트종료신호에 의해 생성된 제1 및 제2 인에이블신호 중 하나를 출력인에이블신호로 전달하고, 상기 리드펄스신호 및 상기 출력인에이블신호에 응답하여 설정되는 리드 동작 구간에서 인에이블되는 리드제어신호를 생성하는 리드제어신호 생성회로;
    상기 리드제어신호에 응답하여 테스트모드신호 또는 글로벌입출력라인신호를 선택적으로 출력하는 멀티플렉서; 및
    상기 멀티플렉서의 출력신호를 입력받아 DQ 패드로 출력하는 출력드라이버를 포함하는 데이터 출력회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 리드제어신호 생성회로는
    상기 리드펄스신호 및 상기 버스트종료신호를 입력받아 상기 제1 및 제2 인에이블신호를 생성하는 인에이블신호 생성부;
    제1 및 제2 카스레이턴시신호에 응답하여 상기 제1 및 제2 인에이블신호 중 하나를 선택하여 상기 출력인에이블신호로 전달하는 전달부; 및
    상기 리드펄스신호 및 상기 출력인에이블신호에 응답하여 상기 리드제어신호를 출력하는 리드제어신호 출력부를 포함하는 데이터 출력회로.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서, 상기 인에이블신호 생성부는
    상기 리드펄스신호 및 상기 버스트종료신호에 응답하여 상기 제1 인에이블신호를 생성하는 제1 인에이블신호 생성부; 및
    상기 제1 인에이블신호를 클럭신호의 소정주기 구간만큼 레벨시프팅하여 상기 제2 인에이블신호를 생성하는 제2 인에이블신호 생성부를 포함하는 데이터 출력회로.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서, 상기 제1 인에이블신호 생성부는
    상기 리드펄스신호의 펄스가 인가되는 구간부터 상기 버스트종료신호가 인에 이블되는 구간까지 인에이블되는 상기 제1 인에이블신호를 출력하는 제1 인에이블신호 출력부를 포함하는 데이터 출력회로.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서, 상기 제1 인에이블신호 출력부는
    상기 버스트종료신호에 응답하여 상기 리드펄스신호를 입력받아 출력노드를 구동하는 구동부; 및
    상기 출력노드의 신호를 래치하는 래치부를 포함하는 데이터 출력회로.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서, 상기 전달부는
    상기 제1 인에이블신호에 응답하여 상기 제1 카스레이턴시신호를 출력노드로 전달하는 제1 전달부; 및
    상기 제2 인에이블신호에 응답하여 상기 제2 카스레이턴시신호를 상기 출력노드로 전달하는 제2 전달부를 포함하는 데이터 출력회로.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서, 상기 리드제어신호 출력부는
    상기 리드펄스신호를 반전시켜 셋신호를 생성하는 인버터;
    상기 출력인에이블신호의 펄스폭을 조절하여 리셋신호를 생성하는 리셋신호 생성부; 및
    상기 셋신호 및 상기 리셋신호를 입력받아 상기 리드제어신호를 생성하는 SR래치를 포함하는 데이터 출력회로.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서, 상기 리셋신호 생성부는
    상기 출력인에이블신호를 소정 구간만큼 반전지연시키는 지연라인; 및
    상기 지연라인의 출력신호 및 상기 출력인에이블신호를 입력받아 논리연산을 수행하는 논리소자를 포함하는 데이터 출력회로.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 멀티플렉서는
    상기 리드제어신호에 응답하여 상기 테스트모드신호를 전달하는 제1 전달소자; 및
    낮은 문턱전압을 갖는 MOS 트랜지스터로 구성되어, 상기 리드제어신호에 응답하여 상기 글로벌입출력라인신호를 전달하되, 상기 리드 동작 구간이 아닌 경우 상기 글로벌입출력라인신호의 전달을 중단하는 제2 전달소자를 포함하는 데이터 출력회로.
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KR20080019459A (ko) * 2006-08-28 2008-03-04 삼성전자주식회사 메모리 장치 및 그 테스트 방법

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