KR100837805B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는, 하나의 메모리 블록으로부터 복수 개의 데이터를 동시에 전달 받는 복수 개의 로컬 입출력 라인 쌍; 상기 복수 개의 로컬 입출력 라인 쌍으로부터 전달되는 데이터를 각각 구동하는 복수 개의 글로벌 출력 드라이버; 데이터 출력 동작을 위한 커맨드들로부터 변환 제어 신호를 생성하는 변환 제어부; 및 상기 변환 제어 신호와 복수 개의 컬럼 선택 신호의 제어에 따라 상기 복수 개의 글로벌 출력 드라이버로부터 전달되는 복수 개의 데이터를 글로벌 입출력 라인에 전달하는 직렬 변환부;를 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 로컬 입출력 라인, 글로벌 입출력 라인

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 동작을 설명하기 위한 블록도,
도 2는 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 동작을 설명하기 위한 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 동작을 설명하기 위한 블록도,
도 4는 도 3에 도시한 변환 제어부의 구성도,
도 5는 도 3에 도시한 직렬 변환부의 구성도,
도 6은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 메모리 셀 블록 20 : 센스 앰프부
30 : 컬럼 선택부 40 : 글로벌 출력 드라이버
50 : 변환 제어부 60 : 직렬 변환부
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 데이터 출력 속도를 향상시킨 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 로우 어드레스(Row Address)에 의해 지정된 워드라인을 선택하여 해당 메모리 셀을 활성화시킨다. 그리고 컬럼 어드레스(Column Address)로부터 지정되는 컬럼 선택 신호를 활성화시켜 해당 메모리 셀에 대한 데이터의 입출력 동작을 수행한다. 반도체 메모리 장치의 데이터 출력 동작시, 복수 개의 메모리 셀을 포함하는 메모리 셀 블록은 각 메모리 셀과 연결된 비트라인 쌍을 통해 센스 앰프 입출력 라인 쌍(SIO, /SIO)에 데이터를 전달한다. 이후, 센스 앰프 입출력 라인 쌍(SIO, /SIO)의 데이터는 로컬 입출력 라인 쌍(LIO, /LIO)을 통해 글로벌 입출력 드라이버에 전달되어 구동된 후 글로벌 입출력 라인(GIO)을 통해 데이터 출력 버퍼로 전송된다.
이하, 종래의 기술에 따른 반도체 메모리 장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 동작을 설명하기 위한 블록도로서, 각 메모리 블록(10)은 네 개의 메모리 셀을 포함하는 것으로 가정한 것이다.
도시한 것과 같이, 종래의 기술에 따른 반도체 메모리 장치는 메모리 셀 블록(10), 4개의 비트라인 쌍(BL, /BL), 센스 앰프부(20), 4개의 센스 앰프 입출력 라인 쌍(SIO, /SIO), 컬럼 선택 신호 1~4(YS<1:4>)의 인에이블 여부에 따라 해당 비트라인 쌍(BL, /BL)과 해당 센스 앰프 입출력 라인 쌍(SIO, /SIO)을 연결하는 4개의 컬럼 선택부(30), 상기 4개의 센스 앰프 입출력 라인 쌍(SIO, /SIO)과 연결되는 로컬 입출력 라인 쌍(LIO, /LIO) 및 상기 로컬 입출력 라인 쌍(LIO, /LIO)으로부터 전달되는 데이터를 구동하여 글로벌 입출력 라인(GIO)에 전달하는 글로벌 출력 드라이버(40)를 포함한다.
이와 같이 구성된 반도체 메모리 장치의 데이터 출력 동작시, 로우 어드레스가 해당 메모리 블록(10)을 선택하여 워드라인을 인에이블 시키면, 상기 메모리 블록(10)과 연결된 상기 센스 앰프부(20)의 센스 앰프들은 비트라인 센싱 동작을 수행하며, 각 비트라인 쌍(BL, /BL)에는 각 메모리 셀로부터 출력되어 증폭된 데이터가 실리게 된다. 이후, 상기 컬럼 선택 신호 1~4(YS<1:4>) 중 컬럼 어드레스에 의해 인에이블 된 컬럼 선택 신호(YS<i>)가 상기 4개의 컬럼 선택부(30) 중 어느 하나를 활성화시키면 해당 비트라인 쌍(BL, /BL)이 갖고 있는 데이터는 해당 센스 앰프 입출력 라인 쌍(SIO, /SIO)에 전달되고, 다시 상기 로컬 입출력 라인 쌍(LIO, /LIO)에 전달된다. 상기 글로벌 입출력 드라이버(40)는 상기 로컬 입출력 라인 쌍(LIO, /LIO)으로부터 전달된 데이터를 구동하여 상기 글로벌 입출력 라인(GIO)에 전달한다.
반도체 메모리 장치에는 많은 수의 메모리 블록(10)과 그 주변 장치들이 구비된다. 도 1은 설명의 편의상 그 중 하나만을 나타낸 것이다. 반도체 메모리 장치의 데이터 출력 동작시, 기 설정된 버스트 렝쓰(Burst Length)에 따라 복수 개의 메모리 블록(10)으로부터 하나씩 데이터가 출력되고, 상기 글로벌 입출력 라인(GIO)을 통해 데이터 출력 버퍼로 전달된다. 예를 들어, 버스트 렝쓰가 4인 경우 4개의 메모리 블록(10)으로부터 하나씩 데이터가 출력되어 4개의 데이터가 글로벌 입출력 라인(GIO)을 통해 데이터 출력 버퍼에 전달된다.
도 2는 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 동작을 설명하기 위한 타이밍도로서, 카스 레이턴시(CL)가 3으로, 버스트 렝쓰(BL)가 4로 설정된 반도체 메모리 장치를 예로 들어 나타낸 것이다. 또한 액티브 커맨드(ACT)의 입력 이후 리드 커맨드(RD)의 입력까지의 시간(이하, tRCD)은 3이며, 프리차지 커맨드(PCG)의 입력 이후 액티브 커맨드(ACT)의 재입력까지의 시간(tRP)은 3인 것으로 가정한다.
도면에는 클럭(clk), 데이터 출력을 위한 액티브(ACT), 리드(RD), 프리차지(PCG) 커맨드 및 글로벌 입출력 라인(GIO)에 출력되는 데이터(D0 ~ D7)들의 출력 타이밍이 도시되어 있다.
임의의 시점에 상기 액티브 커맨드(ACT)가 입력되면 클럭(clk)의 3주기 이후 상기 리드 커맨드(RD)가 입력된다. 버스트 렝쓰(BL)가 4이므로, 상기 프리차지 커맨드(PCG)는 상기 리드 커맨드(RD)와 클럭(clk)의 4주기만큼의 타이밍 차이를 갖고 입력되고, 이후 두 번째 데이터 출력 동작을 위한 액티브 커맨드(ACT)는 상기 프리차지 커맨드(PCG)의 입력으로부터 클럭(clk)의 3주기 이후 입력된다. 카스 레이턴시(CL)가 3이므로, 글로벌 입출력 라인(GIO)의 4개의 데이터(D0 ~ D3)는 리드 커맨드(RD)의 입력 시점에서 클럭(clk)의 3주기 이후 4개의 메모리 블록으로부터 전달 되기 시작한다.
상기 액티브 커맨드(ACT)가 재입력되고, 상술한 것과 같이 설정된 타이밍에 상기 리드 커맨드(RD)와 상기 프리차지 커맨드(PCG)가 차례로 입력되면 새로운 4개의 데이터(D4 ~ D7)에 대한 출력 동작이 수행된다. 일반적으로는, 이 때 데이터를 출력하는 4개의 메모리 블록은 최초 데이터를 출력한 4개의 메모리 블록과 다르다.
최초 출력된 4개의 데이터(D0 ~ D3)와 나중에 출력된 4개의 데이터(D4 ~ D7)의 출력 타이밍은 tRCD와 카스 레이턴시(CL)에 의해 클럭(clk)을 기준으로 6주기의 차이가 난다. 이처럼 종래에는 복수 개의 메모리 블록 중 하나의 메모리 블록으로부터 데이터를 한 개씩 출력하고 이를 조합하여 데이터를 출력하였고, 연속적인 데이터 출력시 타이밍 간격을 줄이는 것이 용이하지 않았다. 점점 더 고속화되는 반도체 메모리 장치의 추세로 볼 때, 이와 같은 타이밍 간격을 줄이는 것이 중요한 기술적 과제로 대두되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 하나의 메모리 블록당 복수 개의 로컬 입출력 라인을 구비하고, 이를 통해 동시에 출력되는 복수 개의 데이터를 래치하였다가 순차적으로 글로벌 입출력 라인에 전달함으로써 연속적인 데이터 출력시 타이밍 간격을 감소시켜 데이터 출력 동작 속도를 향상시키는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메 모리 장치는, 하나의 메모리 블록으로부터 복수 개의 데이터를 동시에 전달 받는 복수 개의 로컬 입출력 라인 쌍; 상기 복수 개의 로컬 입출력 라인 쌍으로부터 전달되는 데이터를 각각 구동하는 복수 개의 글로벌 출력 드라이버; 데이터 출력 동작을 위한 커맨드들로부터 변환 제어 신호를 생성하는 변환 제어부; 및 상기 변환 제어 신호와 복수 개의 컬럼 선택 신호의 제어에 따라 상기 복수 개의 글로벌 출력 드라이버로부터 전달되는 복수 개의 데이터를 글로벌 입출력 라인에 전달하는 직렬 변환부;를 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 하나의 메모리 블록으로부터 복수 개의 데이터를 동시에 전달 받는 복수 개의 로컬 입출력 라인; 데이터 출력 동작을 위한 커맨드들을 입력 받아 가장 빠른 컬럼 선택 신호보다 클럭의 한 주기만큼 빨리 인에이블 되는 변환 제어 신호를 생성하는 변환 제어부; 및 상기 변환 제어 신호가 인에이블 되면 상기 복수 개의 로컬 입출력 라인의 복수 개의 데이터를 동시에 입력 받고, 복수 개의 컬럼 선택 신호가 순차적으로 인에이블 됨에 따라 상기 복수 개의 데이터를 순차적으로 글로벌 입출력 라인에 전달하는 직렬 변환부;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 동작을 설명하기 위한 블록도로서, 각 메모리 블록(10)은 네 개의 메모리 셀을 포함하는 것으로 가 정한 것이다.
도시한 바와 같이, 본 발명에 따른 반도체 메모리 장치는, 메모리 셀 블록(10), 4개의 비트라인 쌍(BL, /BL), 센스 앰프부(20), 4개의 센스 앰프 입출력 라인 쌍(SIO, /SIO), 상기 4개의 센스 앰프 입출력 라인 쌍(SIO, /SIO)과 연결되는 4개의 로컬 입출력 라인 쌍(LIO, /LIO), 상기 4개의 로컬 입출력 라인 쌍(LIO, /LIO)으로부터 전달되는 4개의 데이터를 각각 구동하는 4개의 글로벌 출력 드라이버(40), 리드 커맨드(RD), 프리차지 커맨드(PCG), 컬럼 액세스 스트로브 신호(CAS), 뱅크 액티브 신호(BA)로부터 변환 제어 신호(cvt)를 생성하는 변환 제어부(50) 및 상기 변환 제어 신호(cvt)와 컬럼 선택 신호 1 ~ 4(YS<1:4>)의 제어에 따라 상기 글로벌 출력 드라이버(40)로부터 전달되는 4개의 데이터를 글로벌 입출력 라인(GIO)에 전달하는 직렬 변환부(60)를 포함한다.
이와 같이 구성된 반도체 메모리 장치의 데이터 출력 동작시, 로우 어드레스가 해당 메모리 블록(10)을 선택하여 워드라인을 인에이블 시키면, 상기 메모리 블록(10)과 연결된 상기 센스 앰프부(20)의 센스 앰프들은 비트라인 센싱 동작을 수행하며, 각 비트라인 쌍(BL, /BL)에는 각 메모리 셀로부터 출력되어 증폭된 데이터가 실리게 된다. 이후, 상기 4개의 비트라인 쌍(BL, /BL)이 각각 갖고 있는 데이터는 각각 4개의 센스 앰프 입출력 라인 쌍(SIO, /SIO)에 전달되고, 다시 상기 4개의 로컬 입출력 라인 쌍(LIO, /LIO)에 전달된다. 상기 4개의 글로벌 입출력 드라이버(40)는 상기 4개의 로컬 입출력 라인 쌍(LIO, /LIO)으로부터 전달되는 4개의 데이터를 각각 구동한다.
상기 변환 제어부(50)는 데이터 출력 동작을 위한 커맨드들, 즉 상기 리드 커맨드(RD), 상기 프리차지 커맨드(PCG), 상기 컬럼 액세스 스트로브 신호(CAS) 및 상기 뱅크 액티브 신호(BA)로부터 상기 변환 제어 신호(cvt)를 생성한다. 이 때 상기 변환 제어 신호(cvt)는 상기 컬럼 선택 신호 1 ~ 4(YS<1:4>) 중 가장 빨리 인에이블 되는 컬럼 선택 신호(예를 들어, 컬럼 선택 신호 1(YS<1>)보다 클럭의 한 주기만큼 빨리 인에이블 되는 신호이다. 이후 상기 직렬 변환부(60)는 상기 변환 제어 신호(cvt)가 인에이블 되면 상기 4개의 글로벌 입출력 드라이버(40)로부터 4개의 데이터를 동시에 입력 받고, 상기 컬럼 선택 신호 1 ~ 4(YS<1:4>)가 순차적으로 인에이블 됨에 따라 입력된 4개의 데이터를 순차적으로 상기 글로벌 입출력 라인(GIO)에 출력한다.
도 4는 도 3에 도시한 변환 제어부의 구성도이다.
상기 변환 제어부(50)는 상기 리드 커맨드(RD), 상기 프리차지 커맨드(PCG), 상기 컬럼 액세스 스트로브 신호(CAS) 및 상기 뱅크 액티브 신호(BA)로부터 제어 인에이블 신호(cten)를 생성하는 제어 인에이블 신호 생성부(510) 및 상기 제어 인에이블 신호(cten)를 입력 받아 상기 변환 제어 신호(cvt)를 생성하는 변환 제어 신호 생성부(520)를 포함한다.
여기에서 상기 제어 인에이블 신호 생성부(510)는 게이트 단에 상기 리드 커맨드(RD)를 입력 받고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 제 1 노드(N1)와 연결되는 제 1 트랜지스터(TR1), 게이트 단에 상기 프리차지 커맨드(PCG)를 입력 받고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 연결되는 제 2 트랜지스터(TR2), 게이트 단에 상기 컬럼 액세스 스트로브 신호(CAS)가 입력되고 소스 단이 상기 제 1 노드(N1)와 연결되며 드레인 단이 제 2 노드(N2)와 연결되는 제 3 트랜지스터(TR3), 게이트 단에 상기 컬럼 액세스 스트로브 신호(CAS)가 입력되고 드레인 단이 상기 제 2 노드(N2)와 연결되는 제 4 트랜지스터(TR4), 게이트 단에 상기 뱅크 액티브 신호(BA)가 입력되고 드레인 단이 상기 제 4 트랜지스터(TR4)의 소스 단과 연결되며 소스 단이 접지되는 제 5 트랜지스터(TR5), 상기 제 2 노드(N2)에 형성되는 신호를 입력 받는 제 1 인버터(IV1) 및 상기 제 1 인버터(IV1)와 래치 구조를 형성하는 제 2 인버터(IV2)를 포함한다.
그리고 상기 변환 제어 신호 생성부(520)는 지연기(DLY), 낸드 게이트(ND) 및 제 3 인버터(IV3)를 포함하는 일반적인 펄스 발생기의 구성을 갖는다.
여기에서 상기 리드 커맨드(RD)와 상기 프리차지 커맨드(PCG)는 로우 인에이블(Row Enable) 신호이고, 상기 컬럼 액세스 스트로브 신호(CAS)는 클럭의 반주기 보다 짧은 폭의 인에이블 타임을 갖는 펄스 신호이다.
도 3에 도시한 메모리 블록(10)을 포함하는 메모리 뱅크의 활성화를 위해서는 해당 뱅크 액티브 신호(BA)가 인에이블 되어야 한다. 상기 제 1 노드(N1)는 상기 리드 커맨드(RD)의 인에이블 구간 동안 상기 외부 공급전원(VDD)을 공급 받아 하이 레벨(High Level)의 전위를 갖게 되고, 상기 컬럼 액세스 스트로브 신호(CAS)의 디스에이블 구간 동안 상기 제 2 노드(N2) 또한 하이 레벨의 전위를 갖는다. 따라서 상기 제 1 인버터(IV1)를 통해 출력되는 상기 제어 인에이블 신호(cten)는 로 우 레벨(Low Level)로 디스에이블 된다.
이후, 상기 컬럼 액세스 스트로브 신호(CAS)가 인에이블 되면 상기 제 2 노드(N2)는 로우 레벨의 전위를 갖게 된다. 따라서 상기 제어 인에이블 신호(cten)는 하이 레벨로 인에이블 된다. 이후 상기 컬럼 액세스 스트로브 신호(CAS)가 디스에이블 되어도 상기 제 1 및 제 2 인버터(IV1, IV2)가 이루는 래치 구성에 의해 상기 제어 인에이블 신호(cten)의 인에이블 상태는 유지된다. 그러나 상기 뱅크 액티브 신호(BA)가 디스에이블 되고 상기 프리차지 커맨드(PCG)가 인에이블 되면 다시 상기 제 2 노드(N2)의 전위는 로우 레벨로 디스에이블 된다.
상기 변환 제어 신호 생성부(520)는 상기 제어 인에이블 신호(cten)의 펄스 폭 및 인에이블 시점을 제어하여 상기 변환 제어 신호(cvt)를 생성한다. 이 때 생성되는 상기 변환 제어 신호(cvt)는 바람직하게는 상기 컬럼 선택 신호 1 ~ 4(YS<1:4>) 중 가장 빨리 인에이블 되는 컬럼 선택 신호(예를 들어, 컬럼 선택 신호 1(YS<1>)보다 클럭의 한 주기만큼 빠른 타이밍에 인에이블 된다.
도 5는 도 3에 도시한 직렬 변환부의 구성도이다.
도시한 것과 같이, 상기 직렬 변환부(60)는 상기 변환 제어 신호(cvt)가 인에이블 되면 상기 4개의 글로벌 출력 드라이버(40)로부터 각각 전달되는 데이터(D0 ~ D3)를 래치하고 상기 컬럼 선택 신호 1 ~ 4(YS<1:4>) 중 해당 컬럼 선택 신호(YS<i>)가 인에이블 되면 래치된 데이터를 출력하는 제 1 ~ 4 래치부(610 ~ 640)를 포함한다.
여기에서 상기 제 1 래치부(610)는 상기 변환 제어 신호(cvt)가 인에이블 되 면 상기 글로벌 출력 드라이버(40)로부터 전달되는 데이터(D0)를 통과시키는 제 1 스위칭 소자, 상기 제 1 스위칭 소자를 통과한 데이터를 저장하는 래치기 및 상기 컬럼 선택 신호 1(YS<1>)가 인에이블 되면 상기 래치기에 저장된 데이터를 상기 글로벌 입출력 라인(GIO)에 출력하는 제 2 스위칭 소자를 포함한다.
도면을 통해, 상기 제 1 스위칭 소자는 제 6 트랜지스터(TR6)로, 상기 래치기는 제 4 인버터(IV4)와 제 5 인버터(IV5)로, 상기 제 2 스위칭 소자는 제 7 트랜지스터(TR7)로 구현됨을 알 수 있다.
마찬가지로, 제 2 래치부(620)는 제 8 트랜지스터(TR8), 제 6 인버터(IV6), 제 7 인버터(IV7) 및 제 9 트랜지스터(TR9)를 포함하고, 제 3 래치부(630)는 제 10 트랜지스터(TR10), 제 8 인버터(IV8), 제 9 인버터(IV9) 및 제 11 트랜지스터(TR11)를 포함하며, 제 4 래치부(640)는 제 12 트랜지스터(TR12), 제 10 인버터(IV10), 제 11 인버터(IV11) 및 제 13 트랜지스터(TR13)를 포함하여, 상기 제 1 래치부(610)와 같은 구조로 구성된다는 것을 확인할 수 있다.
이와 같은 구성에 의해 변환 제어 신호(cvt), 컬럼 선택 신호 1(YS<1>), 컬럼 선택 신호 2(YS<2>), 컬럼 선택 신호 3(YS<3>) 및 컬럼 선택 신호 4(YS<4>)가 순차적으로 인에이블 되며, 이에 따라 상기 4개의 글로벌 출력 드라이버(40)로부터 동시에 전달되는 4개의 데이터(D0 ~ D3)는 상기 직렬 변환부(50)에 동시에 저장된 후 순차적으로 한 개씩 상기 글로벌 입출력 라인(GIO)에 전달된다.
도 6은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 동작을 설명하기 위한 타이밍도로서, 도 2의 종래 기술에 대한 도면과 같이, 카스 레이턴시(CL)가 3, 버스트 렝쓰(BL)가 4, 액티브 커맨드(ACT)의 입력 이후 리드 커맨드(RD)의 입력까지의 시간(이하, tRCD)은 3, 프리차지 커맨드(PCG)의 입력 이후 액티브 커맨드(ACT)의 재입력까지의 시간(tRP)은 3인 것으로 가정한 것이다.
도면에는 클럭(clk), 액티브(ACT), 리드(RD), 프리차지(PCG) 커맨드 및 글로벌 입출력 라인(GIO)에 출력되는 데이터(D0 ~ D7)들의 출력 타이밍이 도시되어 있다.
상기 글로벌 입출력 라인(GIO)의 4개의 데이터(D0 ~ D3)는 어느 하나의 메모리 블록(10)에서 동시에 출력된 후, 해당 직렬 변환부(60)에 래치되었다가 한 개씩 순차적으로 출력된 것이다. 따라서 반도체 메모리 장치는 상기 4개의 데이터(D0 ~ D3)가 글로벌 입출력 라인(GIO)에 모두 출력된 후까지 기다린 후 어느 하나의 메모리 블록(10)의 데이터 출력 동작을 지시할 필요가 없다. 이는 도시한 바와 같이, 상기 리드 커맨드(RD)와 상기 프리차지 커맨드(PCG)의 타이밍 간격이 짧아진 것을 통해 확인할 수 있다. 즉, 상기 직렬 변환부(60)로부터 상기 글로벌 입출력 라인(GIO)에 상기 4개의 데이터(D0 ~ D3)가 순차적으로 전달되는 동안 상기 액티브 커맨드(ACT)가 입력되고, 상기 글로벌 입출력 라인(GIO)에 상기 4개의 데이터(D0 ~ D3)가 모두 전달되는 즉시 새로운 네 개의 데이터(D4 ~ D7)가 어느 하나의 메모리 블록(10)으로부터 어느 하나의 직렬 변환부(60)로 출력되는 동작이 가능하게 된다. 도면을 통해, 본 발명에서는 최초 출력된 4개의 데이터(D0 ~ D3)와 나중에 출력된 4개의 데이터(D4 ~ D7)의 출력 타이밍은 클럭(clk)을 기준으로 3주기의 차이가 나며, 이는 종래 기술에 비해 클럭(clk)을 기준으로 3주기만큼 빨라진 것임을 알 수 있다.
이와 같은 동작은 반도체 메모리 장치의 카스 레이턴시(CL) 및 버스트 렝쓰에 따라 다양하게 구현될 수 있으나, 상기 직렬 변환부(60)에 데이터를 래치하였다가 순차적으로 글로벌 입출력 라인(GIO)에 출력하는 본 발명의 기술적 요지는 다양하게 활용되는 반도체 메모리 장치에 대하여 널리 적용 가능하다. 즉, 본 발명은 각 메모리 블록 간의 데이터 출력 타이밍 간격을 현저히 감소시키는 기술을 제공하는 것이며, 이에 따라 반도체 메모리 장치의 데이터 출력 속도를 보다 빠르게 하여 반도체 메모리 장치의 동작 효율을 향상시킬 수 있게 하는 것이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치는, 하나의 메모리 블록당 복수 개의 로컬 입출력 라인을 구비하고, 이를 통해 동시에 출력되는 복수 개의 데이터를 래치하였다가 순차적으로 글로벌 입출력 라인에 전달함으로써 연속적인 데이터 출력시 타이밍 간격을 감소시켜 데이터 출력 동작 속도를 향상시키는 효과가 있 다.

Claims (21)

  1. 하나의 메모리 블록으로부터 복수 개의 데이터를 동시에 전달 받는 복수 개의 로컬 입출력 라인 쌍;
    상기 복수 개의 로컬 입출력 라인 쌍으로부터 전달되는 데이터를 각각 구동하는 복수 개의 글로벌 출력 드라이버;
    데이터 출력 동작을 위한 커맨드들로부터 변환 제어 신호를 생성하는 변환 제어부; 및
    상기 변환 제어 신호와 복수 개의 컬럼 선택 신호의 제어에 따라 상기 복수 개의 글로벌 출력 드라이버로부터 전달되는 복수 개의 데이터를 글로벌 입출력 라인에 전달하는 직렬 변환부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 로컬 입출력 라인 쌍의 개수는 버스트 렝쓰에 따라 결정되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    데이터 출력 동작을 위한 커맨드들은 리드 커맨드, 프리차지 커맨드, 컬럼 액세스 스트로브 신호 및 뱅크 액티브 신호인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 변환 제어 신호는 상기 복수 개의 컬럼 선택 신호 중 가장 빨리 인에이블 되는 신호보다 클럭의 한 주기만큼 빨리 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 변환 제어부는,
    상기 리드 커맨드, 상기 프리차지 커맨드, 상기 컬럼 액세스 스트로브 신호 및 상기 뱅크 액티브 신호로부터 제어 인에이블 신호를 생성하는 제어 인에이블 신호 생성부; 및
    상기 제어 인에이블 신호를 입력 받아 상기 변환 제어 신호를 생성하는 변환 제어 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 인에이블 신호 생성부는,
    게이트 단에 상기 리드 커맨드를 입력 받고 소스 단에 외부 공급전원이 인가되며 드레인 단이 제 1 노드와 연결되는 제 1 트랜지스터;
    게이트 단에 상기 프리차지 커맨드를 입력 받고 소스 단에 상기 외부 공급전원이 인가되며 드레인 단이 상기 제 1 노드에 연결되는 제 2 트랜지스터;
    게이트 단에 상기 컬럼 액세스 스트로브 신호가 입력되고 소스 단이 상기 제 1 노드와 연결되며 드레인 단이 제 2 노드와 연결되는 제 3 트랜지스터;
    게이트 단에 상기 컬럼 액세스 스트로브 신호가 입력되고 드레인 단이 상기 제 2 노드와 연결되는 제 4 트랜지스터;
    게이트 단에 상기 뱅크 액티브 신호가 입력되고 드레인 단이 상기 제 4 트랜지스터의 소스 단과 연결되며 소스 단이 접지되는 제 5 트랜지스터;
    상기 제 2 노드에 형성되는 신호를 입력 받는 제 1 인버터; 및
    상기 제 1 인버터와 래치 구조를 형성하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 변환 제어 신호 생성부는 지연기, 낸드 게이트 및 인버터를 포함하는 펄스 발생기인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 4 항에 있어서,
    상기 직렬 변환부는 상기 변환 제어 신호가 인에이블 되면 상기 복수 개의 글로벌 출력 드라이버로부터 각각 전달되는 데이터를 래치하고 상기 복수 개의 컬럼 선택 신호 중 해당 컬럼 선택 신호가 인에이블 되면 래치된 데이터를 출력하는 복수 개의 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수 개의 래치부 중 어느 하나는,
    상기 변환 제어 신호가 인에이블 되면 해당 글로벌 출력 드라이버로부터 전달되는 데이터를 통과시키는 제 1 스위칭 소자;
    상기 제 1 스위칭 소자를 통과한 데이터를 저장하는 래치기; 및
    해당 컬럼 선택 신호가 인에이블 되면 상기 래치기에 저장된 데이터를 상기 글로벌 입출력 라인에 출력하는 제 2 스위칭 소자;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 래치부의 개수는 버스트 렝쓰에 따라 결정되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 하나의 메모리 블록으로부터 복수 개의 데이터를 동시에 전달 받는 복수 개의 로컬 입출력 라인;
    데이터 출력 동작을 위한 커맨드들을 입력 받아 가장 빠른 컬럼 선택 신호보다 클럭의 한 주기만큼 빨리 인에이블 되는 변환 제어 신호를 생성하는 변환 제어부; 및
    상기 변환 제어 신호가 인에이블 되면 상기 복수 개의 로컬 입출력 라인의 복수 개의 데이터를 동시에 입력 받고, 복수 개의 컬럼 선택 신호가 순차적으로 인에이블 됨에 따라 상기 복수 개의 데이터를 순차적으로 글로벌 입출력 라인에 전달하는 직렬 변환부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 로컬 입출력 라인 쌍의 개수는 버스트 렝쓰에 따라 결정되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    데이터 출력 동작을 위한 커맨드들은 리드 커맨드, 프리차지 커맨드, 컬럼 액세스 스트로브 신호 및 뱅크 액티브 신호인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 변환 제어 신호는 상기 복수 개의 컬럼 선택 신호 중 가장 빨리 인에이블 되는 신호보다 클럭의 한 주기만큼 빨리 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 변환 제어부는,
    상기 리드 커맨드, 상기 프리차지 커맨드, 상기 컬럼 액세스 스트로브 신호 및 상기 뱅크 액티브 신호로부터 제어 인에이블 신호를 생성하는 제어 인에이블 신호 생성부; 및
    상기 제어 인에이블 신호를 입력 받아 상기 변환 제어 신호를 생성하는 변환 제어 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제어 인에이블 신호 생성부는,
    게이트 단에 상기 리드 커맨드를 입력 받고 소스 단에 외부 공급전원이 인가되며 드레인 단이 제 1 노드와 연결되는 제 1 트랜지스터;
    게이트 단에 상기 프리차지 커맨드를 입력 받고 소스 단에 상기 외부 공급전원이 인가되며 드레인 단이 상기 제 1 노드에 연결되는 제 2 트랜지스터;
    게이트 단에 상기 컬럼 액세스 스트로브 신호가 입력되고 소스 단이 상기 제 1 노드와 연결되며 드레인 단이 제 2 노드와 연결되는 제 3 트랜지스터;
    게이트 단에 상기 컬럼 액세스 스트로브 신호가 입력되고 드레인 단이 상기 제 2 노드와 연결되는 제 4 트랜지스터;
    게이트 단에 상기 뱅크 액티브 신호가 입력되고 드레인 단이 상기 제 4 트랜 지스터의 소스 단과 연결되며 소스 단이 접지되는 제 5 트랜지스터;
    상기 제 2 노드에 형성되는 신호를 입력 받는 제 1 인버터; 및
    상기 제 1 인버터와 래치 구조를 형성하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 변환 제어 신호 생성부는 지연기, 낸드 게이트 및 인버터를 포함하는 펄스 발생기인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 14 항에 있어서,
    상기 직렬 변환부는 상기 변환 제어 신호가 인에이블 되면 상기 복수 개의 글로벌 출력 드라이버로부터 각각 전달되는 데이터를 래치하고 상기 복수 개의 컬럼 선택 신호 중 해당 컬럼 선택 신호가 인에이블 되면 래치된 데이터를 출력하는 복수 개의 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 복수 개의 래치부 중 어느 하나는,
    상기 변환 제어 신호가 인에이블 되면 해당 글로벌 출력 드라이버로부터 전달되는 데이터를 통과시키는 제 1 스위칭 소자;
    상기 제 1 스위칭 소자를 통과한 데이터를 저장하는 래치기; 및
    해당 컬럼 선택 신호가 인에이블 되면 상기 래치기에 저장된 데이터를 상기 글로벌 입출력 라인에 출력하는 제 2 스위칭 소자;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 래치부의 개수는 버스트 렝쓰에 따라 결정되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 11 항에 있어서,
    상기 복수 개의 로컬 입출력 라인으로부터 전달되는 데이터를 각각 구동하여 상기 직렬 변환 수단에 전달하는 복수 개의 글로벌 입출력 드라이버를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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