KR20000073441A - 글로벌 데이터 버스 래치 - Google Patents
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Abstract
본 발명은 고속으로 동작하는 반도체 메모리 장치에서, 내부의 데이터 버스에 충분한 시간 동안 데이터가 유지되도록 하여 데이터 버스의 타이밍 마진을 증가시키기 위하여, 글로벌 데이터 버스 및 로컬 데이터 버스를 포함하는 반도체 장치에 있어서, 제 1 글로벌 데이터 버스를 통해 전달되는 데이터를 수신하여 저장하고, 외부로부터의 제 1 제어 신호에 의하여 상기 저장된 데이터를 리셋시키기 위한 제 1 저장 유닛; 제 2 글로벌 데이터 버스를 통해 전달되는 상기 데이터의 반전 데이터를 수신하여 저장하고, 상기 제 1 제어 신호에 의하여 상기 저장된 데이터를 리셋시키기 위한 제 2 저장 유닛; 외부로부터의 제 2 제어 신호에 응답하여 상기 제 1 저장 유닛에 저장된 데이터를 제 1 로컬 데이터 버스에 전달하기 위한 제 1 로컬 데이터 버스 구동기; 및 상기 제 2 제어 신호에 응답하여 상기 제 2 저장 유닛에 저장된 데이터를 제 2 로컬 데이터 버스에 전달하기 위한 제 2 로컬 데이터 버스 구동기를 포함하는 글로벌 데이터 버스 래치를 제공한다.
Description
본 발명은 반도체 메모리 장치에 관한 것이며, 특히 고속으로 데이터가 전송되는 반도체 메모리 장치의 데이터 버스에 관한 것이다.
최근의 반도체 메모리 장치는 그 집적도와 동작 속도가 증가됨에 따라, 내부의 각 기능 블록들 사이의 데이터 전송도 고속화하여야 할 필요성이 증대되었다. 이에 따라, 메모리 셀 어레이를 복수개의 뱅크로 구분하고, 내부에서 데이터를 전송하기 위한 데이터 버스(data bus)를 로컬 데이터 버스(local data bus)("국지적 데이터 버스"라고도 함)와 글로벌 데이터 버스(global data bus)("전역 데이터 버스"라고도 함)로 구분하여 구현하는 방식이 제안되었다.
그러나, 기록 동작시 외부에서 입력된 데이터가 통과하여야 할 경로는 메모리 장치의 집적화가 진행됨에 따라 필수적으로 길어지게 되고, 이에 따라 RC 지연이 증가되어 내부 장치가 동작하여야 할 타이밍과 데이터가 전달되는 타이밍이 불일치하게 되는 가능성이 증가된다. 특히, 매우 높은 동작 주파수를 갖는 메모리 장치에서는, 입력되는 각 데이터가 고속으로 천이(transition)되어야 하는데, 이러한 고속의 데이터의 천이는 각 메모리 뱅크에서의 기록 구동기가 이를 충분히 수용할 수 없는 정도가 될 수 있다. 나아가, 상기 기록 구동기가 다음의 데이터를 처리하기 위하여는 반드시 소정 기간의 프리차지(precharge) 동작이 수행되어야 한다.
따라서, 이러한 문제점을 해결하기 위하여는, 상기 기록 구동기가 수용할 수 있는 정도의 시간 동안 각 데이터가 해당 데이터 버스에서 유지되어야 한다.
따라서, 본 발명의 목적은 고속으로 동작하는 반도체 메모리 장치에서, 내부의 데이터 버스에 충분한 시간 동안 데이터가 유지되도록 하여 데이터 버스의 타이밍 마진을 증가시키는 것이다.
도 1은 본 발명에 의한 글로벌 데이터 버스 래치의 한 실시예의 구체 회로도.
도 2는 본 발명에 의한 글로벌 데이터 버스 래치 제어 신호 생성 유닛의 구체 회로도.
도3은 도 1 및 도3의 글로벌 데이터 버스 래치의 동작 파형도.
* 도면의 주요 부분의 부호의 설명
102 : 제 1 저장 유닛 104 : 제 2 저장 유닛
106 : 제 1 로컬 데이터 버스 구동기
108 : 제 2 로컬 데이터 버스 구동기
상기의 목적을 달성하기 위하여, 본 발명은, 글로벌 데이터 버스 및 로컬 데이터 버스를 포함하는 반도체메모리장치에 있어서, 제 1 글로벌 데이터 버스를 통해 전달되는 데이터를 수신하여 저장하고, 외부로부터의 제 1 제어 신호에 의하여 상기 저장된 데이터를 리셋시키기 위한 제 1 저장 유닛; 제 2 글로벌 데이터 버스를 통해 전달되는 상기 데이터의 반전 데이터를 수신하여 저장하고, 상기 제 1 제어 신호에 의하여 상기 저장된 데이터를 리셋시키기 위한 제 2 저장 유닛; 외부로부터의 제 2 제어 신호에 응답하여 상기 제 1 저장 유닛에 저장된 데이터를 제 1 로컬 데이터 버스에 전달하기 위한 제 1 로컬 데이터 버스 구동기; 및 상기 제 2 제어 신호에 응답하여 상기 제 2 저장 유닛에 저장된 데이터를 제 2 로컬 데이터 버스에 전달하기 위한 제 2 로컬 데이터 버스 구동기를 포함하는 글로벌 데이터 버스 래치를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 관하여 상세히 설명한다.
먼저, 도 1을 참조하면, 도 1은 본 발명에 의한 글로벌 데이터 버스 래치의 한 실시예의 구체 회로도이다. 도시된 바와 같이, 본 발명의 글로벌 데이터 버스 래치(100)는, 제 1 글로벌 데이터 버스(GDB)를 통해 전달되는 데이터를 수신하여 저장하고 외부로부터의 제 1 제어 신호(rst)에 의하여 상기 저장된 데이터를 리셋시키기 위한 제 1 저장 유닛(102)과, 제 2 글로벌 데이터 버스(GDB_b)를 통해 전달되는 상기 데이터의 반전 데이터를 수신하여 저장하고 상기 제 1 제어 신호(rst)에 의하여 상기 저장된 데이터를 리셋시키기 위한 제 2 저장 유닛(104)과, 외부로부터의 제 2 제어 신호(we)에 응답하여 상기 제 1 저장 유닛(102)에 저장된 데이터를 제 1 로컬 데이터 버스(LDB)에 전달하기 위한 제 1 로컬 데이터 버스 구동기(106) 및 상기 제 2 제어 신호(we)에 응답하여 상기 제 2 저장 유닛(104)에 저장된 데이터를 제 2 로컬 데이터 버스(LDB)에 전달하기 위한 제 2 로컬 데이터 버스 구동기(108)를 포함한다.
상기 제 1 저장 유닛(102)은 상기 제 1 글로벌 데이터 버스(GDB)에 그 게이트가 접속되고 전원에 그 소오스가 접속된 제 1 PMOS 트랜지스터(p1)와, 상기 제 1 제어 신호(rst)를 그 게이트에 수신하며 상기 제 1 PMOS 트랜지스터(p1)의 드레인에 그 소오스가 접속된 제 2 PMOS 트랜지스터(p2)와, 상기 제 1 제어 신호(rst)를 그 게이트에 수신하며 상기 제 2 PMOS 트랜지스터(p2)의 드레인과 접지 사이에 접속된 제 1 NMOS 트랜지스터(n1)와, 상기 제 2 PMOS 트랜지스터(p2)와 상기 제 1 NMOS 트랜지스터(n1)와, 상기 제 1 로컬 데이터 버스 구동기(106) 사이에 접속된 제 1 보조 래치(L1)와, 상기 제 1 보조 래치(L1)의 출력을 반전시키기 위한 제 1 인버터(I1)를 포함한다.
이와 유사하게, 상기 제 2 상기 저장 유닛(104)은 상기 제 2 글로벌 데이터 버스(GDB_b)에 그 게이트가 접속되고 전원에 그 소오스가 접속된 제 3 PMOS 트랜지스터(p3)와, 상기 제 1 제어 신호(rst)를 그 게이트에 수신하며 상기 제 3 PMOS 트랜지스터(p3)의 드레인에 그 소오스가 접속된 제 4 PMOS 트랜지스터(p4)와, 상기 제 1 제어 신호(rst)를 그 게이트에 수신하며 상기 제 4 PMOS 트랜지스터(p4)의 드레인과 접지 사이에 접속된 제 2 NMOS 트랜지스터(n2)와, 상기 제 4 PMOS 트랜지스터(p4)와 상기 제 2 NMOS 트랜지스터(n2)와, 상기 제 2 로컬 데이터 버스 구동기(108) 사이에 접속된 제 2 보조 래치(L2)와, 상기 제 2 보조 래치(L2)의 출력을 반전시키기 위한 제 2 인버터(I2)를 포함한다.
또한, 상기 제 1 로컬 데이터 버스 구동기(106)는, 상기 제 2 제어 신호(we)를 그 게이트에 수신하며 전원에 그 소오스가 접속된 제 5 PMOS 트랜지스터(p5)와, 상기 제 2 제어 신호(we)를 그 게이트에 수신하며 그 드레인이 상기 제 5 PMOS 트랜지스터(p5)의 드레인에 접속된 제 3 NMOS 트랜지스터(n3)와, 상기 제 1 인버터(I1)의 출력에 그 게이트가 접속되며 상기 제 3 NMOS 트랜지스터(n3)와 접지 사이에 접속된 제 4 NMOS 트랜지스터(n4)를 포함한다. 상기 제 1 로컬 데이터 버스(LDB)는 상기 제 5 PMOS 트랜지스터(p5)와 상기 제 3 NMOS 트랜지스터(n3) 사이에 접속된다.
이와 유사하게, 상기 제 2 로컬 데이터 버스 구동기(108)는, 상기 제 2 제어 신호(we)를 그 게이트에 수신하며 전원에 그 소오스가 접속된 제 6 PMOS 트랜지스터(p6)와, 상기 제 2 제어 신호(we)를 그 게이트에 수신하며 그 드레인이 상기 제 6 PMOS 트랜지스터(p6)의 드레인에 접속된 제 5 NMOS 트랜지스터(n5)와, 상기 제 2 인버터(I2)의 출력에 그 게이트가 접속되며 상기 제 5 NMOS 트랜지스터(n5)와 접지 사이에 접속된 제 6 NMOS 트랜지스터(n6)를 포함한다. 상기 제 2 로컬 데이터 버스(LDB_b)는 상기 제 6 PMOS 트랜지스터(p6)와 상기 제 5 NMOS 트랜지스터(n5) 사이에 접속된다.
한편, 도2는 상기 제 1 제어 신호(rst) 및 제 2 제어 신호(we)를 생성하는 제어 신호 생성 유닛의 한 실시예에 관한 것으로서, 도면에 도시된 바와 같이, 상기 제어 신호 생성 유닛(200)은 외부로부터의 어드레스 확인 신호(add_conf), 뱅크 선택 신호(bank_sel) 및 기록 상태 신호(wt_st)를 수신하여 상기 제 1 제어 신호(rst) 및 제 2 제어 신호(we)를 생성한다.
상기 제어 신호 생성 유닛(200)은, 상기 뱅크 선택 신호(bank_sel)와 기록 상태 신호(wt_st)를 수신하는 제 1 앤드 게이트(202)와, 상기 어드레스 확인 신호(add_conf)의 반전 신호가 천이(transition)하는 것을 감지하여 소정 폭의 펄스를 생성하기 위한 제 1 펄스 생성기(204)와, 상기 제 1 펄스 생성기(204)로부터의 출력 신호와 상기 제 1 앤드 게이트(202)로부터의 출력 신호를 수신하여 상기 제 2 제어 신호(we)를 출력하는 제 2 앤드 게이트(206)를 포함한다.
또한, 상기 제어 신호 생성 유닛(200)은, 상기 제 2 제어 신호(we)의 천이를 감지하여 소정 폭의 펄스를 생성하기 위한 제 2 펄스 생성기(208)와, 상기 제 2 펄스 생성기(208)로부터의 출력 신호와 상기 제 1 앤드 게이트(202)로부터의 출력 신호를 수신하여 상기 제 1 제어 신호(rst)를 출력하는 제 1 낸드 게이트(210)를 포함한다.
이제, 도 3을 참조하여 본 발명의 글로벌 데이터 버스 래치(100)의 동작을 설명한다. 도 3은 도 1의 글로벌 데이터 버스 래치(100)의 동작 파형도이다.
먼저, 제1 및 제2 제어신호에 대해 간단히 설명하면, 기록 상태 신호(wt_st)가 활성화되어 라이트 상태가 되고 뱅크선택신호(bank_sel)에 의해 원하는 뱅크가 선택되면, 어드레스확인신호(add_conf)에 의해 제 2 제어 신호(we)와 제1 제어신호(rst)가 생성된다.
제2제어신호(we)는 상기 기록 상태 신호(wt_st)와 뱅크선택신호(bank_sel)가 로직 "하이"이고 어드레스확인신호(add_conf)의 라이징에지(rising edge)에서 로직 "하이"로 액티브되고, 폴링에지(falling edge)에서 로직 "로우"로 디스에이블되는 신호이다. 제1제어신호(rst)는 상기 제2제어신호(we)가 "하이"에서 "로우"로 천이될 때 "하이"의 펄스로 액티브되는 리셋 신호이다.
제1기록동작에서 제1제어신호 rst가 로직 "하이"의 펄스로 도1의 글로벌데이터버스래치로 인가되면 제1 및 제2 저장 유닛(102, 104)의 NMOS트랜지스터(n1, n2)의 게이트단으로 인가되어 소스-드레인 경로를 통해 제1 및 제2 보조래치(L1, L2)의 입력단을 로직 "로우"로 리셋한다.
상기 제1제어신호 rst가 로직 "로우"로 떨어져 제1 및 제2 글로벌데이터버스 GDB와 GDB_b의 신호를 감지하여 제1 또는 제2 저장 유닛(102, 104)에 저장하기 위해 PMOS트랜지스터(P2, P4)를 턴-온시킨 상태에서, 글로벌데이터버스 GDB에 "로우" 데이터가 실리면 이 데이터는 PMOS트랜지스터(P1, P2)를 통해 제1저장유닛(102)에 저장된다.
제2제어신호(we)는 로직 "로우"를 유지하여 제1 및 제2 로컬 데이터 버스 구동기(106, 108)에 인가되어 풀업 PMOS트랜지스터 P5와 P6를 턴-온시켜 로컬데이터버스 LDB와 LDB_b를 로직 "하이"로 프리차지하다가, 제2제어신호(we)가 "하이"로 액티브되어 NMOS트랜지스터 n3와 n5를 턴-온시키면 제1저장유닛(102)에 저장된 "로우" 데이터가 제1인버터 I1에 의하여 반전되어 NMOS트랜지스터 n4를 턴-온시켜 직렬로 연결된 NMOS트랜지스터 n3와 n4의 소스-드레인 경로를 통해 "하이"로 플로우팅 되어 있던 로컬데이터버스 LDB를 "로우"로 바꾼다.
이와 유사하게, 제2기록동작에서 제2 글로벌데이터버스 GDB_b에 로직 "로우"의 데이터가 인가되면 제2저장유닛을 통해 제2 로컬데이터버스 LDB_b에 로직 "로우"의 데이터가 전달된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의하면, 고속으로 동작하는 메모리 장치에서 데이터 버스의 데이터 타이밍 여유를 증가시킬 수 있다.
Claims (6)
- 글로벌 데이터 버스 및 로컬 데이터 버스를 포함하는 반도체메모리장치에 있어서,제 1 글로벌 데이터 버스를 통해 전달되는 데이터를 수신하여 저장하고, 외부로부터의 제 1 제어 신호에 의하여 상기 저장된 데이터를 리셋시키기 위한 제 1 저장 유닛;제 2 글로벌 데이터 버스를 통해 전달되는 상기 데이터의 반전 데이터를 수신하여 저장하고, 상기 제 1 제어 신호에 의하여 상기 저장된 데이터를 리셋시키기 위한 제 2 저장 유닛;외부로부터의 제 2 제어 신호에 응답하여 상기 제 1 저장 유닛에 저장된 데이터를 제 1 로컬 데이터 버스에 전달하기 위한 제 1 로컬 데이터 버스 구동기; 및상기 제 2 제어 신호에 응답하여 상기 제 2 저장 유닛에 저장된 데이터를 제 2 로컬 데이터 버스에 전달하기 위한 제 2 로컬 데이터 버스 구동기를 포함하는 글로벌 데이터 버스 래치.
- 제 1 항에 있어서,상기 제 1 저장 유닛은,상기 제 1 글로벌 데이터 버스에 그 게이트가 접속되고 전원에 그 소오스가 접속된 제 1 PMOS 트랜지스터;상기 제 1 제어 신호를 그 게이트에 수신하며 상기 제 1 PMOS 트랜지스터의 드레인에 그 소오스가 접속된 제 2 PMOS 트랜지스터;상기 제 1 제어 신호를 그 게이트에 수신하며 상기 제 2 PMOS 트랜지스터의 드레인과 접지 사이에 접속된 제 1 NMOS 트랜지스터;상기 제 2 PMOS 트랜지스터의 드레인과 상기 제 1 로컬 데이터 버스 구동기 사이에 접속된 제 1 보조 래치; 및상기 제 1 보조 래치의 출력을 반전시키기 위한 제 1 인버터를 포함하는 글로벌 데이터 버스 래치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 저장 유닛은,상기 제 2 글로벌 데이터 버스에 그 게이트가 접속되고 전원에 그 소오스가 접속된 제 3 PMOS 트랜지스터;상기 제 1 제어 신호를 그 게이트에 수신하며 상기 제 3 PMOS 트랜지스터의 드레인에 그 소오스가 접속된 제 4 PMOS 트랜지스터;상기 제 1 제어 신호를 그 게이트에 수신하며 상기 제 4 PMOS 트랜지스터의 드레인과 접지 사이에 접속된 제 2 NMOS 트랜지스터;상기 제 4 PMOS 트랜지스터의 드레인과 상기 제 2 로컬 데이터 버스 구동기 사이에 접속된 제 2 보조 래치; 및상기 제 2 보조 래치의 출력을 반전시키기 위한 제 2 인버터를 포함하는 글로벌 데이터 버스 래치.
- 제 1 항에 있어서,상기 제 1 로컬 데이터 버스 구동기는,상기 제 2 제어 신호를 그 게이트에 수신하며 전원에 그 소오스가 접속된 제 1 PMOS 트랜지스터;상기 제 2 제어 신호를 그 게이트에 수신하며 그 드레인이 상기 제 1 PMOS 트랜지스터의 드레인에 접속된 제 1 NMOS 트랜지스터; 및상기 제 1 인버터의 출력에 그 게이트가 접속되며 상기 제 1 NMOS 트랜지스터와 접지 사이에 접속된 제 2 NMOS 트랜지스터를 포함하되,상기 제 1 로컬 데이터 버스는 상기 제 1 PMOS 트랜지스터와 상기 제 1 NMOS 트랜지스터 사이에 접속되는글로벌 데이터 버스 래치.
- 제 1 항 또는 제 4 항에 있어서,상기 제 2 로컬 데이터 버스 구동기는,상기 제 2 제어 신호를 그 게이트에 수신하며 전원에 그 소오스가 접속된 제 2 PMOS 트랜지스터;상기 제 2 제어 신호를 그 게이트에 수신하며 그 드레인이 상기 제 2 PMOS 트랜지스터의 드레인에 접속된 제 3 NMOS 트랜지스터; 및상기 제 2 인버터의 출력에 그 게이트가 접속되며 상기 제 3 NMOS 트랜지스터와 접지 사이에 접속된 제 4 NMOS 트랜지스터를 포함하되,상기 제 2 로컬 데이터 버스는 상기 제 2 PMOS 트랜지스터와 상기 제 3 NMOS 트랜지스터 사이에 접속되는글로벌 데이터 버스 래치.
- 제 1 항에 있어서,상기 제 1 및 제 2 제어 신호는 제어 신호 생성 유닛에 의하여 생성되되,상기 제어 신호 생성 유닛은,외부로부터의 뱅크 선택 신호와 기록 상태 신호를 수신하는 제 1 앤드 게이트;외부로부터의 어드레스 확인 신호의 반전 신호가 천이하는 것을 감지하여 소정 폭의 펄스를 생성하기 위한 제 1 펄스 생성기;상기 제 1 펄스 생성기로부터의 출력 신호와 상기 제 1 앤드 게이트로부터의 출력 신호를 수신하여 상기 제 2 제어 신호를 출력하는 제 2 앤드 게이트;상기 제 2 제어 신호의 천이를 감지하여 소정 폭의 펄스를 생성하기 위한 제 2 펄스 생성기;상기 제 2 펄스 생성기로부터의 출력 신호와 상기 제 1 앤드 게이트로부터의 출력 신호를 수신하여 상기 제 1 제어 신호를 출력하는 제 1 낸드 게이트를 포함하는 글로벌 데이터 버스 래치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990016718A KR100625818B1 (ko) | 1999-05-11 | 1999-05-11 | 글로벌 데이터 버스 래치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990016718A KR100625818B1 (ko) | 1999-05-11 | 1999-05-11 | 글로벌 데이터 버스 래치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000073441A true KR20000073441A (ko) | 2000-12-05 |
| KR100625818B1 KR100625818B1 (ko) | 2006-09-20 |
Family
ID=19584687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990016718A KR100625818B1 (ko) | 1999-05-11 | 1999-05-11 | 글로벌 데이터 버스 래치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100625818B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012242A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| KR100837805B1 (ko) * | 2006-11-14 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112712841A (zh) * | 2019-10-25 | 2021-04-27 | 长鑫存储技术(上海)有限公司 | 写操作电路、半导体存储器和写操作方法 |
-
1999
- 1999-05-11 KR KR1019990016718A patent/KR100625818B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012242A (ja) * | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| KR100837805B1 (ko) * | 2006-11-14 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100625818B1 (ko) | 2006-09-20 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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