KR100213225B1 - 기입 멀티플렉서 - Google Patents

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Abstract

2-비트 프리 패치 기능을 가지는 동기식 반도체 메모리 장치에 있어서, 이븐 데이터 기입 경로와 오드 데이터 기입 경로를 구비하고, 이븐 데이터 기입과 오드 데이터 기입이 2-비트 프리 패치 신호들에 의해서 제어되는 기입 멀티플렉서가 개시되어 있다. 2-비트 프리 패치 신호들로서는 이븐 데이터 기입 제어 신호와 오드 데이터 기입 제어 신호를 구비한다. 이븐 데이터 기입 경로는 데이터 입력 포트로부터 데이터를 입력하여 이븐 데이터 기입 제어 신호가 액티베이션되는 경우에만 이븐 어드레스의 데이터를 스위칭 하여 전송한다. 오드 데이터 기입 경로는 데이터 입력 포트로부터 데이터를 입력하여 오드 데이터 기입 제어 신호가 액티베이션되는 경우에만 오드 어드레스의 데이터를 스위칭 하여 전송한다. 이븐 데이터 기입 제어 신호와 오드 데이터 기입 제어 신호는 각각 내부 클럭 신호의 2 사이클 주기를 가지며, 내부 클럭 신호의 한 사이클 간격으로 번갈아 액티베이션된다. 본 발명에 의하면, 2-비트 프리 패치 기능을 가지는 동기식 반도체 메모리 장치에 있어서, 즉, 이븐 칼럼 어드레스와 오드 칼럼 어드레스가 동시에 액티베이션되고 이븐 칼럼 선택 라인과 오드 칼럼 선택 라인이 동시에 액티베이션되므로써 발생하는 데이터 기입 충돌 현상을 방지하는 효과를 가진다.

Description

기입 멀티플렉서
본 발명은 기입 멀티플렉서에 관한 것으로서, 특히 2-비트(Bit) 프리 패치(Prefatch) 기능을 가지는 동기식(Synchroneous) 반도체 메모리 장치에 유용한 기입(Write) 멀티플렉서(Multiplexer)에 관한 것이다.
동기식 반도체 메모리 장치는 일정한 주기를 가지고 동작하는 외부 시스템(System) 클럭(Clock)에 동기 되어 동작한다. 그러므로 동기식 반도체 메모리 장치는 주변 장치의 전반적인 성능 향상에 따라 고 속도, 고 주파수의 동작능력을 요구하고 있다.
동기식 반도체 메모리 장치의 동작이 고 속도화됨에 따라 종래의 파이프라인(Pipeline) 방식을 이용한 동기식 반도체 메모리 장치 내부 회로 동작이 주파수의 제약을 받게 되었다. 따라서, 2-비트 프리 패치라는 개념에 의한 내부 회로 동작 방식이 도입되고 있다.
2-비트 프리 패치 개념에 의한 내부 회로 동작의 방식은, 동기식 반도체 메모리 장치의 동작을 위해서 외부 명령이 인가되면 동기식 반도체 메모리 장치의 내부 회로들의 동작을 2 클럭 주기로 활성화시키는 방식이다. 따라서 내부 회로 동작에 있어서, 1 클럭 주기로 활성화되는 것에 비해 시간적 여유가 생기게 되어 외부 클럭 주파수에 의한 제약을 받지 않게 된다. 다시 말하면, 2-비트 프리 패치 방식을 사용하게 되면 대부분의 내부 회로들은 2 클럭 단위로 동작하게 되고, 데이터 입출력 동작은 외부 클럭에 동기 되어 1 클럭 단위로 수행되어 진다. 그러므로 내부 회로의 동작은 2 클럭 단위로 동작하게 됨에 따른 시간적 여유가 생기게 되면서 데이터 입출력은 1 클럭 단위로 수행됨으로 인해, 외부 장치들 간의 인터페이스(Interface) 관점에서 데이터 입출력 속도가 외부 클럭 속도에 대응될 수 있으므로 동기식 반도체 메모리 장치의 동작 성능을 향상시킬 수 있게 된다.
2-비트 프리 패치 방식으로 2N 룰(Rule)이 사용되고 있다. 2N 룰의 개념을 동기식 반도체 메모리 장치의 동작에 대해서 설명을 하면 다음과 같다.
동기식 반도체 메모리 장치는 기본적으로 버스트 길이(BL:Burst Length)라는 파라미터(Parameter)를 가지고 있다. 버스트 길이(BL)는 한 번의 데이터 입출력 명령에 의해, 데이터 입출력이 수행되는 기간을 클럭의 수로 나타내는 것이다. 즉 한 번의 입출력 명령에 의해 한 번의 입출력 동작 신호가 입력되게 되면 이에 따른 데이터 입출력은 버스트 길이(BL) 만큼 수행되게 된다. 예를 들면, 버스트 길이(BL)가 4인 동기식 반도체 메모리 장치에 있어서는 한 번의 입출력 명령에 의해 한 번의 입출력 동작 신호가 입력되게 되면, 4개의 데이터가 클럭에 동기 되어 순차적으로 입출력되게 된다. 이 때, 칼럼 어드레스의 개시 어드레스는 입출력 동작 명령이 입력되는 시점에 인가되어 지며, 인가된 칼럼 어드레스를 개시 어드레스로 하여 클럭에 동기 되어 내부적으로 칼럼 어드레스를 순차적으로 증가시켜 해당되는 메모리 셀의 데이터를 입출력시키게 된다. 이러한 입출력 동작 하에서의 칼럼 어드레스가 버스트 길이(BL)동안 클럭에 동기 되어 자동적으로 증가되면서 입출력되는 사실을 이용한 것이 2N 룰이다. 즉 입출력 동작 명령과 함께 인가된 데이터 어드레스를 Ai(n)이라고 하면 내부 칼럼 어드레스 버퍼에 의하여 CAi(n)이 발생하게 되고, 다음 클럭에 발생하게 되는 내부 칼럼 어드레스는 칼럼 어드레스 증가에 의해 CAi(n+1)가 됨을 알 수 있다 따라서, 입출력 동작 명령이 입력되는 시점에 인가되는 어드레스, Ai(n)과 Ai(n+1)에 해당하는 칼럼 어드레스, CAi(n)과 CAi(n+1)를 동시에 활성화시킴으로써 다음 클럭에 실행되어야 할 내부 회로의 동작을 1 클럭 앞당겨 실행시킬 수 있게 된다. 그리고 입출력 동작 명령이 인가된 시점으로부터 2 클럭 후에는 CAi(n+2)와 CAi(n+3)에 해당하는 내부 회로의 동작을 동시에 수행할 수 있게 되므로 인해 실제 내부 회로의 동작은 1 클럭 주기에서 2 클럭 주기로 시간적인 여유가 생기게 되는 것이다.
이러한 2N 룰을 적용하는 2-비트 프리 패치 기능을 가지는 동기식 반도체 메모리 장치는 입출력 동작 명령이 입력되는 시점에 인가되는 칼럼 어드레스, CAi(n)과 CAi(n+1)에 해당하는 칼럼 선택 라인들 CSLi(n)과 CSLi(n+1)을 동시에 인에이블 시키기 때문에, 특히 데이터 입력 모드에서의 데이터 기입 멀티플렉서가 2-비트 프리 패치 기능에 대응할 수 있어야 한다.
도 1은 종래의 기입 멀티플렉서를 포함하는 기입 회로의 회로도이다.
도 1을 참조하면, 종래의 기입 회로는 기입 멀티플렉서(100), 이븐 데이터 패스 트랜지스터(110), 및 오드 데이터 패스 트랜지스터(120)를 구비한다.
기입 멀티플렉서(100)는 인버터(101), 래치 수단들(102,106), 및 구동 수단들(104,108)을 구비한다.
인버터(101)는 데이터 입력 포트(Din)로부터 입력되는 데이터를 인버팅하여 출력한다.
래치 수단(102)은 데이터 입력 포트(Din)로부터 입력되어 인버터(101)에 의해 인버팅되어 있는 데이터를 한 클럭 주기동안 래치한다.
래치 수단(106)은 데이터 입력 포트(Din)로부터 입력되어 인버터(101)에 의해 인버팅되어 있는 데이터를 한 클럭 주기동안 래치한다.
구동 수단(104)은 래치 수단(102)에 의해 래치되어 있는 데이터를 구동하여 노드(111)로 출력한다.
구동 수단(108)은 래치 수단(106)에 의해 래치되어 있는 데이터를 구동하여 노드(121)로 출력한다.
이븐 데이터 패스 트랜지스터(110)는 드레인 단자가 노드(111)에 연결되어 있고, 소오스 단자가 해당되는 메모리 셀(CELL0)의 입력 포트에 연결되어 있으며 이븐 칼럼 선택 라인(CSL0)이 게이트 단자에 접속되어 있어 이븐 칼럼 선택 라인(CSL0)에 의해서 제어된다. 이븐 데이터 패스 트랜지스터(110)는 이븐 칼럼 선택 라인(CSL0)이 인에이블될 경우에만 기입 멀티플렉서(100)의 노드(111)에서 출력되는 데이터를 해당되는 메모리 셀(CELL0)의 입력 포트로 전달한다.
오드 데이터 패스 트랜지스터(120)는 드레인 단자가 노드(121)에 연결되어 있고, 소오스 단자가 해당되는 메모리 셀(CELL1)의 입력 포트에 연결되어 있으며 오드 칼럼 선택 라인(CSL1)이 게이트 단자에 접속되어 있어 오드 칼럼 선택 라인(CSL1)에 의해서 제어된다. 오드 데이터 패스 트랜지스터(120)는 오드 칼럼 선택 라인(CSL1)이 인에이블될 경우에만 기입 멀티플렉서(100)의 노드(121)에서 출력되는 데이터를 해당되는 메모리 셀(CELL1)의 입력 포트에 전달한다.
도 2는 종래의 기입 멀티플렉서에 있어서, 기입 명령이 인가되었을 때 기입 회로의 동작을 설명하기 위한 신호들의 타이밍도이다. 여기서, CLK, CMD, 및 CA는 각각 클럭 신호, 명령 신호, 및 칼럼 어드레스 신호를 나타낸다.
도 1과 2를 참조하면, 종래의 파이프라인(Pipeline) 방식에 있어서, 데이터 입력 명령과 함께 발생되는 데이터들(D0, D1, ...)은 버스트 길이(BL)에 해당되는 기간동안 클럭 신호(CLK)의 매 사이클마다 연속적으로 데이터 입력 포트(Din)로 입력이 된다. 클럭 신호(CLK)의 매 사이클마다 연속적으로 발생되어 입력되는 데이터들(D0, D1, ...)은 인버터(101)를 통하여 인버팅되어 래치 수단(102)과 래치 수단(106)에 동시에 입력되어 클럭 신호(CLK)의 한 사이클 동안 래치된다. 그리고 구동 수단(104)과 구동 수단(108)에 의해서 동시에 구동되어, 노드(111)와 노드(121)로 동시에 출력된다. 즉 노드(111)와 노드(121)에서는 입력된 데이터들(D0, D1, ...)을 클럭 신호(CLK)의 매 사이클마다 연속적으로 각각 동시에 출력한다. 기입 멀티플렉서(100)의 노드들(111,121)로부터 클럭 신호(CLK)의 매 사이클마다 연속적으로 출력되는 데이터들(D0, D1, ...)은, 해당되는 경로의 이븐 데이터 패스 트랜지스터(110)와 오드 데이터 패스 트랜지스터(120)의 드레인 단자들 각각에 입력이 된다. 이븐 데이터 패스 트랜지스터(110)와 오드 데이터 패스 트랜지스터(120)는 게이트 단자들에 접속되어 있는 이븐 칼럼 선택 라인(CSL0)과 오드 칼럼 선택 라인(CSL1)을 클럭 신호(CLK)의 한 사이클 주기로 각각 독립적으로 번갈아 인에이블 시킨다. 따라서, 이븐 데이터 패스 트랜지스터(110)의 드레인 단자에 메모리 셀(CELL0)에 해당되는 데이터가 입력될 때 이븐 칼럼 선택 라인(CSL0)이 인에이블 되어 해당되는 데이터가 메모리 셀(CELL0)에 전달된다. 마찬가지로, 오드 데이터 패스 트랜지스터(120)의 드레인 단자에 메모리 셀(CELL1)에 해당되는 데이터가 입력될 때 오드 칼럼 선택 라인(CSL1)이 인에이블 되어 해당되는 데이터가 메모리 셀(CELL1)에 전달된다.
이와 같은 종래의 기입 멀티플렉서를 포함하는 기입 회로가 2-비트 프리 패치 기능을 가지는 동기식 반도체 메모리 장치에 사용하는 데는 문제가 있다. 종래의 기입 멀티플렉서를 포함하는 기입 회로가 2-비트 프리 패치 기능을 가지는 동기식 반도체 메모리 장치에 사용될 때의 문제점을 도 1을 참조하여 설명하면 다음과 같다.
2-비트 프리 패치 기능을 가지는 동기식 반도체 메모리 장치에 있어서는 데이터 입력 포트(Din)에 입력되는 데이터들(D0,D1, ...)이 클럭 신호(CLK)의 매 사이클마다 연속적으로 입력되는 반면에 이븐 칼럼 선택 라인(CSL0)과 오드 칼럼 선택 라인(CSL1)이 클럭 신호(CLK)의 2 사이클 동안 동시에 인에이블 된다. 따라서, 클럭 신호(CLK)의 2 사이클 동안 이븐 데이터 패스 트랜지스터(110)와 오드 데이터 패스 트랜지스터(120)가 동시에 턴 온(Turn On)된다. 그러므로, 연속적으로 입력되는 데이터들(D0,D1, ...)중에서 클럭 신호(CLK)의 2 사이클에 해당되는 데이터들, 예를 들어 D0과 D1이, 2 클럭 사이클 동안 동시에 턴 온 되어 있는 이븐 데이터 패스 트랜지스터(110)와 오드 데이터 패스 트랜지스터(120)를 통하여 해당되는 메모리 셀들(CELL0,CELL1) 각각에 동시에 차례로 전달된다. 이러한 경우에 첫 번째로 전달되어 저장되는 데이터 D0은 두 번째로 전달되어 저장되는 데이터 D1 값에 의해 영향을 받게 되어 데이터의 기입이 제대로 이루어지지 않게 된다.
따라서, 본 발명의 목적은 2-비트 프리 패치 기능을 가지는 반도체 메모리 장치에 있어서, 데이터 기입 경로를 독립적으로 제어하여 2-비트 프리 패치 동작에 있어서 데이터 기입 충돌을 일으키지 않도록 하는 기입 멀티플렉서를 제공하는 데 있다.
도 1은 종래의 기입 멀티플렉서를 포함하는 기입 회로의 회로도이다.
도 2는 종래의 기입 멀티플렉서의 동작을 설명하기 위한 신호들의 타이밍도이다.
도 3은 본 발명의 실시예에 따른 기입 멀티플렉서의 회로도이다.
도 4는 본 발명의 실시예에 따른 기입 멀티플렉서에 있어서 2-비트 프리 패치 신호 발생기의 회로도이다.
도 5는 본 발명의 실시예에 따른 기입 멀티플렉서의 2-비트 프리 패치 신호 발생기에 있어서 칼럼 어드레스 신호 발생기의 회로도이다.
도 6은 본 발명의 실시예에 따른 기입 멀티플렉서의 2-비트 프리 패치 신호 발생기의 동작을 설명하기 위한 신호들의 타이밍도이다.
도 7은 본 발명의 실시예에 따른 기입 멀티플렉서의 동작을 설명하기 위한 신호들의 타이밍도이다.
도 8은 도 3의 본 발명의 실시예에 따른 기입 멀티플렉서의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
〈도면의 주요 부호에 대한 설명〉
Din: 데이터 입력 포트, CSL0,CSL1: 칼럼 선택 라인들,
CELL0, CELL1: 메모리 셀들의 입력 단자들, CLK: 내부클럭 신호,
CMDD: 칩 회로 동작 명령, CA: 칼럼 어드레스 신호,
PCAB: 칼럼 어드레스 제어 신호, A: 데이터 어드레스 신호,
P2NEVEV: 이븐 데이터 기입 제어 신호, P2N: 2-비트 프리 패치 신호,
P2NODD: 오드 데이터 기입 제어 신호, CAS: 칼럼 어드레스 스트로우브 신호.
상기 목적을 달성하기 위하여, 본 발명에 따른 기입 멀티플렉서는 이븐 데이터 기입 경로와 오드 데이터 기입 경로를 구비하고, 이븐 데이터 기입과 오드 데이터 기입이 2-비트 프리 패치 신호에 의해서 독립적으로 제어되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 기입 멀티플렉서는 2-비트 프리 패치 신호로서 이븐 데이터 기입 제어 신호와 오드 데이터 기입 제어 신호를 발생시키기 위한 2-비트 프리 패치 신호 발생기를 더 구비하는 것을 특징으로 한다.
이븐 데이터 기입 경로는 데이터 입력 포트로부터 데이터를 입력하여 이븐 데이터 기입 제어 신호의 제어 하에 이븐 데이터 기입 제어 신호가 액티베이션되는 경우에만 이븐 어드레스의 데이터를 스위칭 하여 전송한다.
오드 데이터 기입 경로는 데이터 입력 포트로부터 데이터를 입력하여 오드 데이터 기입 제어 신호의 제어 하에 오드 데이터 기입 제어 신호가 액티베이션되는 경우에만 오드 어드레스의 데이터를 스위칭 하여 전송한다.
2-비트 프리 패치 신호 발생기는 칼럼 어드레스 신호 발생기, 칼럼 어드레스 신호 전달기, 2-비트 프리 패치 신호 발생기, 및 구동부를 구비하고, 각각 내부 클럭 신호의 2 사이클 주기를 가지며, 내부 클럭 신호의 한 사이클 간격으로 서로 번갈아 액티베이션되는 이븐 데이터 기입 제어 신호와 오드 데이터 기입 제어 신호를 발생한다.
칼럼 어드레스 신호 발생기는 내부 클럭 신호와 칼럼 어드레스 제어 신호에 의해 제어되어, 데이터 입출력 명령과 함께 입력되는 데이터 어드레스를 입력하여 내부 클럭 신호의 2 사이클 주기에 해당되는 주기를 가지는 칼럼 어드레스 신호를 발생한다.
칼럼 어드레스 신호 전달기는 내부 클럭 신호와 칼럼 어드레스 제어 신호의 제어 하에 칼럼 어드레스 신호 발생기를 통해 발생되는 칼럼 어드레스 신호를 전달한다.
2-비트 프리 패치 신호 발생기는 칼럼 어드레스 신호 전달기로부터 전달되는 칼럼 어드레스 신호를 내부 클럭 신호에 의해 제어되어 내부 클럭 신호의 2 사이클 주기에 해당되는 주기를 가지는 2-비트 프리 패치 신호를 발생시킨다.
구동부는 2-비트 프리 패치 신호 발생기에서 발생되는 2-비트 프리 패치 신호를 입력하여 각각 내부 클럭 신호의 2 사이클 에 해당되는 주기를 가지고 또한 내부 클럭 신호의 주기로 반전되어 번갈아 액티베이션되는 이븐 데이터 기입 제어 신호와 오드 데이터 기입 제어 신호를 발생시킨다.
이어서 본 발명에 대하여 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 기입 멀티플렉서의 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 기입 멀티플렉서는 인버터(201), 이븐 데이터 래치 수단(210), 이븐 데이터 전송 수단(220), 오드 데이터 래치 수단(230), 오드 데이터 전송 수단(240), 및 2-비트 프리 패치 신호 발생기(200)를 구비한다. 여기서 이븐 데이터 래치 수단(210)과 이븐 데이터 전송 수단(220)은 이븐 데이터 기입 경로를 구성하고 있고, 오드 데이터 래치 수단(230)과 오드 데이터 전송 수단(240)은 오드 데이터 기입 경로를 구성하고 있다.
인버터(201)는 데이터 입력 포트(Din)로부터 입력되는 데이터들을 인버팅한다.
이븐 데이터 래치 수단(210)은 데이터 입력 포트(Din) 로부터 입력되고 인버터(201)에 의해 인버팅되어 있는 데이터들을 내부 클럭 신호(CLK)의 한 사이클 동안 래치한다.
오드 데이터 래치 수단(230)은 데이터 입력 포트(Din) 로부터 입력되고 인버터(201)에 의해 인버팅되어 있는 데이터들을 내부 클럭 신호(CLK)의 한 사이클 동안 래치한다.
이븐 데이터 전송 수단(220)은 이븐 데이터 래치 수단(210)에 의해 래치되어 있는 데이터들을 내부 클럭 신호(CLK) 매 사이클마다 입력하여, 이들을 내부 클럭 신호(CLK)와 이븐 데이터 기입 제어 신호(P2NEVEN)의 제어 하에, 즉 내부 클럭 신호(CLK)와 이븐 데이터 기입 제어 신호(P2NEVEN)가 동시에 액티베이션되는 경우에만 이븐 데이터 출력 포트(DATA0)로 출력시킨다.
이븐 데이터 전송 수단(220)은 인버터들(221,222)과 전송 게이트(223)를 구비한다. 인버터들(221,222)은 이븐 데이터 전송 수단(220)에 있어서, 이븐 데이터 래치 수단(210)에 의해 래치되어 있는 데이터들을 입력하여 전송 게이트(223)에 의해서 통과되는 데이터들을 구동하기 위한 것이다. 전송 게이트(223)는 내부 클럭 신호(CLK)와 이븐 데이터 기입 제어 신호(P2NEVEN)에 의해서 제어되는 데, 즉 내부 클럭 신호(CLK)와 이븐 데이터 기입 제어 신호(P2NEVEN)가 동시에 하이('H') 레벨로 액티베이션되는 경우에만 입력된 데이터들을 이븐 데이터 출력 포트(DATA0)로 전송시킨다.
오드 데이터 전송 수단(240)은 오드 데이터 래치 수단(230)에 의해 래치되어 있는 데이터들을 내부 클럭 신호(CLK)의 매 사이클마다 입력하여, 이들을 내부 클럭 신호(CLK)와 오드 데이터 기입 제어 신호(P2NODD)의 제어 하에, 즉 내부 클럭 신호(CLK)와 오드 데이터 기입 제어 신호(P2NODD)가 동시에 액티베이션되는 경우에만 오드 데이터 출력 포트(DATA1)로 출력시킨다.
오드 데이터 전송 수단(240)은 인버터들(241,242)과 전송 게이트(243)를 구비한다. 인버터들(241,242)은 이븐 데이터 전송 수단(240)에 있어서, 이븐 데이터 래치 수단(230)에 의해 래치되어 있는 데이터들을 입력하여 전송 게이트(243)에 의해서 통과되는 데이터들을 구동하기 위한 것이다. 전송 게이트(243)는 내부 클럭 신호(CLK)와 오드 데이터 기입 제어 신호(P2NODD)에 의해서 제어되는 데, 즉 내부 클럭 신호(CLK)와 오드 데이터 기입 제어 신호(P2NODD)가 동시에 하이('H') 레벨로 액티베이션되는 경우에만 입력된 데이터들을 오드 데이터 출력 포트(DATA1)로 전송시킨다.
여기서, 이븐 데이터 기입 제어 신호(P2NEVEN)와 오드 데이터 기입 제어 신호(P2NODD)는 내부 클럭 신호(CLK)의 2 사이클 주기에 해당하는 주기를 가지고 또한 내부 클럭 신호(CLK)의 한 사이클 간격으로 서로 번갈아 하이('H') 레벨로 액티베이션되는 신호이다. 따라서, 이븐 데이터 래치 수단(210)과 오드 데이터 래치 수단(230)에 의해서 내부 클럭 신호(CLK)의 매 사이클마다 래치되는 데이터들은 이븐 데이터 기입 제어 신호(P2NEVEN)와 오드 데이터 기입 제어 신호(P2NODD)의 제어 하에 해당되는 이븐 데이터 출력포트(DATA0)와 오드 데이터 출력포트(DATA1)로 각각 내부 클럭 신호(CLK)의 매 사이클 주기로 출력되어 진다.
2-비트 프리 패치 제어 신호 발생기(200)는 내부 클럭 신호(CLK)의 2 사이클 주기에 해당하는 주기를 가지고 또한 내부 클럭 신호(CLK)의 한 사이클 간격으로 서로 번갈아 하이('H') 레벨로 액티베이션되는 이븐 데이터 기입 제어 신호(P2NEVEN)와 오드 데이터 기입 제어 신호(P2NODD)를 발생시킨다.
도 4는 도 3에 도시되어 있는 본 발명의 실시예에 따른 기입 멀티플렉서의 2-비트 프리 패치 제어 신호 발생기(200)의 회로도이다.
도 4를 참조하면, 2-비트 프리 패치 제어 신호 발생기(200)는 칼럼 어드레스 신호 발생기(400), 칼럼 어드레스 신호 전달기(410), 2-비트 프리 패치 신호 발생기(420), 및 구동부(430)를 구비한다.
칼럼 어드레스 신호 발생기(400)는 내부 클럭 신호(CLK)와 칼럼 어드레스 제어 신호(PCAB)에 의해 제어되어, 데이터 입출력 명령과 함께 입력되는 데이터 어드레스(A)를 입력하여 내부 클럭 신호(CLK)의 2 사이클 주기에 해당되는 주기를 가지는 칼럼 어드레스 신호(CA)를 발생한다. 여기서 칼럼 어드레스 제어 신호(PCAB)는 로우('L')액티브 신호로서, 데이터 입출력 명령이 인가되는 내부 클럭 신호(CLK)의 사이클동안 데이터 입출력 명령과 함께 입력되는 데이터 어드레스(A)를 전송하기 위한 것이다. 즉, 칼럼 어드레스 제어 신호(PCAB)는 칼럼 어드레스 스트로우브 신호(CASB)와 칩 선택 신호(CSB)에 의해서 제어되고, 칼럼 어드레스 스트로우브 신호(CASB)에 따라 데이터 입출력 명령이 인가될 때 내부 클럭 신호(CLK)에 동기 되어 로우('L') 액티브 모드를 가지는 신호이다.
칼럼 어드레스 신호 전달기(410)는 내부 클럭 신호(CLK)와 칼럼 어드레스 제어 신호(PCAB)에 의해서 제어되는 전송 게이트(412)를 구비한다. 칼럼 어드레스 신호 전달기(410)는 칼럼 어드레스 제어 신호(PCAB)와 내부 클럭 신호(CLK)가 동시에 로우('L') 레벨일 경우에만 칼럼 어드레스 신호 발생기(400)를 통해 발생되는 칼럼 어드레스 신호(CA)를 전송 게이트(412)를 통하여 전달한다.
2-비트 프리 패치 신호 발생기(420)는 클럭 딜레이 수단(421), 전송 게이트들(422,424), 및 래치 수단(426)을 구비한다. 전송 게이트들(422,424)은 내부 클럭 신호(CLK)에 의해서 제어된다. 즉, 내부 클럭 신호(CLK)가 하이('H') 레벨이면 전송 게이트(422)가 턴 온 되고 전송 게이트는 턴 오프(Turn Off)되며, 내부 클럭 신호(CLK)가 로우('L') 레벨이면 전송 게이트(422)가 턴 오프 되고 전송 게이트는 턴 오프 된다. 래치 수단(426)은 칼럼 어드레스 신호 전달기(410)로부터 전달되는 칼럼 어드레스 신호(CA)를 내부 클럭 신호(CLK)의 한 사이클동안 래치하고, 칼럼 어드레스 제어 신호(PCAB)가 프리 차지 모드에 있을 경우에는 전송 게이트(422)에 의해 전송되어 지는 신호를 내부 클럭 신호(CLK)의 한 사이클동안 래치한다. 따라서, 2-비트 프리 패치 신호 발생기(420)는 칼럼 어드레스 신호 전달기(410)로부터 전달되는 칼럼 어드레스 신호(CA)를 내부 클럭 신호(CLK)에 의해 제어되어 내부 클럭 신호(CLK)의 2 사이클 주기에 해당되는 주기를 가지는 2-비트 프리 패치 신호(P2N)를 발생시킨다.
구동부(430)는 2-비트 프리 패치 신호 발생기(420)에서 발생되는 2-비트 프리 패치 신호(P2N)를 입력하여 각각 내부 클럭 신호(CLK)의 2 사이클에 해당되는 주기를 가지고 또한 내부 클럭 신호(CLK)의 주기 간격으로 서로 번갈아 액티베이션되는 이븐 데이터 기입 제어 신호(P2NEVEN)와 오드 데이터 기입 제어 신호(P2NODD)를 발생시킨다.
도 5는 도 4의 칼럼 어드레스 신호 발생기(400)의 상세한 회로도이다.
도 5를 참조하면 칼럼 어드레스 신호 발생기(400)는 인버터(500), 전송 게이트들(510,520,530), 래치 수단들(540,550), 및 구동 수단들(560,570)을 구비한다.
인버터(500)는 데이터 입출력 명령과 함께 입력되는 데이터 어드레스 신호(A)를 인버팅하여 출력한다.
전송 게이트(510)는 내부 클럭 신호(CLK)가 로우('L') 레벨에 있고 칼럼 어드레스 제어 신호(PCAB)가 하이('H') 레벨에 있을 경우에만 턴 온 되어, 인버터(500)에 의해 인버팅되어 있는 데이터 어드레스 신호(A)를 전송하여 래치 수단(540)에 입력시킨다. 여기서 데이터 어드레스 신호(A)는 내부 클럭 신호(CLK)의 매 사이클의 주기를 가지는 신호이다. 그리고, 칼럼 어드레스 제어 신호(PCAB)는 칼럼 어드레스 스트로우브 신호(CASB)와 칩 선택 신호(CSB)에 의해서 제어되고, 칼럼 어드레스 스트로우브 신호(CASB)에 따라 데이터 입출력 명령이 인가될 때 내부 클럭 신호(CLK)에 동기 되어 로우('L') 액티브 모드를 가지는 신호이다.
래치 수단(540)은 전송 게이트(510)로부터 출력되는 데이터 어드레스 신호(A)를 입력하여 내부 클럭 신호(CLK)의 한 사이클 주기동안 래치시킨다.
전송 게이트(520)는 칼럼 어드레스 제어 신호(PCAB)가 로우('L') 액티브 모드에 있을 경우에만 턴 온 되어, 래치 수단(540)에서 내부 클럭 신호(CLK)의 한 사이클 주기동안 래치되어 출력되는 데이터 어드레스 신호(A)를 래치 수단(550)에 입력시킨다.
래치 수단(550)은 전송 게이트(520)에서 출력되는 데이터 어드레스 신호(A)를 내부 클럭 신호(CLK)의 한 사이클 주기동안 래치시킨 다음 이를 칼럼 어드레스 신호 출력 포트로 칼럼 어드레스 신호(CA)로서 출력시킨다.
구동 수단(570)은 래치 수단(550)에 의해 래치되어 있다가 출력되는 칼럼 어드레스 신호(CA)를 피드백 시키어 전송 게이트(530)에 입력시킨다.
전송 게이트(530)는 내부 클럭 신호(CLK)가 로우('L') 레벨에 있고 칼럼 어드레스 제어 신호(PCAB)가 하이('H') 레벨에 있을 경우에만 턴 온 되어, 구동 수단(570)에 의해 피드백 되어 입력된 칼럼 어드레스 신호(CA)를 전송하여 구동 수단(560)에 입력시킨다.
구동 수단(560)은 전송 게이트(530)에 의해 전송된 칼럼 어드레스 신호(CA)를 구동하여 다시 래치 수단(550)에 입력시킨다.
도 6은 도 5의 칼럼 어드레스 신호 발생기(400)의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 5와 6에서 알 수 있는 바와 같이, 칼럼 어드레스 스트로우브 신호(CASB)가 로우('L') 액티브 모드에 있을 때, 데이터 입출력 명령에 의해서 데이터 어드레스 신호(A)가 입력된다. 그리고 2-비트 프리 패치 동작에 대하여 칼럼 어드레스 스트로우브 신호(CASB)의 폴링(Falling) 에지(Edge)를 받아서 내부 클럭 신호(CLK)에 동기 되어 로우('L') 액티브 모드를 가지는 신호인 칼럼 어드레스 제어 신호(PCAB)가 발생된다. 칼럼 어드레스 제어 신호(PCAB)가 로우('L') 액티브 모드로 되기 전에 내부 클럭 신호(CLK)가 로우('L') 레벨에 있을 때, 데이터 어드레스 신호(A)는 전송 게이트(510)를 통하여 전송되어 래치 수단(540)에 래치된다. 칼럼 어드레스 제어 신호(PCAB)가 로우('L') 레벨로 액티베이션되면, 래치 수단(540)에 래치되어 있는 데이터 어드레스 신호(A)는 전송 게이트(520)를 통하여 전송되어 지고 이는 래치 수단(550)을 통과하여 칼럼 어드레스 신호(CA) 로서 출력된다. 이 때 출력되는 칼럼 어드레스 신호(CA)는 데이터 어드레스 신호(A)의 반전된 레벨을 가진다. 칼럼 어드레스 제어 신호(PCAB)가 프리 차지 모드, 즉 하이('H') 레벨로 되돌아가면, 전송 게이트(520)에 의한 경로는 차단이 되고 칼럼 어드레스 신호(CA)의 레벨 변화는 구동 수단들(560,570), 전송 게이트(530), 및 내부 클럭 신호(CLK)에 의해 이루어진다. 즉 데이터 어드레스 신호(A)의 반전 레벨을 가지는 칼럼 어드레스 신호(CA)의 레벨은 내부 클럭 신호(CLK)의 한 사이클 주기동안 래치 수단(550)에 의해 유지된다. 그리고 칼럼 어드레스 신호(CA)는 구동 수단들(560,570)과 전송 게이트(530)를 통하여 다시 래치 수단(550)으로 피드백 되고, 래치 수단(550)을 통하여 반전되어 다음 내부 클럭 신호(CLK)의 한 사이클 동안 칼럼 어드레스 신호(CA)로서 출력된다. 따라서 칼럼 어드레스 제어 신호(PCAB)가 로우('L') 레벨로 액티베이션될 때 데이터 어드레스 신호(A)가 칼럼 어드레스 신호(CA)로서 출력된 다음 칼럼 어드레스 신호(CA)는 내부 클럭 신호(CLK)의 2 사이클 주기와 동일한 주기를 가지게 된다.
도 7은 도 4의 2-비트 프리 패치 제어 신호 발생기의 동작을 설명하기 위한 여러 가지 신호들의 타이밍도이다.
도 4와 7에서 알 수 있는 바와 같이, 이븐 데이터 기입 제어 신호(P2NEVEN)와 오드 데이터 기입 제어 신호(P2NODD)는 내부 클럭 신호(CLK)의 2 사이클 주기와 동일한 주기를 가지며, 또한 내부 클럭 신호(CLK)의 폴링 에지에 따라 서로 반전된 레벨을 가지도록 변화한다.
도 8은 도 3의 본 발명의 실시예에 따른 기입 멀티플렉서의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 3과 8에서 알 수 있듯이, 데이터 입력 명령이 인가될 때 데이터 어드레스 신호(A)가 입력이 되면, 칼럼 어드레스 신호(CA)는 내부 클럭 신호(CLK)의 2 사이클 주기에 해당하는 주기를 가지도록 발생되고, 내부 클럭 신호(CLK)의 2 사이클 주기 동안 해당되는 칼럼 어드레스, CAi(n)과 CAi(n+1)이 동시에 발생한다. 또한 칼럼 어드레스, CAi(n)과 CAi(n+1)에 해당하는 칼럼 선택 라인, CSLi(n)과 CSLi(n+1)도 동시에 인에이블 된다. 칼럼 선택 라인 CSLi(n)과 CSLi(n+1)에 해당되는 메모리 셀, CELL0과 CELL1에 기입될 데이터, D0과 D1은 도 3의 데이터 입력 포트(Din)에 내부 클럭 신호의 매 사이클마다 연속적으로 입력되고, 이는 이븐 데이터 기입 제어 신호(P2NEVEN)와 오드 데이터 기입 제어 신호(P2NODD)에 의해서 각각 해당되는 메모리 셀, CELL0과 CELL1에 기입되기 위해 전달된다.
이와 같이, 2-비트 프리 패치 동작에 대하여, 이븐 데이터 기입 제어 신호(P2NEVEN)와 오드 데이터 기입 제어 신호(P2NODD)에 의해서 데이터 기입을 제어할 수 있으므로, 종래의 방식에 있어서 문제가 되는 데이터 기입 충돌 현상을 방지할 수 있다.
본 발명은 2-비트 프리 패치 기능을 가지는 동기식 다이나믹 렌덤 엑세스 메모리 장치에 있어서, 내부 클럭 신호의 2 사이클에 해당되는 두 개의 연속적인 칼럼 어드레스들을 동시에 액티베이션하고 또한 각각의 칼럼 어드레스에 해당하는 칼럼 선택 라인들을 동시에 액티베이션하는 경우에 발생하는 데이터 기입 충돌 현상을 방지하는 효과를 가진다.

Claims (7)

  1. 2-비트 프리 패치 기능을 가지는 동기식 반도체 메모리 장치에 있어서,
    데이터 입력 포트로부터 데이터를 입력하여 이븐 데이터 제어 신호의 제어 하에 이븐 어드레스의 데이터를 스위칭 하여 전송하는 이븐 데이터 경로; 및
    상기 데이터 입력 포트로부터 데이터를 입력하여 오드 데이터 제어 신호의 제어 하에 오드 어드레스의 데이터를 스위칭 하여 전송하는 오드 데이터 경로를 구비하고,
    상기 이븐 데이터 제어 신호와 상기 오드 데이터 제어 신호는 각각 내부 클럭 신호의 2 사이클 주기를 가지며, 내부 클럭 신호의 한 사이클 간격으로 번갈아 액티베이션되는 것을 특징으로 하는 기입 멀티플렉서.
  2. 제 1 항에 있어서, 상기 이븐 데이터 경로는,
    상기 데이터 입력 포트로부터 데이터를 입력하여 이를 내부 클럭 신호의 한 사이클동안 래치시키는 래치 수단; 및
    상기 래치 수단 의해 래치된 데이터를 이븐 데이터 출력 포트로 출력할 때 상기 내부 클럭 신호와 상기 이븐 데이터 제어 신호에 의해 제어되는 이븐 데이터 스위칭 수단을 구비하는 것을 특징으로 하는 기입 멀티플렉서.
  3. 제 2 항에 있어서, 상기 이븐 데이터 스위칭 수단은 상기 내부 클럭 신호와 상기 이븐 데이터 제어 신호가 동시에 액티베이션되는 경우에만 상기 래치 수단에 래치되어 있는 데이터를 구동하여 상기 이븐 데이터 출력 포트로 출력하는 것을 특징으로 하는 기입 멀티플렉서.
  4. 제 1 항에 있어서, 상기 오드 데이터 경로는,
    상기 데이터 입력 포트로부터 데이터를 입력하여 이를 상기 내부 클럭 신호의 한 사이클동안 래치시키는 래치 수단; 및
    상기 래치 수단 의해 래치된 데이터를 상기 오드 데이터 출력 포트로 출력할 때 상기 내부 클럭 신호와 상기 오드 데이터 제어 신호에 의해 제어되는 오드 데이터 스위칭 수단을 구비하는 것을 특징으로 하는 기입 멀티플렉서.
  5. 제 4 항에 있어서, 상기 오드 데이터 구동 수단은 상기 내부 클럭 신호와 상기 오드 데이터 제어 신호가 동시에 액티브베이션되는 경우에만 상기 다른 래치 수단에 래치되어 있는 데이터를 구동하여 상기 오드 데이터 출력 포트로 출력하는 것을 특징으로 하는 기입 멀티플렉서.
  6. 제 1 항에 있어서, 상기 기입 멀티플렉서는 이븐 데이터와 오드 데이터의 기입이, 상기 내부 클럭 신호의 2 사이클 주기를 가지고 상기 내부 클럭 신호의 한 클럭 사이클 간격으로 서로 번갈아 액티베이션되는 상기 이븐 데이터 제어 신호와 상기 오드 데이터 제어 신호에 의해서 제어되므로, 상기 내부 클럭 신호의 2 사이클 주기로 이븐 칼럼 어드레스와 오드 칼럼 어드레스가 동시에 액티베이션되고 그리고 이븐 칼럼 선택 라인과 오드 칼럼 선택 라인이 동시에 액티베이션되더라도, 이븐 데이터 기입과 오드 데이터 기입이 서로 충돌함이 없이 상기 내부 클럭 신호의 주기로 독립적으로 제어되도록 구성되는 것을 특징으로 하는 기입 멀티플렉서.
  7. 제 1항에 있어서,
    상기 내부 클럭 신호와 상기 칼럼 어드레스 제어 신호에 의해 제어되어, 데이터 입출력 명령과 함께 입력되는 데이터 어드레스를 입력하여, 상기 내부 클럭 신호의 2 사이클 주기에 해당되는 주기를 가지는 칼럼 어드레스 신호를 발생하는 칼럼 어드레스 신호 발생기;
    상기 내부 클럭 신호와 상기 칼럼 어드레스 제어 신호의 제어 하에 상기 칼럼 어드레스 신호 발생기를 통해 발생되는 상기 칼럼 어드레스 신호를 전달하는 칼럼 어드레스 신호 전달기;
    상기 칼럼 어드레스 신호 전달기로부터 전달되는 상기 칼럼 어드레스 신호를 상기 내부 클럭 신호에 의해 제어되어 상기 내부 클럭 신호의 2 사이클 주기에 해당되는 주기를 가지는 2-비트 프리 패치 신호를 발생시키는 2-비트 프리 패치 신호 발생기; 및
    상기 2-비트 프리 패치 신호 발생기에서 발생되는 상기 2-비트 프리 패치 신호를 입력하여 각각 상기 내부 클럭 신호의 2 사이클 에 해당되는 주기를 가지고 또한 상기 내부 클럭 신호의 주기로 반전되어 서로 번갈아 액티베이션되는 상기 이븐 데이터 기입 제어 신호와 상기 오드 데이터 기입 제어 신호를 발생시키는 구동부를 구비하는 2-비트 프리 패치 제어 신호 발생회로를 더 구비하는 것을 특징으로 하는 기입 멀티플렉서.
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