KR19980026460A - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

Info

Publication number
KR19980026460A
KR19980026460A KR1019960044895A KR19960044895A KR19980026460A KR 19980026460 A KR19980026460 A KR 19980026460A KR 1019960044895 A KR1019960044895 A KR 1019960044895A KR 19960044895 A KR19960044895 A KR 19960044895A KR 19980026460 A KR19980026460 A KR 19980026460A
Authority
KR
South Korea
Prior art keywords
signal
input
clock signal
data input
output
Prior art date
Application number
KR1019960044895A
Other languages
English (en)
Other versions
KR100206123B1 (ko
Inventor
이호철
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019960044895A priority Critical patent/KR100206123B1/ko
Priority to JP24728297A priority patent/JP3814381B2/ja
Priority to US08/947,280 priority patent/US5886947A/en
Publication of KR19980026460A publication Critical patent/KR19980026460A/ko
Application granted granted Critical
Publication of KR100206123B1 publication Critical patent/KR100206123B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising

Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 입력되는 제1클럭신호의 주기에 관계없이 제2상태의 기간이 일정한 제2클럭신호를 발생하기 위한 클럭신호 발생수단, 프리차아지신호에 응답하여 데이타 입출력 라인을 프리차아지하기 위한 프리차아지 수단, 라이트시에 전원신호와 상기 프리차아지 신호의 제1상태에서 상기 제2클럭신호의 제1상태때마다 입력 데이타 신호를 상기 데이타 입출력 라인으로 전송하기 위한 라이트 수단, 및 상기 데이타 입출력 라인으로 전송된 데이타를 셀로 전송하기 위한 입/출력 수단으로 구성되어 있다. 따라서, 데이타 입출력 라인의 플로팅 시간을 최소화하여 데이타 입출력 라인의 플로팅을 방지하기 위한 래치를 사용하지 않으면서도 데이타 입출력 라인의 오동작을 방지할 수 있다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이타 입출력 제어회로에 관한 것이다.
반도체 메모리 장치는 소자의 외부에서 입력된 데이타를 소자내의 셀로 보내는 라이트 동작과, 셀내의 데이타를 소자의 외부로 출력하는 리드 동작을 반복하게 되는데, 소자의 면적을 줄이기 위하여 라이트 동작통로와 리드 동작통로를 공유하는 경향이 있다. 리드와 라이트를 공유하는 통로를 제어하는 방법은 다양하다.
그리고, 점점 더 빠른 메모리 장치가 요구되어지면서, 소자가 100MHz이상의 고주파수로 동작을 해야함에 따라, 데이타 입출력 라인을 수 ns의 시간동안 연속적으로 동작을 시키게 되었다. 이때, 이와같이 수 ns동안 데이타 입출력 라인을 동작시킴에 따라, 데이타 입출력 라인을 구동하고 프리차아지시키는 동작을 수 ns동안 반복하는데 어려움이 발생하였다. 따라서, 리드 동작시에 데이타 입출력 라인을 전원전압과 접지전압으로 완전히 스윙하던 종래의 방법과 다른 작은 스윙(즉, 하이레벨과 로우레벨의 레벨 차이가 수mV)을 하는 전류 센스 증폭기를 사용하게 되었다.
종래의 데이타 입출력 라인은 라이트와 리드 동작시에 항상 동작하는 공유 라인이므로, 라이트와 리드 동작을 하지 않을 때, 연속적인 라이트 동작 중간, 그리고, 연속적인 라이트 동작 중간, 및 연속적인 리드 동작 중간 등 데이타가 리드/라이트되지 않는 시간에 데이타 입출력 라인이 플로팅상태가 되므로, 데이타 입출력 라인의 유효한 데이타가 커플링 또는 노이즈 등에 의해서, 오류가 발생할 가능성을 배제하기 위하여 데이타 입출력 라인에 래치를 달아주는 경향이 있었다.
도1은 종래의 반도체 메모리 장치의 블럭도로서, 셀(10), 입/출력 드라이버(12), 리드 드라이버(14), 신호(PWT) 발생회로(16), 라이트 드라이버(18), 데이타 출력 드라이버(20), 프리차아지 트랜지스터(22), 및 래치(24)로 구성되어 있다.
도2는 도1에 나타낸 신호(PWT) 발생회로의 회로도로서, 6개의 직렬 연결된 인버터들(40, 42, 44, 46, 48, 50)로 구성되어 있다.
도3은 도1에 나타낸 블럭도의 동작 타이밍도를 나타내는 것으로서, 도3을 이용하여 도1에 나타낸 블럭도의 동작을 설명하면 다음과 같다.
도2에 나타낸 신호(PWT) 발생회로(16)는 신호(PCLK)를 지연하여 도3에 나타낸 것과 같은 신호(PWT)를 발생한다. 프리차아지 트랜지스터(22)는 도3에 나타낸 프리차아지 신호(PRECH)에 응답하여 데이타 입출력선(DIO)을 프리차아지한다. 라이트 드라이버(18)는 도3에 나타낸 파워 신호(PWR)에 응답하여 인에이블되고 신호(PWT)에 응답하여 입력 데이타(DIN)를 도3에 나타낸 바와 같이 데이타 입출력 라인(DIO)으로 출력한다. 입/출력 드라이버(12)는 데이타 입출력 라인(DIO)을 통하여 전송되는 데이타를 셀(10)로 출력한다. 리드 드라이버(14)는 셀(10)에 저장된 데이타를 데이타 입출력선(DIO)으로 출력한다. 래치(24)는 라이트와 리드 동작을 하지 않을 때 연속적인 라이트 동작 중간, 및 연속적인 리드 동작 중간 등에 데이타를 래치한다. 데이타 출력 드라이버(20)는 데이타 입출력선(DIO)을 통하여 출력되는 데이타는 외부로 출력한다.
즉, 종래의 반도체 메모리 장치의 데이타 라이트 통로는 신호(PWT) 발생회로(16)- 라이트 드라이버(18)- 입/출력 드라이버(12)- 셀(10)이고, 리드 통로는 셀(10)- 리드 드라이버(14)- 데이타 출력 드라이버(20)가 된다. 라이트시에는 신호(PWR)과 프리차아지 신호(PRECH)가 하이레벨인 상태에서 라이트 드라이버(18)를 통하여 데이타 입력신호(DIN)를 신호(PWT)의 하이레벨에서 데이타 입출력 라인(DIO)로 전달하게 된다.
상술한 종래의 반도체 메모리 장치에서 처럼, 래치(24)가 있을 경우에 전류 센스 증폭기를 사용하면 리드 동작시는 데이타 입출력 라인이 작은 스윙을 하기 때문에 데이타 입출력 라인에 래치를 둘 수 없다. 리드 동작시에는 전류 센스 증폭기를 사용하기 때문에 데이타 입출력 라인에 래치가 없어도 관계가 없으나, 완전 스윙을 하는 라이트 동작시는 유효한 라이트를 하는 이외의 시간에 생기는 플로팅 구간이 문제가 된다. 따라서, 연속적인 라이트가 진행될 때, 및 연속적으로 라이트되는 시간 간격이 변할 때, 종래에는 유효한 데이타를 라이트하는 시간은 일정하고 플로팅하는 구간이 변한다는 문제점이 있었다.
본 발명의 목적은 데이타 입출력 라인이 플로팅되는 시간을 최소화하고, 데이타 입출력 라인의 플로팅을 방지하기 위한 래치를 사용하지 않으면서도, 데이타 입출력 라인의 오동작을 방지하기 위한 반도체 메모리 장치를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 입력되는 제1클럭신호의 주기에 관계없이 제2상태의 기간이 일정한 제2클럭신호를 발생하기 위한 클럭신호 발생수단, 프리차아지신호에 응답하여 데이타 입출력 라인을 프리차아지하기 위한 프리차아지 수단, 라이트시에 전원신호와 상기 프리차아지 신호의 제1상태에서 상기 제2클럭신호의 제1상태때마다 입력 데이타 신호를 상기 데이타 입출력 라인으로 전송하기 위한 라이트 수단, 및 상기 데이타 입출력 라인으로 전송된 데이타를 셀로 전송하기 위한 입/출력 수단을 구비한 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 블럭도이다.
도2는 도1에 나타낸 신호(PWT) 발생회로의 회로도이다.
도3은 도1에 나타낸 블럭도의 동작 파형도이다.
도4는 본 발명의 반도체 메모리 장치의 블럭도이다.
도5는 도4에 나타낸 신호(PWT) 발생회로의 회로도이다.
도6은 도4에 나타낸 블럭도의 동작 파형도이다.
도7a-c은 신호(PCLK)의 주기에 따른 종래의 반도체 메모리 장치와 본 발명의 반도체 메모리 장치의 신호(PWT)의 발생을 나타내는 파형도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도4는 본 발명의 반도체 메모리 장치의 블럭도로서, 셀(10), 입/출력 드라이버(12), 리드 드라이버(14), 라이트 드라이버(18), 데이타 출력 드라이버(20), 프리차이지 트랜지스터(22), 및 신호(PWT) 발생회로(30)로 구성되어 있다.
도5는 도4에 나타낸 신호(PWT) 발생회로의 회로도로서, 인버터들(60, 62, 64, 66, 72), 및 NOR게이트(68, 70)로 구성되어 있다.
신호(PWT)의 초기치가 로우레벨일 때, 신호(PCLK)가 하이레벨이 되면 신호(PWT)가 하이레벨이 되며, 다음 신호(PCLK)의 하이레벨에서 신호(PWT)는 하이레벨에서 로우레벨로 천이한다. 그리고 신호(PWT)가 :로우레벨로 되는 동시에 신호(PCLK)의 하이레벨에 의해서 신호(PWT)는 다시 하이레벨로 된다.
도7a-c는 종래 기술과 본 발명의 신호(PWT) 발생회로의 출력신호(PWT)를 비교하기 위한 파형도로서, 종래 기술의 신호(PWT)는 단지 신호(PCLK)의 지연된 신호이지만, 본 발명의 신호(PWT)는 신호(PCLK)의 주기가 변하여도 신호(PWT)의 로우레벨 구간은 일정하고 하이레벨 구간만 변하는 모양을 갖는다. 즉, 신호(PCLK)의 주기가 변하는 경우에 종래 기술에서는 신호(PWT)의 하이레벨 구간이 일정하고 본 발명에서는 신호(PWT)의 로우레벨 구간이 일정하다.
도6은 도4에 나타낸 블럭도의 동작 파형도를 나타내는 것으로, 도6을 이용하여 도4에 나타낸 블럭도의 동작을 설명하면 다음과 같다.
도4에 나타낸 신호(PWT) 발생회로(30)는 신호(PCLK)를 입력하여 도6에 나타낸 것과 같은 신호(PWT)를 발생한다. 프리차아지 트랜지스터(22)는 도4에 나타낸 프리차아지 신호(PRECH)에 응답하여 데이타 입출력선(DIO)을 프리차아지한다. 라이트 드라이버(18)는 도6에 나타낸 라이트 신호(PWR)에 응답하여 인에이블되고 신호(PWT)에 응답하여 입력 데이타(DIN)를 도6에 나타낸 바와 같이 데이타 입출력 라인(DIO)으로 출력한다. 입/출력 드라이버(12)는 데이타 입출력 라인(DIO)을 통하여 전송되는 데이타를 셀(10)로 출력한다. 리드 드라이버(14)는 셀(10)에 저장된 데이타를 데이타 입출력선(DIO)으로 출력한다. 데이타 출력 드라이버(20)는 데이타 입출력선(DIO)을 통하여 출력되는 데이타는 외부로 출력한다.
본 발명의 반도체 메모리 장치의 라이트 통로는 신호(PWT) 발생회로(30)- 라이트 드라이버(18)- 입/출력 드라이버(12)- 셀(10)이고, 리드 통로는 셀(10)- 리드 드라이버(14)- 데이타 출력 드라이버(20)가 된다. 라이트시에는 신호(PWR)과 신호(PRECH)가 하이레벨로 되어 있는 상태에서 라이트 드라이버(18)를 통하여 데이타 입력 신호(DIN)를 신호(PWT)의 하이레벨 때마다 데이타 입출력 라인(DIO)으로 전달하게 된다.
즉, 본 발명의 반도체 메모리 장치는 신호(PWT)의 로우레벨 구간이 신호(PCLK)의 주기에 관계없이 일정하기 때문에 데이타 입출력 라인(DIO)의 플로팅 구간이 항상 일정하고 작게하여, 데이타 입출력 라인의 래치(24)를 제거할 수가 있다.
따라서, 본 발명의 반도체 메모리 장치는 데이타 입출력 라인의 플로팅 시간을 최소화하여 데이타 입출력 라인의 플로팅을 방지하기 위한 래치를 사용하지 않으면서도 데이타 입출력 라인의 오동작을 방지할 수 있다.

Claims (2)

  1. 입력되는 제1클럭신호의 주기에 관계없이 제2상태의 기간이 일정한 제2클럭신호를 발생하기 위한 클럭신호 발생수단; 프리차아지신호에 응답하여 데이타 입출력 라인을 프리차아지하기 위한 프리차아지 수단; 라이트시에 전원신호와 상기 프리차아지 신호의 제1상태에서 상기 제2클럭신호의 제1상태때마다 입력 데이타 신호를 상기 데이타 입출력 라인으로 전송하기 위한 라이트 수단; 및 상기 데이타 입출력 라인으로 전송된 데이타를 셀로 전송하기 위한 입/출력 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 클럭신호 발생수단은 상기 제1클럭신호를 지연하기 위한 짝수개의 직렬 연결된 제1인버터들; 상기 제1클럭신호 및 상기 제2클럭신호의 반전된 신호를 입력하여 비논리합하기 위한 제1NOR게이트; 상기 제1NOR게이트의 출력신호 및 상기 제1인버터들의 최종 출력신호를 입력하여 비논리합하기 위한 제2NOR게이트, 및 상기 제2클럭신호의 반전된 신호를 입력하여 상기 제2클럭신호를 발생하기 위한 제2인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
KR1019960044895A 1996-10-09 1996-10-09 반도체 메모리장치 KR100206123B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960044895A KR100206123B1 (ko) 1996-10-09 1996-10-09 반도체 메모리장치
JP24728297A JP3814381B2 (ja) 1996-10-09 1997-09-11 半導体メモリ装置
US08/947,280 US5886947A (en) 1996-10-09 1997-10-08 Semiconductor memory device with shared data input/output line

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960044895A KR100206123B1 (ko) 1996-10-09 1996-10-09 반도체 메모리장치

Publications (2)

Publication Number Publication Date
KR19980026460A true KR19980026460A (ko) 1998-07-15
KR100206123B1 KR100206123B1 (ko) 1999-07-01

Family

ID=19476832

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960044895A KR100206123B1 (ko) 1996-10-09 1996-10-09 반도체 메모리장치

Country Status (3)

Country Link
US (1) US5886947A (ko)
JP (1) JP3814381B2 (ko)
KR (1) KR100206123B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102448172B1 (ko) 2021-03-31 2022-09-28 주식회사 삼천리기계 교체 설치 가능한 척 시스템

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6061276A (en) * 1997-02-07 2000-05-09 Fujitsu Limited Semiconductor memory device and a semiconductor integrated circuit
US6052328A (en) * 1997-12-22 2000-04-18 Vanguard International Semiconductor Corporation High-speed synchronous write control scheme
US7215585B2 (en) 2005-09-01 2007-05-08 Micron Technology, Inc. Method and apparatus for synchronizing data from memory arrays
KR100837801B1 (ko) 2006-06-29 2008-06-16 주식회사 하이닉스반도체 반도체 메모리 장치
US7800959B2 (en) * 2008-09-19 2010-09-21 Freescale Semiconductor, Inc. Memory having self-timed bit line boost circuit and method therefor
US8120975B2 (en) * 2009-01-29 2012-02-21 Freescale Semiconductor, Inc. Memory having negative voltage write assist circuit and method therefor
KR20130015939A (ko) * 2011-08-05 2013-02-14 에스케이하이닉스 주식회사 데이터입출력회로 및 반도체메모리장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5606526A (en) * 1995-09-26 1997-02-25 International Business Machines Corporation Glitch-free dual clok read circuit
US5751644A (en) * 1996-11-26 1998-05-12 Cypress Semiconductor Corporation Data transition detect write control

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102448172B1 (ko) 2021-03-31 2022-09-28 주식회사 삼천리기계 교체 설치 가능한 척 시스템

Also Published As

Publication number Publication date
KR100206123B1 (ko) 1999-07-01
JP3814381B2 (ja) 2006-08-30
JPH10125072A (ja) 1998-05-15
US5886947A (en) 1999-03-23

Similar Documents

Publication Publication Date Title
KR100328161B1 (ko) 집적 회로 메모리
JPH10199259A (ja) 半導体メモリ装置のデータ出力方法及び回路
KR19980070804A (ko) 동기형 신호 입력 회로를 갖는 반도체 메모리
US5835449A (en) Hyper page mode control circuit for a semiconductor memory device
KR100206123B1 (ko) 반도체 메모리장치
US6232797B1 (en) Integrated circuit devices having data buffer control circuitry therein that accounts for clock irregularities
US6242940B1 (en) Data input buffer circuit
KR970029812A (ko) 컬럼 선택 신호 제어회로
KR100206922B1 (ko) 라이트 제어회로
KR100277848B1 (ko) 반도체 메모리장치
KR100625818B1 (ko) 글로벌 데이터 버스 래치
KR100219491B1 (ko) 자동 프리차지 뱅크 선택 회로
KR100289383B1 (ko) 쓰기제어드라이브회로
KR100213225B1 (ko) 기입 멀티플렉서
US6240041B1 (en) Signal generator with timing margin by using control signal to control different circuit
US7535774B2 (en) Circuit for generating an internal enabling signal for an output buffer of a memory
KR970012709A (ko) 블록 기록 시스템을 이용하는 반도체 메모리
KR100318434B1 (ko) 디디알 에스디램의 데이터 스트로브 버퍼 제어 신호 발생회로
KR100313519B1 (ko) 출력 버퍼 제어 회로
KR960003532B1 (ko) 반도체 메모리 장치의 어드레스 변환 감지 회로
KR100307499B1 (ko) 데이터 프리패치를 위한 카운터회로
KR100321182B1 (ko) 데이터 프리패치를 위한 카운터회로
KR100266649B1 (ko) 고속메모리의 칼럼버퍼회로
KR100239718B1 (ko) 멀티포트 반도체소자의 라이트회로
KR19990057358A (ko) 센스앰프 구동장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
LAPS Lapse due to unpaid annual fee