KR100206922B1 - 라이트 제어회로 - Google Patents

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KR100206922B1
KR100206922B1 KR1019960029548A KR19960029548A KR100206922B1 KR 100206922 B1 KR100206922 B1 KR 100206922B1 KR 1019960029548 A KR1019960029548 A KR 1019960029548A KR 19960029548 A KR19960029548 A KR 19960029548A KR 100206922 B1 KR100206922 B1 KR 100206922B1
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Abstract

본 발명은 반도체 메모리에 관한 것으로서, 제어신호(CSB)에 따라 제어신호(CS)를 출력하는 제1버퍼와, 그 제1버퍼의 제어신호(CS)와 라이트 인에이블신호(WEB)에 따라 라이트인에이블신호(WE)를 출력하는 제2버퍼와, 상기 제어신호(CSB) 및 라이트인에이블신호(WEB)의 입력상태를 검출하여 제어신호를 출력하는 라이트 제어부와, 상기 제어신호(CS)와 라이트인에이블신호(WE)를 연산하고 지연시켜, 라이트 제어부의 제어신호에 따라 지연된 신호를 선택하여 라이트제어신호(WCB)를 발생하는 라이트제어신호 발생부와, 발생된 라이트제어신호(WCB)에 따라 입력 데이타를 데이타라인(DL,DLB)으로 출력하는 출력부로 구성되어, 라이트사이클에서 제어신호(CSB) 및 라이트제어신호(WCB)에 의한 제어가 동일하게 이루어질 수 있도록 하여 용이하게 데이타의 기록동작 제어를 수행할 수 있는 라이트 제어회로에 관한 것이다.

Description

라이트 제어회로
제1도는 종래 라이트 제어회로의 구성도.
제2, 제3도는 제1도에서 각 노드의 파형을 나타낸 예시도.
제4도는 본 발명인 라이트 제어회로의 구성도.
제5, 제6도는 제4도에 있어서 각 노드의 파형을 나타낸 예시도.
* 도면의 주요부분에 대한 부호의 설명
10, 20 : 제1, 제2버퍼 11, 21, 41, 42, 63 : 노아게이트
12, 13, 22, 23, 43, 44, 56, 61, 62, 64', 64, 65, 65', 65, 67, 68 : 인버터
40 : 출력부 50 : 라이트 제어부
55 : 래치부 60 : 라이트제어신호 발생부
64, 65 : 제1, 제2지연부 66 : 낸드게이트
T1, T2 : 전송게이트
본 발명은 반도체 메모리에 관한 것으로서, 특히 라이트싸이클에서 제어신호(CSB)와 라이트인에이블(WEB)에 의한 파라미터 제어가 동일하게 이루어질 수 있도록 하여 용이하게 데이타의 라이트제어를 수행할 수있는 라이트제어회로에 관한 것이다.
제1도는 종래 라이트제어회로의 구성도로서, 제어신호(CSB)를 연산 및 지연하여 반전된 제어신호(CS)를 출력하는 제1버퍼(10)와, 반전된 제어신호(CS)와 입력 라이트인에이블신호(WEB)를 연산 및 지연하여 반전된 라이트인에이블신호(WE)를 출력하는 제2버퍼(20)와, 상기 제어신호(CS)와 라이트인에이블신호(WE)를 연산 및 지연하여 라이트제어신호(WCB)를 발생하는 라이트제어신호 발생부(30)와, 그 라이트제어신호 발생부(30)에서 출력된 라이트제어신호(WCB)에 따라 입력 데이타를 데이타라인(DL,DLB)으로 출력하는 출력부(4)로 구성된다.
상기 제1버퍼(10)는 일측이 접지되어 제어신호(CSB)를 노아링하는 노아게이트(11)와, 그 노아게이트(11)의 출력을 순차 지연시키는 인버터(12), (13)들로 구성되며, 제2버퍼(20)는 인버터(I1)에서 반전된 제어신호(CS)와 입력 라이트인에이블신호(WEB)를 노아링하는 노아게이트(21)와, 노아게이트(21)의 출력을 순차 지연시키는 인버터(22), (23)들로 구성된다.
상기 라이트제어신호 발생부(30)는 상기 제1, 제2버퍼(10), (20)에서 각각 출력된 제어신호(CS) 및 라이트인에이블신호(WE)를 각각 반전시키는 인버터(31), (32)들과, 그 인버터(31), (32)들의 출력을 노아링하는 노아게이트(33)와, 그 노아게이트(33)의 출력을 인버터(34',34)를 통하여 지연하는 지연부(34)와, 그 지연부(34)의 출력과 상기 노아게이트(33)의 출력을 낸딩하는 낸드게이트(35)와 그 낸드게이트(35)의 출력을 순차 지연하는 인버터(36), (37)들로 구성된다.
상기 출력부(40)는 일측에 데이타 또는 인버터(I2)에서 반전된 데이터를 입력받고, 타측으로는 상기 라이트제어신호 발생부(30)의 라이트제어신호(WCB)를 입력받아 노아링하는 노아게이트(41), (42)와, 그 노아게이트(41), (42)의 출력을 각각 반전하는 인버터(43), (44)들로 구성된다.
이와같이 구성된 종래 라이트제어회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 라이트인에이블신호(WEB)가 H에서 L로 토글된 상태에서 제어신호(CSB)가 로우로 토글되는 경우를 제2도의 파형를 참조하여 설명한다.
라이트인에이블신호(WEB)가 L로 토글된 상태에서 제2도의 a와 같은 제어신호(CSB)가 제1버퍼(10)로 입력되면, 그 제어신호(CSB)는 노아게이트(11)와 인버터(12), (13)를 통하여 동도(B)와 같은 제어신호가(CS)가 되고, 그 제어신호(CS)는 라이트제어신호 발생기(30)로 입력됨과 동시에 인버터(I1)를 통하여 제2도의 c와 같이 변화되어 제2버퍼(20)로 입력된다.
이어서, 노아게이트(21)는 L의 라이트인에이블신호(WEB)와 상기 인버터(I1)의 출력을 노아링하여 H의 신호를 인버터(22), (23)을 통하여 출력함으로써 제2버퍼(20)에서 제2도의 e와 같은 H의 라이트인에이블신호(WEB)가 출력된다.
그리고, 라이트제어신호 발생부(30)의 인버터(31), (32)는 제어신호(CS)와 라이트인에이블신호(WE)를 각각 변전하고, 그 반전된 신호들은 노아게이트(33)에서 노아링된 후 지연부(34)의 인버터(34'), (34)에서 순차 지연되고, 낸드게이트(34)는 상기 노아게이트(33)의 출력과 지연부(34)의 출력을 낸딩하여 인버터(36), (37)를 통하여 출력한다. 이때 파형도는 제2도의 (h), (d), (f), (g), (i), (j)와 같다.
따라서, 출력부(40)는 노아게이트(41), (42)의 일측으로 입력되는 데이타와 타측으로 입력되는 상기 라이트제어신호(WCB)를 낸딩하여 인버터(43), (44)들을 통하여 출력함으로써, 제2도의 (k)와 같이 데이타라인(DL), (DLB)은 각각 H 및 L이 되어 데이타가 메모리셀(미도시)에 기록되게 된다.
반면에, 제어신호(CSB)가 H에서 L로 토글된 상태에서 라이트인에이블신호(WEB)가 L로 토글되는 경우를 제3도의 파형을 참조하여 설명한다.
이때, L의 제어신호(CSB)에 의해 제1버퍼(10) 및 인버터(I1)는 제3도의 b, c와 같이 H의 제어신호(CS) 및 L의 신호를 출력한다.
먼저, 제어신호(CSB)가 L로 토글된 상태에서, 제3도의 a와 같은 라이트인에이블신호(WEB)가 제2버퍼(20)로 입력되면, 노아게이트(21)는 인버터(I1)의 출력과 라이트인에이블신호(WEB)를 노아링하여 인버터(22), (23)을 통하여 출력함으로써, 제2버퍼(20)에서 출력되는 라이트인에이블신호(WE)는 제3도의 e와 같이 된다.
이어서, 라이트제어신호 발생기(30)로 입력된 제어신호(CS)와 라이트인에이블신호(WE)는 인버터(31), (32)와 노아게이트(33) 및 지연부(34)를 거치면서 제2도의 h와 같이 되고, 낸드게이트(35)는 상기 노아게이트(33)의 출력과 지연부(34)의 출력을 낸딩하여 제2도의 (i)와 같은 신호를 출력하며, 그 낸드게이트(35)의 출력은 인버터(36), (37)에서 순차지연되어 제2도의 (j)와 같은 L의 라이트제어신호(WCB)로 출력된다.
따라서, 출력부(40)는 상기 라이트제어신호(WCB)에 따라 입력 데이타를 노아게이트(41), (42) 및 인버터(43), (44)를 통하여 출력하는데, 제2도의 k에 도시된 바와 같이 라이트제어신호(WCB)가 H인 동안에는 데이타에 관계없이 H의 신호를 출력하여 데이타라인(DL), (DLB)은 모두 H가 되고, 라이트제어신호(WCB)가 L인 동안에는 데이타를 출력하여 데이타라인(DL), (DLB)을 H 및 L로 만듬으로써, 데이타가 메모리셀(미도시)에 기록된다.
그러나, 상기에서 라이트인에이블신호(WEB)가 먼저 H에서 L로 토글되고 제어신호(CSB)가 나중에 토글되는 경우에 발생되는 라이트제어신호(WCB)는 제어신호(CSB)가 먼저 H에서 L로 토글되고 라이트인에이블신호(WEB)가 나중에 토글되는 경우에 발생되는 라이트제어신호(WCB)보다 제1버퍼의 지연소자만큼 더 지연되어 발생된다.
따라서, 라이트싸이클에서 제어신호(CSB)와 라이트인에이블(WEB)에 의한 파라미터 제어가 동일하게 이루어지지 않게 되어 데이타의 기록동작 제어가 용이하지 않은 문제점이 발생된다.
따라서, 본 발명의 목적은 라이트사이클에서 제어신호(CSB) 및 라이트제어신호(WCB)에 의한 제어가 동일하게 이루어질 수 있도록 함으로써, 용이하게 데이타의 기록동작 제어를 수행할 수 있는 라이트제어회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 제어신호(CSB)를 입력받아 제어신호(CS)를 출력하는 제1버퍼와, 그 제1버퍼의 제어신호(CS)와 라이트인에이블신호(WEB)를 입력받아 라이트인에이블신호(WE)를 출력하는 제2버퍼와, 라이트제어신호(WEB)에 따라 입력 데이타를 데이타라인(DL,DLB)으로 출력하는 출력부로 이루어진 반도체 메모리에 있어서, 상기 제어신호(CSB) 및 라이트인에이블신호(WEB)의 입력상태를 검출하여 라이트제어신호(WEB)의 출력시점을 제어하기 위한 제어신호를 출력하는 라이트 제어부와, 상기 제어신호(CS)와 라이트인에이블신호(WE)를 연산하고 지연시켜, 상기 라이트 제어부의 제어에 따라 지연된 신호를 선택하여 라이트제어신호(WCB)를 발생하는 라이트제어신호 발생부를 포함하는 것을 특징으로 한다.
본 발명의 기술에 의한 라이트제어회로는 제1버퍼(10)와 제2버퍼(20) 및 출력부(40)가 종래와 동일하게 구성되고, 상기 제어신호(CSB) 및 라이트인에이블신호(WEB)의 입력상태를 검출하여 라이트제어신호(WCB)의 출력시점을 제어하기 위한 제어신호를 출력하는 라이트 제어부(50)와, 상기 제어신호(CS)와 라이트인에이블신호(WE)를 연산하고 소정 차수 지연시켜, 상기 라이트 제어부(50)의 제어에 따라 소정 차수의 지연신호를 선택하여 라이트제어신호(WCB)를 발생하는 라이트제어신호 발생부(60)로 구성된다. 이때, 종래와 동일한 부분은 동일한 부호를 붙인다.
상기 라이트 제어부(50)는 제4도에 도시된 바와같이, 전원전압(Vcc)과 접지전압사이에서 피모스트랜지스터(51), (52)와 엔모스트랜지스터(53), (54)가 직렬로 연결되어, 피모스트랜지스터(52)와 엔모스트랜지스터(53)의 게이트에 제어신호(CSB)가 공통 입력되고, 라이트인에이블신호(WEB)는 엔모스트랜지스터(54)의 게이트와 인버터(I3)를 통하여 피모스트랜지스터(51)의 게이트에 공통 입력되며, 출력단자는 이버터(I4), (I5)로 이루어진 래치부(55)를 통하여 인버터(56)에 접속되어 있다.
상기 라이트제어신호 발생부(60)는 상기 제1버퍼(10)의 제어신호(CS)와 제2버퍼(20)의 라이트인에이블신호(WE)를 각각 반전시키는 인버터(61), (62)와, 그 인버터(61), (62)의 출력을 노아링하는 노아게이트(63)와, 그 노아게이트(63)의 출력을 인버터(64',64) 및 인버터(65',65)를 통하여 순차 지연하는 제1,제2지연부(64), (65)와, 그 제1, 제2지연부(64), (65)의 출력단자에 접속되어, 상기 라이트 제어부(50)의 제어신호에 의해 상보적으로 턴온되는 전송게이트(T1), (T2)와, 상기 노아게이트(63)의 출력과 전송게이트(T1) 또는 전송게이트(T2)의 출력을 낸딩하는 낸드게이트(66)와, 그 낸드게이트(66)의 출력을 순차 지연하는 인버터(67), (68)들로 구성된다.
이와같이 구성된 본 발명의 기술에 의한 라이트제어회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 라이트인에이블신호(WEB)가 L로 토글된 상태에서, 제어신호(CSB)가 H에서 L로 토글되는 경우를 제5도의 파형을 참조하여 설명한다.
이때, 라이트 제어부(50)의 피모스트랜지스터(53), (54)는 상기 라이트인에이블신호(WEB)가 H에서 L로 토글되기 전에는 H의 라이트인에이블신호(WEB)와 제어신호(CSB)에 의해 턴온되어 노드(N8)는 L을 유지하고 있다.
그리고, 라이트인에이블신호(WEB)가 제5도의 a와 같이 H에서 L로 토글되면, 라이트 제어부(50)의 피모스트랜지스터(53), (54)가 턴오프되어 출력은 차단되지만, L의 출력노드(N8)가 래치부(55)에 의해 래치되기 때문에 노드(N10)는 제5도의 n과 같이 계속 L을 유지하게 된다.
이후, 제5도의 b와 같이 제어신호(CSB)가 H에서 L로 토글되면, 제1버퍼(10)는 제5도의 c와 같이 H의 제어신호(CS)를 출력하고, 제2버퍼(20)는 인버터(23)를 통하여 제5도의 f와 같이 H의 라이트인에이블신호(WE)를 출력한다.
라이트제어신호 발생부(60)의 인버터(61), (62)는 제어신호(CS)와 라이트인에이블신호(WE)를 각각 반전하고, 그 반전된 신호들은 노아게이트(63)에서 노아링된 후 제1, 제2지연부(64), (65)의 인버터(64'), (64) 및 인버터(65'), (65)를 통하여 순차 지연된다. 이때, 신호의 파형은 제5도의 e, h, g, i, j와 같다.
이때, 상기 라이트 제어부(50)의 제어신호, 즉, 노드(N10)의 L의 제어신호에 의해 전송게이트(T1)는 턴온, 전송게이트(T2)는 턴오프되기 때문에, 상기 제1지연부(64)의 출력이 전송게이트(T1)를 통하여 낸드게이트(66)로 입력되고, 낸드게이트(66)는 상기 노아게이트(63)의 출력과 제1지연부(64)의 출력을 낸딩하여 제5도의 q와 같은 신호를 출력함으로써, 라이트제어신호 발생부(60)에서 제5도의 r과 같은 L의 라이트제어신호(WCB)가 발생된다.
따라서, 출력부(40)는 상기 라이트제어신호(WCB)가 H인 동안에는 데이타에 관계없이 H의 신호를 출력하여 데이타라인(DL), (DLB)은 모두 H가 되고, 라이트제어신호(WCB)가 L인 동안에는 데이타를 출력하여 데이타라인(DL), (DLB)은 제2도의 k도에 도시된 바와 같이 각각 H 및 L이 됨으로써, 데이타가 메모리셀(미도시)에 기록된다.
반면에, 제어신호(CSB)가 L로 토글된 상태에서 라이트인에이블신호(WEB)가 H에서 L로 토글되는 제6도의 파형을 참조하여 설명한다.
라이트 제어부(50)의 피모스트랜지스터(53), (54)는 상기 제어신호(CSB)가 H에서 L로 토글되기 전에는 H의 라이트인에이블신호(WEB)와 제어신호(CSB)에 의해 턴온되어 노드(N8)는 L을 유지하고, 제어신호(CSB)가 제6도 a와 같이 H에서 L로 토글되는 순간, 라이트 제어부(50)의 피모스트랜지스터(51), (52)가 턴온되어 노드(N8)는 H가 된다.
그리고 제6도의 b와 같이 라이트인에이블신호(WEB)가 H에서 L로 토글되면, 피모스트랜지스터(52)가 오프되어 출력은 차단되지만 H의 출력노드(N8)가 래치부(55)에 의해 래치되기 때문에 노드(N10)는 제6도의 n과 같이 H를 계속 유지하게 되며, 제1버퍼(10)는 제6도의 c와 같이 H의 제어신호(CS)를 출력하고, 제2버퍼(20)는 인버터(23)를 통하여 제6도의 f와 같이 H의 라이트인에이블신호(WE)를 출력한다.
라이트제어신호 발생부(60)의 인버터(61), (62)는 제어신호(CS)와 라이트인에이블신호(WE)를 각각 반전하고, 그 반전된 신호들은 노아게이트(63)에서 노아링된 후 제1, 제2지연부(64), (65)의 인버터(64'), (64) 및 인버터(65'), (65)를 통하여 순차 지연된다. 이때, 신호의 파형은 제6도의 e, h, g, i, j와 같다.
이때, 상기 라이트 제어부(50)의 제어신호, 즉, 노드(N10)의 H의 제어신호에 의해 전송게이트(T1)는 턴오프, 전송게이트(T2)는 턴온되기 때문에, 상기 제2지연부(65)의 출력이 전송게이트(T2)를 통하여 낸드게이트(66)로 입력되고, 낸드게이트(66)는 상기 노아게이트(63)의 출력과 제2지연부(65)의 출력을 낸딩하여 제6도의 q와 같은 신호를 출력함으로써 라이트제어신호 발생부(60)는 제6도의 r과 같은 L의 라이트제어신호(WCB)를 발생한다.
따라서, 출력부(40)는 상기 라이트제어신호(WCB)에 따라 데이타를 출력함으로써 메모리셀(미도시)에 데이타를 기록하게 된다.
즉, 본 발명은 제어신호(CSB)가 먼저 로우로 토글되고 라이트인에이블신호(WEB)가 나중에 로우로 토글되는 경우는 제2지연부(65)의 출력을 선택하여 상기 제1버퍼(10)의 지연분을 고려하고, 라이트인에이블신호(WEB)가 먼저 로우로 토글되고 제어신호(CSB)가 나중에 토글되는 경우는 제1지연부(64)의 출력을 선택함으로써, 동일한 라이트인에이블신호(WCB)를 얻을 수 있게 된다.
상기에서 상세히 설명한 바와같이, 본 발명은 라이트사이클에서, 제어신호(CSB) 및 라이트제어신호(WCB)에 의한 제어가 동일하게 이루어질 수 있도록 함으로써, 데이타의 기록시 제어동작을 용이하게 수행할 수 있는 효과가 있다.

Claims (5)

  1. 제어신호(CSB)를 입력받아 제어신호(CS)를 출력하는 제1버퍼(10)와, 그 제1버퍼(10)의 제어신호(CS)와 라이트인에이블신호(WEB)를 입력받아 라이트인에이블신호(WE)를 출력하는 제2버퍼(20)와, 라이트제어신호(WCB)에 따라 입력 데이타를 데이타라인(DL,DLB)으로 출력하는 출력부(40)로 이루어진 반도체 메모리에 있어서, 상기 제어신호(CSB) 및 라이트 인에이블신호(WEB)의 입력상태를 검출하여 라이트제어신호(WCB)의 출력시점을 제어하기 위한 제어신호를 출력하는 라이트 제어부(50)와; 상기 제어신호(CS)와 라이트인에이블신호(WE)를 연산하고 지연시켜, 상기 라이트 제어부의 제어에 따라, 지연된 신호를 선택하여 라이트제어신호(WCB)를 발생하는 라이트제어신호 발생부(60)로 구성된 것을 특징으로 하는 라이트 제어회로.
  2. 제1항에 있어서, 상기 라이트 제어부(50)는 전원전압(Vcc)과 접지전압 사이에서 피모스트랜지스터(51), (52)와 엔모스트랜지스터(53), (54)가 직렬로 연결되어, 상기 피모스트랜지스터(52)와 엔모스트랜지스터(53)의 게이트에는 제어신호(CS)가 공통 입력되고, 라이트인에이블신호(WEB)는 엔모스트랜지스터(54)의 게이트와 인버터(I3)를 통하여 피모스트랜지스터(51)의 게이트에 공통 입력되며, 출력단자는 인버터(I4), (I5)로 이루어진 래치부(55)를 통하여 인버터(56)에 접속되는 것을 특징으로 하는 라이트 제어회로.
  3. 제1항에 있어서, 상기 라이트제어신호 발생부(60)는 상기 제1버퍼(10)에서 출력된 제어신호(CS) 및 상기 제2버퍼(20)에서 출력된 라이트인에이블신호(WE)를 각각 반전시키는 인버터(61), (62)와, 그 인버터(61), (62)의 출력을 노아링하는 노아게이트(63)와, 그 노아게이트(63)의 출력을 인버터(64',64) 및 인버터(65',65)를 통하여 순차 지연하는 제1, 제2지연부(64), (65)와, 그 제1지연부(64)의 출력단자 및 제2지연부(65)의 출력단자에 각각 연결되어, 상기 라이트 제어부(50)의 제어신호에 의해 상보적으로 턴온되는 전송게이트(T1), (T2)와, 상기 노아게이트(63)의 출력과 전송게이트(T1) 또는 전송게이트(T2)의 출력을 낸딩하는 낸드게이트(66)와, 그 낸드게이트(66)의 출력을 순차 지연하는 인버터(67), (68)로 구성된 것을 특징으로 하는 라이트 제어회로.
  4. 제1항에 있어서, 상기 라이트제어부(50)는 제어신호(CSB)가 라이트인에이블신호(WEB)보다 먼저 H에서 L로 토글되면 H의 제어신호를 출력하고, 나중에 토글되면 L의 제어신호를 출력하는 것을 특징으로 하는 라이트 제어회로.
  5. 제3항에 있어서, 상기 라이트제어신호 발생부(60)는 라이트제어부(50)에서 H의 제어신호가 입력되면 제2지연부(65)의 출력을 선택하여 라이트제어신호(WCB)를 출력하고, L의 제어신호가 입력되면 제1지연부(65)의 출력을 선택하여 라이트제어신호(WCB)를 출력하는 것을 특징으로 하는 라이트 제어회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW328661B (en) * 1996-07-26 1998-03-21 Oki Electric Ind Co Ltd The semiconductor apparatus
US5963487A (en) * 1997-12-16 1999-10-05 Cypress Semiconductor Corp. Write enabling circuitry for a semiconductor memory
KR100480900B1 (ko) * 1998-01-13 2005-07-07 주식회사 하이닉스반도체 반도체메모리
KR100353563B1 (ko) * 1999-12-24 2002-09-26 주식회사 하이닉스반도체 반도체 메모리의 기록 제어회로
JP4988048B1 (ja) * 2011-02-14 2012-08-01 株式会社東芝 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000600B1 (ko) * 1992-12-31 1996-01-09 현대전자산업주식회사 펄스 쓰기 드라이버 회로
JP3290315B2 (ja) * 1994-11-15 2002-06-10 三菱電機株式会社 半導体記憶装置
JP3394111B2 (ja) * 1995-05-25 2003-04-07 株式会社 沖マイクロデザイン 半導体記憶装置のデータ入力回路
US5629896A (en) * 1995-08-31 1997-05-13 Sgs-Thomson Microelectronics, Inc. Write controlled address buffer

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