KR100307499B1 - 데이터 프리패치를 위한 카운터회로 - Google Patents
데이터 프리패치를 위한 카운터회로 Download PDFInfo
- Publication number
- KR100307499B1 KR100307499B1 KR1019990026396A KR19990026396A KR100307499B1 KR 100307499 B1 KR100307499 B1 KR 100307499B1 KR 1019990026396 A KR1019990026396 A KR 1019990026396A KR 19990026396 A KR19990026396 A KR 19990026396A KR 100307499 B1 KR100307499 B1 KR 100307499B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- prefetch
- passgate
- read
- nand gate
- Prior art date
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 18
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 230000001360 synchronised effect Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims 9
- 239000004065 semiconductor Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 9
- 230000015654 memory Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 206010027439 Metal poisoning Diseases 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Dram (AREA)
Abstract
본 발명은 데이터 프리패치를 위한 카운터회로에 관한 것으로, 리드라인신호 및 리드신호를 논리조합하여 패스게이트신호를 발생하는 패스게이트신호발생부; 상기 패스게이트신호에 의하여 동기되어, 제1 내지 제3프리패치신호 중에서 이전단에서 발생된 신호를 각각 래치시키는 제1 내지 제3래치부; 상기 리드신호 및 상기 제1래치부의 출력신호를 논리조합하여 상기 제1프리패치신호를 발생하는 제1프리패치신호발생부; 상기 리드신호와 그 지연된 신호와 상기 제2래치부의 출력신호를 논리조합하여 상기 제2프리패치신호를 발생하는 제2프리패치신호발생부; 및 상기 리드신호와 그 지연된 신호와 상기 제3래치부의 출력신호를 논리조합하여 상기 제3프리패치신호를 발생하는 제3프리패치신호발생부;를 포함한다. 본 발명은 데이터 억세스(access) 시간의 마진을 충분히 보장하여, 특히 고속으로 동작하는 반도체 메모리소자에 적용될 수 있다.
Description
본 발명은 반도체 메모리의 데이터출력에 관한 것으로, 특히 데이터 억세스(access) 시간의 마진(margin)을 충분히 보장하여 고속으로 동작하는 반도체 메모리소자에 적합한 데이터 프리패치(prefetch)를 위한 카운터회로에 관한 것이다.
일반적으로 반도체 메모리에 저장된 데이터를 리드(read)할 경우 메모리의 데이터를 출력버퍼에 순차적으로 보내는 프리패치동작이 수행된다. 프리패치란 미리 데이터를 가져온다는 뜻으로, 프리패치신호는 리드라인(grio : global read line)에 실린 리드라인신호가 버스트(burst)된 동안 메모리의 데이터를 순차적으로 패치하기 위한 신호이다. 리드라인신호는 데이터가 리드라인에 실리게 되면 로우레벨로 바뀌어 인에이블되고, 이때 프리패치신호는 인에이블된 리드라인신호가 파이프 카운트(pipe count)신호와 잘 매치가 될 수 있도록 로우레벨로 인에이블된다. 여기서 파이프 카운트신호는 데이터를 출력버퍼로 내보내게 하는 신호이다.
그런데, 프리패치동작이 데이터 손실없이 진행되기 위하여는 프리패치신호의 로우레벨폭이 리드라인신호의 로우레벨폭보다 넓어야 한다. 즉, 리드라인신호가 로우레벨로 바뀌기 전에 프리패치신호가 먼저 로우레벨로 인에이블되어야 하고, 또한 리드라인신호가 하이레벨로 디스에이블된 다음 프리패치신호가 하이레벨로 디스에이블되어야 한다.
여기서, 리드라인신호와 프리패치신호의 인에이블 시간차이를 셋업타임(set up time)(tS)라 하고, 그 디스에이블 시간차이를 홀(hole)타임(tH)라 한다.
이러한 프리패치신호는 카운터회로에 의하여 발생되는데, 도 1은 종래의 카운터회로도이다.
종래의 카운터회로는 리드라인신호(griox),(grioz) 및 리드신호(read)를 조합하여 패스(pass)게이트신호(incx),(incz)를 발생하는 패스게이트신호발생부(10)와, 리드신호(read)를 지연시키는 지연부(20)와, 패스게이트신호(incx),(incz)에 따라 리드신호(read)를 각각 전송하는 리드신호전송부(30),(40),(50)와, 그 리드신호전송부(30),(40),(50)를 통하여 전송된 리드신호(read) 및 지연부(20)를 통하여 입력된 리드신호(read)를 조합하여 프리패치신호(pfetch0~pfetch2)를 각각 발생하는 프리패치신호발생부(60),(70),(80)로 구성된다.
상기 패스게이트신호발생부(10)는 리드라인신호(griox),(grioz)를 낸드연산하는 낸드게이트(11),(12)와, 그 낸드게이트(11),(12)의 출력을 노아연산하는 노아게이트(13)와, 노아게이트(13)와 접속된 인버터(14)와, 그 인버터(14)의 출력 및 지연된 리드신호(read)를 낸드연산하는 낸드게이트(15)와, 그 낸드게이트(15)의 출력신호를 순차적으로 반전시켜 패스게이트신호(incx),(incz)를 발생하는 인버터(16),(17),(18)로 구성된다.
상기 리드신호전송부(30)는 패스게이트신호(incx),(incz)에 의하여 온/오프되는 패스게이트(31)와, 낸드게이트(32)와, 인버터(33~37)로 구성된다. 상기 리드신호전송부(40)는 전술한 상기 리드신호전송부(30)와 동일한 방식으로패스게이트(41), 낸드게이트(42)와, 인버터(43~47)로 구성된다. 그리고 상기 리드신호전송부(50)는 인버터(51) 및 노아게이트(53)를 제외하고는 상기 리드신호전송부(30)와 동일한 방식으로 패스게이트(51), 인버터(53~57)로 구성된다.
상기 프리패치신호발생부(60)는 낸드게이트(61) 및 인버터(62),(63)로 구성되고, 프리패치신호발생부(70)는 낸드게이트(71) 및 인버터(72),(73)로 구성되며, 프리패치신호발생부(80)는 낸드게이트(81) 및 인버터(82),(83)로 구성된다.
이와 같이 구성되는 종래의 카운터회로의 동작을 도 1 내지 도3을 참조하여 설명하면 다음과 같다.
도 1의 카운터회로를 200MHZ에서 시뮬레이션하면, 도 2 및 도 3과 같은 파형의 신호가 발생된다. 즉, 리드신호(read)는 DRAM의 셀에 저장된 데이터를 읽기 위해 데이터리드명령을 입력했을 때 하이레벨로 인에이블되는 신호이다. 데이터를 읽지 않을 때에는 리드신호(read)는 로우레벨로 유지되어 프리패치신호(pfetch0~pfetch2)가 하이레벨로 초기화될 수 있도록 한다.
리드라인신호(griox),(grioz)는 데이터통로인 리드라인(grio)을 통해 데이터를 싣고 오는 짧은 로우레벨의 인에이블신호로서, 리드라인신호(griox)는 로우레벨의 데이터를 그리고 리드라인신호(grioz)는 하이레벨의 데이터를 싣고 진행된다. 도 2 및 도 3의 시뮬레이션에서는 버스트 길이를 4로 설정하여 H,L,H,L의 4개 데이터가 출력되도록 실행한 것이다.
데이터 리드명령에 의하여 리드신호(read)가 인에이블되기 전에, 먼저 로우레벨의 리드신호(read)에 의하여 프리패치신호(pfetch0~pfetch2)는 하이레벨로 초기화되어 있다. 그로므로, 리드신호(read)가 인에이블되면 프리패치신호(pfetch0)는 따라서 프리패치신호발생부(60)에 의하여 인에이블된다.
리드라인신호(griox),(grioz)가 순차적으로 로우레벨로 토글되면, 패스게이트신호발생부(10)는 리드라인신호(griox),(grioz)를 조합하여 로우레벨과 하이레벨의 패스게이트신호(incx),(incz)를 발생한다. 패스게이트신호(incz)가 하이레벨에 로우레벨로 바뀌면, 프리패치신호(pfetch1)가 프리패치신호발생부(60)에 의하여 로우레벨로 인에이블된다.
여기서, 도 2에서 리드라인신호(griox)와 프리패치신호(pfetch1)의 셋업타임(tS)는 정확하게 스캐일링(scaling)해 보면 -0.2ns이다. 그런데, 저주파수에서는 셋업타임(tS) 및 홀타임(tH)에 별 문제가 없지만, 반도체메모리가 고주파수로 동작됨에 따라 셋업타임(tS)의 마진이 줄어들게 된다. 이처럼 셋업타임(tS)의 마진이 적어지면, 리드라인신호의 로우레벨이 온전하게 보내질 수 없다. 특히, 셋업타임(tS)이 마이너스(-)타이밍을 가질 경우 데이터가 실려있는 리드라인(grio)의 펄스폭, 즉 데이터폭이 줄어들게 된다. 결국 이러한 손실이 발생된 시간만큼 데이터 억세스시간(tAC)이 지연되는 문제점이 있었다.
따라서, 본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로서, 고속으로 동작하는 반도체 메모리소자에서도 데이터 억세스 시간의 마진을 충분히 보장할 수 있는 데이터 프리패치를 위한 카운터회로를 제공하는데 그 목적이 있다.
도 1은 종래의 카운터회로의 회로도
도 2는 도 1의 카운터회로의 동작을 최악조건에서 시뮬레이션한 타이밍도.
도 3은 도 1의 카운터회로의 동작을 보통의 조건에서 시뮬레이션한 타이밍도.
도 4는 본 발명에 따른 카운터회로의 회로도.
도 5는 도 4의 카운터회로의 동작을 최악조건에서 시뮬레이션한 타이밍도.
도 6은 도 4의 카운터회로의 동작을 보통의 조건에서 시뮬레이션한 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
10:패스게이트신호발생부 20:지연부
30,40,50:리드신호전송부 60,70,80:프리패치신호발생부
100:패스게이트신호발생부 110,130,150:제1 내지 제3래치부
112,133,153:D플립플롭 120,140,160:제1프리패치신호발생부
141,161:지연부
이와 같은 목적을 달성하기 위한 본 발명은 리드라인신호 및 리드신호를 논리조합하여 패스게이트신호를 발생하는 패스게이트신호발생부; 상기 패스게이트신호에 의하여 동기되어, 제1 내지 제3프리패치신호 중에서 이전단에서 발생된 신호를 각각 래치시키는 제1 내지 제3래치부; 상기 리드신호 및 상기 제1래치부의 출력신호를 논리조합하여 상기 제1프리패치신호를 발생하는 제1프리패치신호발생부; 상기 리드신호와 그 지연된 신호와 상기 제2래치부의 출력신호를 논리조합하여 상기 제2프리패치신호를 발생하는 제2프리패치신호발생부; 및 상기 리드신호와 그 지연된 신호와 상기 제3래치부의 출력신호를 논리조합하여 상기 제3프리패치신호를 발생하는 제3프리패치신호발생부;를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부 도면을 참조하여 설명하면 다음과 같다.
본 발명에 따른 데이터 프리패치를 위한 카운터회로는 도 4에 도시된 바와 같이, 리드라인신호(griox),(grioz) 및 리드신호(read)를 논리조합하여 패스(pass)게이트신호(incx),(incz)를 발생하는 패스게이트신호발생부(100)와, 상기 패스게이트신호에 의하여 동기되어 이전단의 제1 내지 제3프리패치신호(pfetch0~pfetch2)의 를 각각 래치시키는 제1 내지 제3래치부(110),(130),(150)를 구비한다.
또한, 본 발명에 따른 데이터 프리패치를 위한 카운터회로는 상기 리드신호(read) 및 상기 제1래치부(110)의 출력신호를 논리조합하여 상기 제1프리패치신호(pfetch0)를 발생하는 제1프리패치신호발생부(120)와, 상기리드신호(read)와 그 지연된 신호와 상기 제2래치부(130)의 출력신호를 논리조합하여 상기 제2프리패치신호(pfetch1)를 발생하는 제2프리패치신호발생부(140)와, 상기 리드신호(read)와 그 지연된 신호와 상기 제3래치부(150)의 출력신호를 논리조합하여 상기 제3프리패치신호(pfetch2)를 발생하는 제3프리패치신호발생부(160)를 구비한다.
상기 패스게이트신호발생부(100)는 리드라인신호(griox),(grioz)를 각각 입력받는 낸드게이트(101),(102)와, 입력단자가 그 낸드게이트(101),(102)의 출력단자와 연결된 노아게이트(103)와, 입력단자가 그 노아게이트(103)의 출력단자와 접속된 인버터(104)와, 그 인버터(104)의 출력 및 지연된 리드신호(read)를 낸드연산하는 낸드게이트(105)와, 그 낸드게이트(105)의 출력신호를 순차적으로 반전시켜 패스게이트신호(incx),(incz)를 발생하는 인버터(106),(107),(108)로 구성된다.
상기 제1래치부(110)는 상기 패스게이트신호(incx),(incz)에 따라 상기 제3프리패치신호(pfetch2)를 스위칭하는 패스게이트(111)와, 그 패스게이트(111)를 통하여 전달된 신호를 상기 패스게이트신호(incx),(incz)에 따라 래치시키는 디(D)플립플롭(112)과, 그 디플립플롭(112)의 출력 및 상기 리드신호(read)를 입력받는 낸드게이트(113)와, 그 낸드게이트(113)의 출력신호를 래치시키기 위한 인버터(114)와, 상기 낸드게이트(113)의 출력신호를 상기 패스게이트신호(incx),(incz)에 따라 전달하는 패스게이트(115)로 구성된다.
상기 제1프리패치신호발생부(120)는 상기 리드신호(read)를 순차적으로 반전시키는 인버터(121),(122)와, 그 인버터(122)의 출력신호 및 상기 제1래치부(110)로부터 전달된 신호를 입력받아 상기 제1프리패치신호(pfetch0)를 발생하는 낸드게이트(122)로 구성된다.
상기 제2래치부(130)는 상기 패스게이트신호(incx),(incz)에 따라 상기 제1프리패치신호(pfetch0)를 입력받는 인버터(131)와, 그 인버터(131)의 출력신호를 스위칭하는 패스게이트(132)와, 그 패스게이트(132)를 통하여 전달된 신호를 상기 패스게이트신호(incx),(incz)에 따라 래치시키는 디플립플롭(133)과, 그 디플립플롭(133)의 출력 및 상기 리드신호(read)를 입력받는 낸드게이트(134)와, 그 낸드게이트(134)의 출력신호를 래치시키기 위한 인버터(135)와, 상기 낸드게이트(134)의 출력신호를 상기 패스게이트신호(incx),(incz)에 따라 전달하는 패스게이트(137)로 구성된다.
상기 제2프리패치신호발생부(140)는 상기 리드신호(read)를 소정시간 지연시키는 지연부(141)와, 그 지연부(141)의 출력신호 및 상기 리드신호(read)를 입력받는 낸드게이트(142)와, 그 낸드게이트(142)의 출력신호를 입력받는 인버터(143)와, 그 인버터(143)의 출력신호 및 상기 제2래치부(130)로부터 전달된 신호를 입력받아 상기 제2프리패치신호(pfetch1)를 발생하는 낸드게이트(144)로 구성된다.
상기 제3래치부(150)는 상기 패스게이트신호(incx),(incz)에 따라 상기 제2프리패치신호(pfetch1)를 입력받는 인버터(151)와, 그 인버터(151)의 출력신호를 스위칭하는 패스게이트(152)와, 그 패스게이트(152)를 통하여 전달된 신호를 상기 패스게이트신호(incx),(incz)에 따라 래치시키는 디플립플롭(153)과, 그 디플립플롭(153)의 출력 및 상기 리드신호(read)를 입력받는 낸드게이트(154)와, 그 낸드게이트(154)의 출력신호를 래치시키기 위한 인버터(155)와, 상기 낸드게이트(154)의 출력신호를 상기 패스게이트신호(incx),(incz)에 따라 전달하는 패스게이트(157)로 구성된다.
상기 제3프리패치신호발생부(160)는 상기 리드신호(read)를 소정시간 지연시키는 지연부(161)와, 그 지연부(161)의 출력신호 및 상기 리드신호(read)를 입력받는 낸드게이트(162)와, 그 낸드게이트(162)의 출력신호를 입력받는 인버터(163)와, 그 인버터(163)의 출력신호 및 상기 제3래치부(150)로부터 전달된 신호를 입력받아 상기 제3프리패치신호(pfetch2)를 발생하는 낸드게이트(164)로 구성된다.
상기 디플립플롭(112),(133),(153)은 각각 상기 패스게이트신호(incz)에 따라 동기되고 외부로의 출력신호(out0b),(out1b),(out3b)를 발생하고, 각각 인버터(I1)와 낸드게이트(N1~N4)로 이루어진다.
또한, 상기 제1 내지 제3프리패치신호(pfetch0~pfetch2)는 교대로 로우레벨을 갖는다.
이와 같이 구성되는 본 발명에 따른 데이터 프리패치를 위한 카운터회로의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4의 카운터회로를 200MHZ, 슬로우(slow) 모델, 90°C의 온도, 전원전압(Vdd)을 2.2V로 한 최악조건에서 시뮬레이션하면, 도 5와 같은 타이밍도가 얻어지고, 또한 이를 보통의 조건에서 시뮬레이션하면 도 6과 같은 타이밍도가 얻어진다.
즉, 리드신호(read)는 DRAM의 셀에 저장된 데이터를 읽기 위해 데이터리드명령을 입력했을 때 하이레벨로 인에이블되고, 데이터를 읽지 않을 때에는 리드신호(read)는 로우레벨로 유지되어 제1 내지 제3프리패치신호(pfetch0~pfetch2)가 하이레벨로 초기화될 수 있도록 한다.
먼저, 패스게이트신호발생부(100)는 리드라인신호(griox),(grioz) 및 리드신호(read)를 논리조합하여 패스게이트신호(incx),(incz)를 발생한다. 여기서, 패스게이트신호(incx),(incz)는 서로 다른 레벨을 갖는다.
이어서, 제1래치부(110)는 하이레벨의 신호를 래치시키는데, 이때 패스게이트(111),(115)는 패스게이트신호(incx),(incz)에 의하여 턴온되어 하이레벨의 제3프리패치신호(pfetch2)를 전달한다. 그 다음, 디플립플롭(112)는 패스게이트신호(incz)에 의하여 동기되어 일측에는 로우레벨의 신호를, 그리고 그 타측에는 하이레벨의 외부 출력신호(out0b)로서 래치시킨다.
따라서, 낸드게이트(113)는 디플립플롭(112)의 일측 출력단자에 래치된 로우레벨의 신호 및 상기 하이레벨의 리드신호(read)를 입력받아 하이레벨의 신호를 출력한다. 이때, 인버터(114)는 낸드게이트(113)의 출력신호를 반전시켜 그 낸드게이트(113)의 입력단자에 인가함으로써, 낸드게이트(113)의 출력신호가 하이레벨로 유지되도록 한다. 또한, 낸드게이트(113)로부터의 하이레벨의 출력신호는 패스게이트(115)를 거쳐 제1프리패치신호발생부(120)에 인가된다.
제1프리패치신호발생부(120)는 하이레벨의 리드신호(read)를 인버터(121),(122)에서 순차적으로 반전시키고, 이에 따라 낸드게이트(123)에는 인버터(122)로부터의 하이레벨의 신호와 제1래치부(110)로부터의 하이레벨의 신호를입력받아, 결과적으로 도 5 및 도 6에 도시된 바와 같은 로우레벨의 제1프리패치신호(pfetch0)를 발생한다.
제2래치부(130) 및 제3래치부(150)는 전술한 제1래치부(110)의 동일한 방식으로 동작된다. 단, 제2래치부(130) 및 제3래치부(150)는 각각 입력단에 인버터(131),(151)를 구비한다.
그리고, 제2 및 제3프리패치신호발생부(140),(160)에는 지연부(141),(161)가 구비되는데, 이러한 지연부(141),(161)는 리드신호(read)를 약 5ns정도 지연시킨다. 즉, 리드신호(read)가 인에이블된 후 패스게이트신호(incz)가 인에이블되기 위하여는 약간의 시간이 걸리기는데, 이때 제2 및 제3프리패치신호(pfetch1),(pfetch)가 인에이블될 수 있기 때문에, 지연부(141),(161)는 이를 방지하는 역할을 한다.
결과적으로, 도 5 및 도 6에 도시된 바와 같이, 순차적으로 로우레벨을 갖는 제1 내지 제3프리패치신호(pfetch0~pfetch2)가 발생된다.
여기서, 제2프리패치신호(pfetch1)를 리드라인신호(griox)와 비교하여 보면, 종래의 시뮬레이션에서 볼 수 없는 약간의 마진이 얻어진다. 이를 스캐일링해 보면 셋업타임(tS)이 0.5ns이다. 이는 종래의 셋업타임(tS)이 -0.2ns인 경우와 비교해 보면 0.7ns의 마진이 생긴 것이다. 따라서 데이터 억세서시간도 0.7ns의 마진을 갖게 되는 것이다.
이상에서 살펴 본 바와 같이, 본 발명은 고속으로 동작하는 반도체 메모리소자에서도 데이터 억세스 시간의 마진을 충분히 보장할 수 있는 효과를 갖는다.
Claims (10)
- 리드라인신호 및 리드신호를 논리조합하여 패스게이트신호를 발생하는 패스게이트신호발생부;상기 패스게이트신호에 의하여 동기되어, 제1 내지 제3프리패치신호 중에서 이전단에서 발생된 신호를 각각 래치시키는 제1 내지 제3래치부;상기 리드신호 및 상기 제1래치부의 출력신호를 논리조합하여 상기 제1프리패치신호를 발생하는 제1프리패치신호발생부;상기 리드신호와 그 지연된 신호와 상기 제2래치부의 출력신호를 논리조합하여 상기 제2프리패치신호를 발생하는 제2프리패치신호발생부; 및상기 리드신호와 그 지연된 신호와 상기 제3래치부의 출력신호를 논리조합하여 상기 제3프리패치신호를 발생하는 제3프리패치신호발생부;를 포함하여 구성되는 데이터 프리패치를 위한 카운터회로.
- 제 1항에 있어서, 상기 제1래치부는상기 패스게이트신호에 따라 상기 제3프리패치신호를 스위칭하는 패스게이트;그 제1패스게이트를 통하여 전달된 신호를 상기 패스게이트신호에 따라 래치시키는 디플립플롭;그 디플립플롭의 출력 및 상기 리드신호를 입력받는 낸드게이트;그 낸드게이트의 출력신호를 래치시키기 위한 인버터; 및상기 낸드게이트의 출력신호를 상기 패스게이트신호에 따라 전달하는 패스게이트;를 포함하여 구성되는 데이터 프리패치를 위한 카운터회로.
- 제1항에 있어서, 상기 제1프리패치신호발생부는상기 리드신호를 순차적으로 반전시키는 짝수개의 인버터; 및그 인버터의 출력신호 및 상기 제1래치부로부터 전달된 신호를 입력받아 상기 제1프리패치신호를 발생하는 낸드게이트;를 포함하여 구성되는 데이터 프리패치를 위한 카운터회로.
- 제1항에 있어서, 상기 제2래치부는상기 패스게이트신호에 따라 상기 제1프리패치신호를 입력받는 인버터;그 인버터의 출력신호를 스위칭하는 패스게이트;그 제1패스게이트를 통하여 전달된 신호를 상기 패스게이트신호에 따라 래치시키는 디플립플롭;그 디플립플롭의 출력 및 상기 리드신호를 입력받는 낸드게이트;그 낸드게이트의 출력신호를 래치시키기 위한 인버터; 및상기 낸드게이트의 출력신호를 상기 패스게이트신호에 따라 전달하는 패스게이트;를 포함하여 구성되는 데이터 프리패치를 위한 카운터회로.
- 제1항에 있어서, 상기 제2프리패치신호발생부는상기 리드신호를 소정시간 지연시키는 지연부;그 지연부의 출력신호 및 상기 리드신호를 입력받는 낸드게이트;그 낸드게이트의 출력신호를 입력받는 인버터; 및그 인버터의 출력신호 및 상기 제2래치부로부터 전달된 신호를 입력받아 상기 제2프리패치신호를 발생하는 낸드게이트;를 포함하여 구성되는 데이터 프리패치를 위한 카운터회로.
- 제1항에 있어서, 상기 제3래치부는상기 패스게이트신호에 따라 상기 제2프리패치신호를 입력받는 인버터;그 인버터의 출력신호를 스위칭하는 패스게이트;그 제1패스게이트를 통하여 전달된 신호를 상기 패스게이트신호에 따라 래치시키는 디플립플롭;그 디플립플롭의 출력 및 상기 리드신호를 입력받는 낸드게이트;그 낸드게이트의 출력신호를 래치시키기 위한 인버터;상기 낸드게이트의 출력신호를 상기 패스게이트신호에 따라 전달하는 패스게이트;를 포함하여 구성되는 데이터 프리패치를 위한 카운터회로.
- 제1항에 있어서, 상기 제3프리패치신호발생부는상기 리드신호를 소정시간 지연시키는 지연부;그 지연부의 출력신호 및 상기 리드신호를 입력받는 낸드게이트;그 낸드게이트의 출력신호를 입력받는 인버터;그 인버터의 출력신호 및 상기 제3래치부로부터 전달된 신호를 입력받아 상기 제3프리패치신호를 발생하는 낸드게이트;를 포함하여 구성되는 데이터 프리패치를 위한 카운터회로.
- 제2항 또는 제4항 또는 제6항에 있어서, 상기 디플립플롭은각각 상기 패스게이트신호에 따라 동기되는 것을 특징으로 하는 데이터 프리패치를 위한 카운터회로.
- 제1항에 있어서, 상기 제1래치부는상기 제3프리패치신호를 래치시키는 것을 특징으로 하는 데이터 프리패치를위한 카운터회로.
- 제1항에 있어서, 상기 제2 및 제3래치부는상기 제1프리패치신호와 제2프리패치신호를 각각 반전시켜 래치시키는 것을 특징으로 하는 데이터 프리패치를 위한 카운터회로.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990026396A KR100307499B1 (ko) | 1999-07-01 | 1999-07-01 | 데이터 프리패치를 위한 카운터회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990026396A KR100307499B1 (ko) | 1999-07-01 | 1999-07-01 | 데이터 프리패치를 위한 카운터회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010008520A KR20010008520A (ko) | 2001-02-05 |
KR100307499B1 true KR100307499B1 (ko) | 2001-11-01 |
Family
ID=19598670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990026396A KR100307499B1 (ko) | 1999-07-01 | 1999-07-01 | 데이터 프리패치를 위한 카운터회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100307499B1 (ko) |
-
1999
- 1999-07-01 KR KR1019990026396A patent/KR100307499B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20010008520A (ko) | 2001-02-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100668499B1 (ko) | 반도체 메모리 장치의 데이터 출력 회로 및 방법 | |
US7030671B2 (en) | Circuit for controlling pulse width | |
US6327217B1 (en) | Variable latency buffer circuits, latency determination circuits and methods of operation thereof | |
US20090237137A1 (en) | Flip-Flop Capable of Operating at High-Speed | |
US6192004B1 (en) | Semiconductor integrated circuit | |
US6809983B2 (en) | Clock generator for pseudo dual port memory | |
US20070070677A1 (en) | Internal signal generator for use in semiconductor memory device | |
KR20040067467A (ko) | 이중 데이터율 동기식 반도체 장치의 데이터 스트로브신호 발생 회로 | |
KR100464937B1 (ko) | 반도체 메모리의 테스트 모드 플래그 신호 발생 장치 | |
US6232797B1 (en) | Integrated circuit devices having data buffer control circuitry therein that accounts for clock irregularities | |
KR100307499B1 (ko) | 데이터 프리패치를 위한 카운터회로 | |
KR19980026460A (ko) | 반도체 메모리장치 | |
KR100321182B1 (ko) | 데이터 프리패치를 위한 카운터회로 | |
US7120083B2 (en) | Structure and method for transferring column address | |
KR20030039179A (ko) | 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치 | |
KR100318264B1 (ko) | 패킷명령어 구동형 메모리소자의 로드신호 발생회로 | |
KR100585085B1 (ko) | 고속 메모리 장치의 데이타 독출 경로에 구비되는 데이타전송 회로 | |
KR980011454A (ko) | 라이트 제어회로 | |
KR100422954B1 (ko) | 반도체메모리소자의파이프라인장치및그제어방법 | |
KR100546277B1 (ko) | 데이터 출력 버퍼 제어회로를 구비하는 동기식 디램 반도체장치 및 그의 데이터 출력 버퍼 제어방법 | |
KR20090093509A (ko) | 고속의 데이터 입출력을 위한 반도체 메모리 장치 | |
KR100499632B1 (ko) | 출력인에이블 신호 발생장치 | |
KR100318434B1 (ko) | 디디알 에스디램의 데이터 스트로브 버퍼 제어 신호 발생회로 | |
KR100608383B1 (ko) | 신호 검출 회로 | |
KR20020049386A (ko) | 테스트시 기입 데이터의 마스킹 동작이 가능한 반도체메모리 장치 및 데이터 마스킹 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20050718 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |