KR20090093509A - 고속의 데이터 입출력을 위한 반도체 메모리 장치 - Google Patents

고속의 데이터 입출력을 위한 반도체 메모리 장치

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KR20090093509A
KR20090093509A KR1020080019064A KR20080019064A KR20090093509A KR 20090093509 A KR20090093509 A KR 20090093509A KR 1020080019064 A KR1020080019064 A KR 1020080019064A KR 20080019064 A KR20080019064 A KR 20080019064A KR 20090093509 A KR20090093509 A KR 20090093509A
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Abstract

본 발명은 고속으로 동작하는 반도체 메모리 장치에 있어 출력되는 데이터를 안정적으로 정렬하여 동작의 신뢰성을 높일 수 있도록 한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 병렬로 입력되는 8개의 데이터를 직렬화하여 4개의 연속되는 데이터를 출력하며 동작 모드에 따라 4개의 데이터 각각에 프리앰블 데이터를 덧붙여 출력하기 위한 제 1 직렬화 수단, 제 1 직렬화 수단의 출력을 전달받아 2개의 연속되는 데이터를 출력하기 위한 제 2 직렬화 수단, 및 제 2 직렬화 수단의 출력을 전달받아 직렬화된 데이터를 출력하기 위한 제 3 직렬화 수단을 포함한다. 따라서, 본 발명은 데이터의 출력시 지연 혹은 간섭 등의 이유로 발생하는 신호의 왜곡을 방지할 수 있다.

Description

고속의 데이터 입출력을 위한 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS FOR HIGH SPEED DATA INPUT/OUTPUT}
본 발명은 고속으로 동작할 수 있는 반도체 메모리 장치에 관한 것으로, 특히 고속으로 동작하는 반도체 메모리 장치에서 외부로 출력되는 다수의 데이터를 정렬하고 프리앰블을 제어하는 데이터 출력 제어회로와 동작 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다.
반도체 메모리 장치의 동작을 빠르게 하기 위해서 내부에서 일어나는 다수의 내부 동작을 더 빠르게 실행시키거나 신호 및 데이터의 입출력 속도를 높일 수 있다. 일례로, 디디알(double data rate, DDR) 반도체 메모리 장치는 데이터의 출력을 더 빠르게 하기 위해 데이터를 시스템 클록의 라이징 에지뿐만 아니라 폴링 클록에도 동기화하여 출력하였다. 반도체 메모리 장치의 하나의 입출력 단으로부터 시스템 클록의 한 주기에 두 개의 데이터를 입출력할 수 있어 기존의 반도체 메모리 장치보다 데이터의 입출력 속도가 빨라졌으며, 현재는 더 빠른 동작을 위해 시스템 클록의 한 주기에 네 개의 데이터를 입출력할 수 있는 반도체 메모리 장치까지 제안되었다.
데이터를 고속으로 출력하기 위해 디디알 반도체 메모리 장치부터 내부에서 프리페치(prefetch) 동작이 사용되었다. 여기서, 프리페치 동작이란 데이터 혹은 명령이 처리되기 전 데이터 혹은 명령을 고속으로 동작하는 저장수단으로 미리 가져 오는 것을 말한다. 예컨대, 디디알 반도체 메모리 장치(DDR SDRAM)는 한 번의 클럭 사이클마다 메모리 셀로부터 2비트의 데이터를 액세스하여 데이터 패드로 출력하는 동작을 채용하였는데, 이러한 동작을 2비트 프리페치 동작이라고 한다. 또한, 디디알2 반도체 메모리 장치(DDR2 SDRAM)는 한 번의 클럭 사이클마다 메모리 셀로부터 4비트의 데이터를 액세스하여 데이터 패드로 출력하는 방식인 4비트 프리페치 동작을 채용하였다. 마찬가지로, 디디알3 반도체 메모리 장치(DDR3 SDRAM)는 한 번의 클럭 사이클마다 메모리 셀로부터 8비트의 데이터를 액세스하여 데이트 패드로 출력하는 8비트 프리페치 동작을 채용하였다. 이렇듯 반도체 메모리 장치가 높은 주파수를 가진 클록 신호에 대응하여 고속 동작을 가능하게 하기 위해 데이터를 입출력 속도를 증가시켜야 했고, 이로 인해 한 번의 읽기(Read) 혹은 쓰기(Write) 명령에 의해 각 데이터 입출력 패드(DQ)로 최소 버스트 길이(Minimum Burst Length)에 해당하는 데이터를 한번에 읽거나 쓰는 동작 방식을 채용하였는데 이러한 방식을 N비트 프리페치(N bits Prefetch) 동작이라고 한다. 이때의 N은 최소 버스트 길이와 동일하다.
전술한 바와 같이, 최근 제안된 반도체 메모리 장치는 시스템 클록의 한 주기에 네 개의 데이터를 입출력할 수 있도록 요구받고 있어, 이러한 데이터의 고속 입출력을 위해서 8비트 프리페치 동작을 채용한다. 단위셀로부터 하나의 읽기 명령에 대응하여 출력되는 8개의 데이터는 각각 해당하는 센스 앰프와 데이터 입출력 라인을 통해 병렬로 전달된다. 병렬로 전달된 데이터를 하나의 데이터 패드를 통해 출력하기 위해서 이를 직렬화시켜야 하는데, 이러한 동작을 제어하기 위해 반도체 메모리 장치는 다수의 데이터 입출력 패드 각각에 연결된 다수의 데이터 출력회로를 포함한다.
한편, 반도체 메모리 장치는 누설 전류를 차단하여 전력 소모를 줄이고 불필요한 전류의 흐름을 차단하여 오동작 및 손상을 줄이기 위해, 일반적으로 입출력 신호 패드의 출력단은 하이 임피던스(Hi-z) 상태를 유지한다. 즉, 반도체 메모리 장치가 데이터 스트로브 신호 등을 입출력 신호 패드를 통해 외부로 출력하기 전/후, 혹은 외부로부터 신호가 전달되기 전/후 입출력 신호 패드의 출력단은 하이 임피던스(HI-z) 상태를 유지하고 있다. 하이 임피던스 상태를 유지하고 있던 출력단에 출력 신호를 인가하게 되면, 출력단의 레벨이 첫 번째로 인가된 출력 신호의 논리 레벨로 천이되기까지의 일정 시간이 소요된다. 이러한 이유로, 반도체 메모리 장치의 각 입출력 신호 패드를 통해 출력되는 첫 번째 입출력 신호의 출력 타이밍이 지연 등의 이유로 변형, 왜곡되는 경우가 발생하고 이로 인해 반도체 메모리 장치의 동작에 신뢰성이 낮아질 수 있다. 이러한 단점을 극복하기 위해, 반도체 메모리 장치는 출력 신호가 입출력 패드의 출력단을 통해 출력되기 전 출력단을 하이 임피던스(Hi-z) 상태가 아닌 논리 하이(High) 혹은 로우(Low) 레벨로 천이시키는데 이러한 신호를 프리앰블(preamble)이라 한다.
일례로, DDR, DDR2, 혹은 DDR3 반도체 메모리 장치와 같은 경우 데이터 스트로브 신호(DQS)에 대해 전술한 프리앰블이 수행되고 있다. 데이터 스트로브 신호(DQS)는 반도체 메모리 장치의 다수의 데이터 패드(DQ)를 통해 출력되는 데이터들이 유효한 값임을 알리기 위한 것으로 기설정된 정확한 시점에 출력될 수 있어야 한다. 하지만, 하이 임피던스(Hi-z) 상태를 벗어나 데이터 스트로브 신호(DQS)가 전달되는 데 지연이 발생할 경우 첫 번째 데이터의 유효 윈도우(valid window)가 첫 번째 데이터 이후 출력되는 다른 데이터들에 비해 작아지는 단점이 발생할 수 있어, 이를 방지하기 위해 프리앰블이 수행되었다.
하지만, 반도체 메모리 장치의 데이터 입출력 속도가 더욱 빨라지면서, 데이터 스트로브 신호(DQS)에만 프리앰블을 수행하는 것만으로 데이터의 출력시점을 정확히 지키는 것이 어려워졌다. 데이터 스트로브 신호(DQS)뿐만 아니라 데이터가 출력되는 다수의 데이터 패드(DQ) 각각에도 프리앰블을 수행한다면 첫 번째 출력되는 데이터가 이후 출력되는 데이터들과 같이 신호간 간섭(inter-symbol interference, ISI)에 따른 영향을 덜 받을 수 있고 유효 윈도우를 보장할 수 있다. 따라서, 최근 제안되고 있는 반도체 메모리 장치의 경우 데이터 패드(DQ)에도 프리앰블을 선택적으로 수행하기 위한 동작 모드들을 포함할 것을 요구하고 있다.
본 발명은 고속으로 동작하는 반도체 메모리 장치에 있어 출력되는 데이터를 안정적으로 정렬하여 동작의 신뢰성을 높이기 위한 것으로, 내부에서 전달되는 데이터에 선택적으로 프리앰블 데이터 패턴을 출력함으로써 데이터의 입출력 과정에서 발생할 수 있는 지연 혹은 스큐(skew) 등에 의한 데이터의 왜곡을 방지할 수 있도록 하는 데 그 특징이 있다.
본 발명은 병렬로 입력되는 8개의 데이터를 직렬화하여 4개의 연속되는 데이터를 출력하며 동작 모드에 따라 4개의 데이터 각각에 프리앰블 데이터를 덧붙여 출력하기 위한 제 1 직렬화 수단, 제 1 직렬화 수단의 출력을 전달받아 2개의 연속되는 데이터를 출력하기 위한 제 2 직렬화 수단, 및 제 2 직렬화 수단의 출력을 전달받아 직렬화된 데이터를 출력하기 위한 제 3 직렬화 수단을 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 병렬로 입력되는 8개의 데이터를 입력받아 직렬화된 8개의 데이터의 각 윈도우의 4배의 데이터 윈도우를 가지는 4개의 연속되는 데이터를 출력하며 동작 모드에 따라 4개의 데이터 각각에 프리앰블 데이터를 덧붙여 출력하기 위한 제 1 직렬화부, 제 1 직렬화부의 출력을 전달받아 직렬화된 8개의 데이터의 각 윈도우의 2배의 데이터 윈도우를 가지는 2개의 연속되는 4개 데이터를 출력하기 위한 제 2 직렬화부, 및 제 2 직렬화부의 출력을 전달받아 직렬화된 데이터를 출력하기 위한 제 3 직렬화부를 구비하는 신호 전달 장치.를 제공한다.
나아가, 본 발명은 읽기 명령에 대응하여 내부의 단위셀로부터 전달되어 병렬로 입력되는 8개의 데이터를 4개의 연속되는 데이터로 출력하며 동작 모드에 따라 4개의 데이터 각각에 프리앰블 데이터를 덧붙여 출력하기 위한 제 1 직렬화 단계, 4개의 연속되는 데이터를 2개의 연속되는 데이터로 출력하기 위한 제 2 직렬화 단계, 및 2개의 연속되는 데이터를 직렬화된 데이터로 출력하기 위한 제 3 직렬화 단계를 포함하는 반도체 메모리 장치의 동작 방법을 제공한다.
고속의 동작을 요구받는 반도체 메모리 장치는 시스템 클록에 대응하여 더 많은 데이터를 빠른 시간 내에 입출력할 수 있어야 하는데, 이를 위해 본 발명의 일 실시예에 따른 반도체 메모리 장치는 읽기 명령에 대응하는 데이터를 출력할 때 동작 모드에 따라 데이터만을 출력할 것인지 혹은 데이터 출력 전 임의의 프리앰블 데이터 패턴을 함께 출력할지를 선택적으로 수행하여 데이터 입출력 과정에서 발생하는 신호의 왜곡을 방지한다. 특히, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 기존의 반도체 메모리 장치에서 데이터 스트로브 신호(DQS)에 수행하였던 고정 논리 레벨(논리 로우 레벨)의 프리앰블이 아닌 실제 동작과 유사하게 논리 레벨이 천이하는 일정 길이의 프리앰블 패턴을 다수 개 설정하여 동작 모드에 따라 데이터의 출력 전 출력단에 인가한다. 구체적으로, 본 발명은 반도체 메모리 장치의 내부에서 출력되어 병렬로 전달되는 데이터를 직렬화하여 데이터 패드를 통해 출력하기 위한 데이터 출력회로 내 프리앰블 패턴을 선택적으로 출력하면서 데이터 출력 시점을 정확히 조절할 수 있도록 한다.
본 발명은 반도체 메모리 장치의 내부에서 병렬로 출력된 데이터를 직렬화하기 위한 데이터 출력회로에 다수의 프리앰블 패턴을 선택적으로 출력할 수 있도록 하여 데이터의 출력시 지연 혹은 간섭 등의 이유로 신호의 왜곡이 발생하지 않도록 하는 장점이 있다.
구체적으로, 본 발명의 실시예를 사용하는 반도체 메모리 장치는 실제 출력되는 데이터와 유사한 프리앰블 패턴을 데이터 출력 전 선택적으로 출력할 수 있도록 함으로써 첫 번째 출력되는 데이터의 유효 윈도우를 보장할 수 있으며, 추가로 다수의 데이터 패드에서 공통으로 프리앰블 패턴을 수행할 수 있어 다수의 데이터 패드 각각에서 설계상 공정상 발생한 차이로 인해 데이터 신호들 간의 스큐를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 다른 반도체 메모리 장치의 데이터 출력회로를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 3은 도 1에 도시된 직렬화 제어부를 설명하기 위한 블록도이다.
도 4는 프리앰블 신호가 비활성화일 경우 도 3에 도시된 직렬화 제어부의 동작을 설명하기 위한 파형도이다.
도 5는 제 1 패턴으로 프리앰블을 수행할 경우 도 3에 도시된 직렬화 제어부의 동작을 설명하기 위한 파형도이다.
도 6은 제 2 패턴으로 프리앰블을 수행할 경우 도 3에 도시된 직렬화 제어부의 동작을 설명하기 위한 파형도이다.
도 7은 도 1에 도시된 제 1 위상 이동부를 설명하기 위한 회로도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 다른 반도체 메모리 장치의 데이터 출력회로를 설명하기 위한 블록도이다.
도시된 바와 같이, 데이터 출력회로는 병렬로 입력되는 8개의 데이터를 직렬화하여 4개의 연속되는 데이터를 출력하며 동작 모드에 따라 상기 4개의 데이터 각각에 프리앰블 데이터를 덧붙여 출력하기 위한 제 1 직렬화부(100A), 제 1 직렬화부(100A)의 출력을 전달받아 2개의 연속되는 데이터를 출력하기 위한 제 2 직렬화부(100B), 및 제 2 직렬화부(100B)의 출력을 전달받아 직렬화된 8개의 데이터를 출력하기 위한 제 3 직렬화부(100C)를 포함한다.
여기서, 제 1 직렬화부(100A)는 동작 모드에 따라 프리앰블 데이터를 출력한 뒤 8개의 데이터(D0 ~ D7) 중 4개의 데이터(D4 ~ D7)를 상기 직렬화된 8개의 데이터의 각 데이터 윈도우(UI)의 4배(4UI)만큼 위상을 이동시키기 위한 제 1 및 제 2 위상 이동부(110A, 110B), 8개의 데이터 중 다른 4개의 데이터(D0 ~ D3)와 제 1 및 제 2 위상 이동부(110A, 110B)의 출력을 멀티플렉싱하여 4개의 연속되는 2개 데이터를 출력하기 위한 제 1 및 제 2 멀티플렉서(120A, 120B), 및 제 1 및 제 2 멀티플렉서(120A, 120B)의 출력을 래치하기 위한 제 1 및 제 2 래치부(130A, 130B)를 포함한다.
먼저, 프리앰블 데이터를 출력하지 않는 경우 데이터 출력회로의 동작을 설명한다. 구체적으로 살펴보면, 병렬로 전달되는 8개의 데이터(D0 ~ D7) 중 홀수번째 데이터(D0, D2, D4, D6)는 제 1 멀티플렉서(120A)에 의해 두 개씩 짝지어 직렬화된다. 이를 위해 먼저 제 1 위상 이동부(110A)는 홀수번째 데이터 중 두 개의 데이터(D4, D6)를 제 1 및 제 2 멀티플렉서(120A, 120B)에 의해 정렬되는 데이터의 윈도우(4UI)만큼 지연하여 위상을 이동시킨다. 마찬가지로, 짝수번째 데이터(D1, D3, D5, D7)에 대해서도 제 2 위상 이동부(110B)와 제 2 멀티플렉서(120B)를 이용하여 데이터를 직렬화하여 정렬한다. 제 1 및 제 2 멀티플렉서(120A, 120B)에 의해 두 개의 데이터씩 짝지어진 4개의 데이터는 제 1 및 제 2 래치부(130A, 130B)에 의해 각각 래치된다. 여기서, 제 1 직렬화부(100A) 내 제 1 및 제 2 래치부(130A, 130B)에서 출력되는 연속되는 2개의 데이터를 포함하는 4개의 데이터의 각 데이터 윈도우는 제 3 직렬화부(100C)에서 출력되는 직렬화된 8개의 데이터의 각 윈도우의 4배(4UI)이다.
또한, 제 1 및 제 2 래치부(130A, 130B)로부터 출력되는 4개의 데이터를 전달받는 제 2 직렬화부(100B)는 4개의 데이터 중 2개의 데이터(D2-D6, D3-D7)를 직렬화된 8개의 데이터의 각 데이터 윈도우의 2배(2UI)만큼 위상을 이동시키기 위한 제 3 및 제 4 위상 이동부(140A, 140B), 4개의 데이터 중 다른 2개의 데이터(D0-D4, D1-D5)와 제 3 및 제 4 위상 이동부(140A, 140B)의 출력을 멀티플렉싱하여 2개의 연속되는 4개 데이터(D0-D2-D4-D6, D1-D3-D5-D7)를 출력하기 위한 제 3 및 제 4 멀티플렉서(150A, 150B), 및 제 3 및 제 4 멀티플렉서(150A, 150B)의 출력을 래치하기 위한 제 3 및 제 4 래치부(160A, 160B)를 포함한다.
구체적으로 살펴보면, 제 3 및 제 4 위상 이동부(140A, 140B)는 제 1 직렬화부(100A) 내 제 1 및 제 2 래치부(130A, 130B)로부터 출력된 4개의 데이터 중 2개의 데이터(D2-D6, D3-D7)를 데이터 클록(WCK, WCKB)을 1/2 분주율로 분주하여 생성된 분주 클록(WCK/2, WCKB/2)을 사용하여 지연한다. 여기서, 데이터 클록(WCK, WCKB)은 직렬화된 8개의 데이터가 출력되는 데 기준으로 사용되는 클록으로서 시스템 클록이 주파수보다 2배 높은 주파수를 가지며, 새롭게 제안된 반도체 메모리 장치는 데이터 클록(WCK, WCKB)의 한 주기 동안 두 개의 데이터를 출력한다. 즉, 직렬화된 8개의 데이터 각각의 데이터 윈도우(UI)는 데이터 클록(WCK, WCKB)의 주기의 절반에 해당한다. 제 3 및 제 4 위상 이동부(140A, 140B) 각각은 주기가 직렬화된 8개의 데이터 각각의 데이터 윈도우(UI)의 4배가 되는 분주 클록(WCK/2, WCKB/2)을 사용하여 2개의 데이터(D2-D6, D3-D7) 각각의 위상을 직렬화된 8개의 데이터 각각의 데이터 윈도우(UI)의 2배만큼 지연한다. 이후, 제 3 및 제 4 멀티플렉서(150A, 150B) 각각은 제 1 및 제 2 래치부(130A, 130B)로부터 출력된 4개의 데이터 중 제 3 및 제 4 위상 이동부(140A, 140B)에 의해 위상이 지연된 두 개의 데이터(D2-D6, D3-D7)를 그렇지 않은 다른 두 개의 데이터(D0-D4, D1-D5)를 각각 정렬하여 2개의 연속되는 4개 데이터(D0-D2-D4-D6, D1-D3-D5-D7)를 출력한다. 마지막으로, 제 3 및 제 4 래치부(160A, 160B)는 제 3 및 제 4 멀티플렉서(150A, 150B)의 출력을 래치하고 제 3 직렬화부(100C)로 전달한다.
마지막으로, 제 3 직렬화부(100C)는 2개의 연속되는 4개 데이터(D0-D2-D4-D6, D1-D3-D5-D7) 중 1개의 데이터(D1-D3-D5-D7)를 직렬화된 8개의 데이터의 각 데이터 윈도우(UI)만큼 위상을 이동시키기 위한 제 5 위상 이동부(170)와 2개의 연속되는 4개 데이터(D0-D2-D4-D6, D1-D3-D5-D7) 중 다른 하나(D0-D2-D4-D6)와 제 5 위상 이동부(170)의 출력을 멀티플렉싱하여 상기 직렬화된 8개의 데이터(D0-D1-D2-D3-D4-D5-D6-D7)를 출력하기 위한 제 5 멀티플렉서(180)를 포함한다.
도 1을 참조하면, 데이터 출력회로는 읽기 명령에 대응하여 데이터 출력을 활성화하는 읽기 데이터 출력신호(RDOUTEN)와 데이터 출력의 기준이 되는 데이터 클록(WCK)의 분주 클록(WCK/2)에 대응하여 제 1 직렬화부(100A) 내 제 1 및 제 2 위상 이동부(110A, 110B)를 제어하기 위한 제 1 제어펄스(POUT_CL15P), 제 1 및 제 2 멀티플렉서(120A, 120B)를 제어하기 위한 제 2 제어펄스(POUT_CL15), 및 제 1 및 제 2 래치부(130A, 130B)를 제어하기 위한 데이터 전달 신호(DOFFB)를 출력하기 위한 직렬화 제어부(190)를 더 포함한다.
한편, 이하에서는 프리앰블 데이터를 출력하는 경우, 데이터 출력회로의 동작을 설명한다. 먼저, 프리앰블 신호(DQ_PREAMBLE)가 활성화되면, 직렬화 제어부(190)는 제 1 패턴 신호(PATTERN0101) 혹은 제 2 패턴 신호(PATTERN1010)에 대응하여 제 1 패턴 인에이블 신호(EN0101) 또는 제 2 패턴 인에이블 신호(EN1010)를 활성화한다. 여기서, 제 1 패턴 신호(PATTERN0101) 및 제 2 패턴 신호(PATTERN1010)는 프리앰블 데이터의 구성을 결정하기 위한 것이다. 구체적으로, 제 1 패턴 신호(PATTERN0101)가 활성화될 경우, 데이터 출력회로는 제 5 멀티플렉서(180)로부터 직렬화된 데이터(D0-D1-D2-D3-D4-D5-D6-D7)가 출력되기 전 '0101'에 대응하는 4개의 프리앰블 데이터를 출력한다. 또한, 제 2 패턴 신호(PATTERN1010)가 활성화될 경우, 데이터 출력회로는 직렬화된 데이터(D0-D1-D2-D3-D4-D5-D6-D7)가 출력되기 전 '1010'에 대응하는 4개의 프리앰블 데이터를 출력한다.
제 1 패턴 신호(PATTERN0101)에 대응하여 '0101'에 대응하는 4개의 프리앰블 데이터를 출력하기 위해, 제 1 위상 이동부(110A)는 병렬로 입력되는 두 개의 데이터(D4, D6)를 위상 이동하기 전 '0'에 대응하는 두 개의 프리앰블 데이터을 출력한 뒤 두 개의 데이터(D4, D6)를 위상 이동 후 전달한다. 이때, 제 2 위상 이동부(110B)는 병렬로 입력되는 다른 두 개의 데이터(D5, D7)를 위상 이동하기 전 '1'에 대응하는 두 개의 프리앰블 데이터을 출력한 뒤 두 개의 데이터(D5, D7)를 위상 이동 후 전달한다. 제 1 멀티플렉서(120A)는 데이터 클록의 라이징 에지에 동기하여 출력될 첫 번째 데이터(D0)보다 먼저 '0'에 대응하는 프리앰블 데이터 두 개를 전달하고, 제 2 멀티플렉서(120B)는 데이터 클록의 폴링 에지에 동기하여 출력될 첫 번째 데이터(D1)보다 먼저 '1'에 대응하는 프리앰블 데이터 두 개를 전달한다. 제 1 및 제 2 멀티플렉서(120A, 120B)를 통해 전달된 4개의 프리앰블 데이터들은 제 2 직렬화부(100B) 및 제 3 직렬화부(100C)를 통해 정렬되어 최초 출력되는 데이터(D0)보다 먼저 출력된다.
반면, 제 2 패턴 신호(PATTERN1010)이 활성화된 경우, '1010'에 대응하는 4개의 프리앰블 데이터를 출력하기 위해 제 1 위상 위동부(110A)는 병렬로 입력되는 두 개의 데이터(D4, D6)를 위상 이동하기 전 '1'에 대응하는 두 개의 프리앰블 데이터를 출력한다. 또한, 제 2 위상 이동부(110B)는 병렬로 입력되는 두 개의 데이터(D5, D7)를 위상 이동하기 전 '0'에 대응하는 두 개의 프리앰블 데이터를 출력한다. 이를 통해, 전술한 '0101'에 대응하는 4개의 프리앰블 데이터를 출력하는 방법과 같이, 데이터 제어회로는 '1010'에 대응하는 4개의 프리앰블 데이터를 출력할 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다. 특히, 프리앰블 데이터를 출력하지 않는 경우의 반도체 메모리 장치 내 데이터 출력회로의 동작을 데이터 클록(WCK)과 분주 클록(WCK/2)을 기준으로 하여 설명한다. 또한, 도 2는 분주 클록(WCK/2)의 주파수가 시스템 클록의 주파수와 동일하며 시스템 클록의 한 주기(tCK) 동안 4개의 데이터를 출력하는 GDDR5 반도체 메모리 장치의 경우를 예로 들고 있다.
도시된 바와 같이, 반도체 메모리 장치는 읽기 명령이 인가된 후 카스 지연시간(CL)이 지난 시점부터 직렬화된 8개의 연속되는 데이터(D0-D1-D2-D3-D4-D5-D6-D7)를 출력한다. 구체적으로 살펴보면, 반도체 메모리 장치는 카스 지연시간(CL)보다 4tCK(시스템 클록의 4주기)만큼 이른 시점에 읽기 명령에 대응하는 읽기 데이터 출력신호(RDOUTEN)가 활성화한다. 이후, 데이터 출력회로 내 직렬화 제어부(190)는 읽기 데이터 출력신호(RDOUTEN)에 대응하여 제 1 직렬화부(100A)를 제어하기 위한 다수의 신호를 생성한다. 아울러, 내부의 단위셀에서 출력된 다수의 데이터들(D0~D7)은 카스 지연시간(CL)보다 2.5 tCK만큼 이른 시점에 데이터 출력회로로 전달된다.
다수의 데이터들(D0~D7)은 병렬로 데이터 출력회로로 전달된다. 데이터 출력회로는 병렬로 입력된 다수의 데이터들(D0~D7)을 직렬화하여 8개의 연속되는 데이터(D0-D1-D2-D3-D4-D5-D6-D7)를 출력한다. 먼저, 직렬화 제어부(190)는 읽기 데이터 출력신호(RDOUTEN)에 대응하여 카스 지연시간(CL)보다 1.5tCK만큼 이른 시점에 제 1 제어펄스(POUT_CL15P)를 활성화한다. 제 1 직렬화부(100A) 내 제 1 및 제 2 위상 이동부(110A, 110B)는 활성화된 제 1 제어펄스(POUT_CL15P)에 대응하여 다수의 데이터들(D0~D7) 중 4개의 데이터(D4~D7)를 1tCK(4UI)만큼 위상을 지연시킨다.
또한, 직렬화 제어부(190)는 제 1 제어펄스(POUT_CL15P)와 같이 카스 지연시간(CL)보다 1.5tCK만큼 이른 시점에 제 2 제어펄스(POUT_CL15)를 논리 하이 레벨로 활성화한다. 이때, 제 2 제어펄스(POUT_CL15)의 반전 신호(POUT_CL15B)는 논리 로우 레벨이 된다. 제 2 제어펄스(POUT_CL15)와 제 2 제어펄스(POUT_CL15)의 반전 신호(POUT_CL15B)에 대응하여, 제 1 및 제 2 멀티플렉서(120A, 120B)는 병렬로 입력된 4개의 데이터(D0~D3)와 제 1 및 제 2 위상 이동부(310A, 310B)를 통해 위상이 이동된 다른 4개의 데이터(D4~D7)를 직렬화한다. 제 1 및 제 2 멀티플렉서(120A, 120B)를 통해 4개의 연속되는 2개 데이터(D0-D4, D2-D6, D1-D5, D3-D7)가 생성된 후, 제 1 및 제 2 래치부(130A, 130B)는 직렬화 제어부(190)에서 출력된 데이터 전달 신호(DOFFB)에 대응하여 4개의 데이터를 각각 제 2 직렬화부(100B)로 전달한다.
제 2 직렬화부(100B)로 전달된 4개의 데이터 중 2개의 데이터(D2-D6, D3-D7)는 제 3 및 제 4 위상 이동부(140A, 140B)로 입력되어 0.5tCK(2UI)만큼 지연된다. 이후, 제 3 및 제 4 멀티플렉서(150A, 150B)는 4개의 데이터, 즉 제 3 및 제 4 위상 이동부(140A, 140B)에 의해 지연된 2개의 데이터와 제 1 및 제 2 래치부(130A, 130B)에서 출력된 지연되지 않은 2개의 데이터를 전달받아 2개의 데이터로 직렬화한다. 직렬화된 2개의 데이터는 각각 제 3 및 제 4 래치부(160A, 160B)를 통해 제 3 직렬화부(100C)로 전달된다. 특히, 제 3 및 제 4 래치부(160A, 160B) 각각은 데이터 클록(WCK)의 폴링 에지에 대응하여 카스 지연시간(CL)의 0.25tCK이전에 데이터를 전달한다. 도 4를 참조하면, 제 3 및 제 4 멀티플렉서(150A, 150B)의 입력단(d0, d1, d2, d3)으로 전달된 4개의 데이터(D0-D4, D2-D6, D1-D5, D3-D7)와 제 3 및 제 4 멀티플렉서(150A, 150B)의 출력단(d4, d5)에서의 2개의 데이터(D0-D2-D4-D6, D1-D3-D5-D7)를 통해 제 2 직렬화부(100B)의 동작을 확인할 수 있다.
제 4 래치부(160B)를 통해 제 3 직렬화부(100C)로 전달된 데이터(D1-D3-D5-D7)는 제 5 위상 이동부(170)에 대응하여 UI만큼 위상이 지연된다. 제 3 래치부(160A)를 통해 카스 지연시간(CL)보다 0.25tCK(데이터 클록(WCK)의 반 주기)만큼 이전에, 즉 데이터 클록(WCK)의 폴링 에지에 동기되어 제 5 멀티플렉서(180)에 전달되면, 전달되는 하나의 데이터(D0-D2-D4-D6, rdo)는 제 5 멀티플렉서(180)에 의해 데이터 클록(WCK)의 라이징 에지에 동기하여 출력되기 시작한다. 반면, 제 5 위상 이동부(170)를 통해 지연된 다른 하나의 데이터(D1-D3-D5-D7, fdo)는 데이터 클록(WCK)의 라이징 에지에 동기하여 제 5 멀티플렉서(180)로 전달된 후 제 5 멀티플렉서(190)에 의해 데이터 클록(WCK)의 폴링 에지에 동기하여 출력되기 시작한다. 전술한 과정을 통하여, 읽기 명령이 인가된 후 카스 지연시간(CL)이 지난 시점부터 병렬로 전달되었던 8개의 데이터(D0~D7)가 데이터 출력회로에 의해 직렬화되어 연속적으로 출력되는 직렬화된 8개의 데이터(D0-D1-D2-D3-D4-D5-D6-D7)로 출력된다.
도 3는 도 1에 도시된 직렬화 제어부(190)를 설명하기 위한 블록도이다.
도시된 바와 같이, 직렬화 제어부(190)는 읽기 데이터 출력신호(RDOUTEN)와 분주 클록(WCK/2)에 대응하여 제 1 제어펄스(POUT_CL15P), 제 2 제어펄스(POUT_CL15, POUT_CL15B), 데이터 전달 신호(DOFFB), 및 제 1 및 2 프리앰블 인에이블 신호(enb0101, enb1010)를 출력하기 위한 다수의 플립플랍(191, 192, 193)과 제 1 ~ 제 3 래치(196, 197, 198)를 포함한다.
구체적으로 설명하면, 제 1 래치(196)는 읽기 데이터 출력신호(RDOUTEN)에 대응하여 제 1 및 제 2 위상 이동부(110A, 110B)를 제어하기 위한 제 1 제어펄스(POUT_CL15P)를 출력하고, 제 2 래치(197)는 제 1 및 제 2 멀티플렉서(120A, 120B)를 제어하기 위한 데이터 클록(WCK)의 주기에 2배(1tCK)만큼의 활성화구간을 가지는 제 2 제어펄스(POUT_CL15, POUT_CL15B)를 출력한다. 또한, 제 3 래치(198)를 통해 데이터 클록의 주기에 4배(2tCK)만큼의 활성화구간을 가지는 데이터 전달 신호(DOFFB)를 출력하며, 제 4 래치 및 제 5 래치(303, 304)는 프리앰블 신호(DQ_PREAMBLE)가 활성화되면 제 1 및 제 2 패턴 신호(PATTERN0101, PATTERN1010)에 대응하여 제 1 및 제 2 패턴 인에이블 신호(enb0101, enb1010)를 출력한다.
구체적으로 살펴보면, 읽기 명령이 인가된 이후 카스 지연시간(CL)보다 시스템 클록의 4주기만큼 이른 시점(CL-4)에 읽기 데이터 출력신호(RDOUTEN)가 논리 하이 레벨로 활성화되면, 다수의 플립플랍(191, 192, 193)은 분주 클록(WCK/2)에 대응하여 읽기 데이터 출력신호(RDOUTEN)를 위상 이동시킨다. 제 1 플립플랍(191)은 카스 지연스간(CL)보다 시스템 클록의 3주기만큼 이른 시점(CL-3)에 출력단(N1)을 논리 하이 레벨로 천이한다. 이로 인해, 부정 논리곱(NAND) 게이트(302)는 제 3 플립플랍(193)의 출력단(N3)의 논리 레벨을 반전하기 위한 제 3 인버터(305)의 출력과 제 1 플립플랍(191)의 출력단(N1)의 논리 레벨에 대응하여 부정 논리곱 연산을 수행한 뒤 논리 로우 레벨을 출력한다. 제 4 및 제 5 래치(303, 304) 각각은 부정 논리곱 게이트(302)의 출력을 입력받아 제 1 및 제 2 패턴 신호(PATTERN0101, PATTERN1010)가 활성화되면 제 1 및 제 2 패턴 인에이블 신호(enb0101, enb1010)를 논리 로우 레벨로 활성화한다. 아울러, 프리앰블 신호(DQ_PREAMBLE)와 제 1 플립플랍(191)의 출력단(N1)의 논리 레벨(즉, 카스 지연시간(CL)보다 시스템 클록의 3주기만큼 이른 시점(CL-3))에 논리곱 연산을 수행하는 논리곱(AND) 게이트의 출력에 대응하여 제 3 래치(198)는 데이터 전달신호(DOFFB)를 활성화한다.
이후, 카스 지연시간(CL)보다 시스템 클록의 2주기만큼 이른 시점(CL-2)에 제 2 플립플랍(392)의 출력단(N2)은 논리 하이 레벨로 천이된다. 이때, 분주 클록(WCK/2)의 제 1 인버터(399_1)에 의해 반전된 시점(즉, 분주 클록(WCK/2)의 폴링 에지)에 논리곱 게이트(395)는 제 1 제어펄스(POUT_CL15P)를 활성화한다. 이때, 제 1 제어펄스(POUT_CL15P)는 데이터 클록(WCK)의 주기만큼 활성화 구간을 가진다.
제 2 플립플랍(392)의 출력단(N2)이 논리 하이 레벨로 천이된 후, 제 1 래치(396)는 분주 클록(WCK/2)의 폴링 에지에 대응하여 제 2 제어펄스(POUT_CL15)를 생성한다. 반면, 제 2 플립플랍(392)의 출력단(N2)을 반전한 제 2 인버터(399_2)의 출력을 전달받은 제 2 래치(397)는 분주 클록(WCK/2)의 폴링 에지에 대응하여 제 2 제어펄스(POUT_CL15)의 반전 신호(POUT_CL15B)를 생성한다. 여기서, 제 2 제어펄스(POUT_CL15) 및 제 2 제어펄스(POUT_CL15)의 반전 신호(POUT_CL15B)는 분주 클록(WCK/2)의 폴링 에지에 대응하여 동작하는 제 1 및 제 2 래치(396, 397)로 인해 1tCK(시스템 클록의 한 주기)만큼의 활성화 구간을 가질 수 있다.
제 2 제어펄스(POUT_CL15)의 활성화와 더불어, 데이터 전달 신호(DOFFB) 역시 분주 클록(WCK/2)의 폴링 에지에 대응하여 동작하는 제 3 래치(398)에 의해 생성된다. 하지만 제 3 래치(398)는 논리곱 게이트(301)와 제 2 및 제 3 플립플랍(392, 393)의 출력을 논리합 게이트(394)를 통해 전달받음으로써 제 2 제어펄스(POUT_CL15)보다 네 배의 활성화 구간을 가지는 데이터 전달 신호(DOFFB)의 출력이 가능하다.
도 4은 도 3에 도시된 직렬화 제어부(190)의 동작을 설명하기 위한 파형도이다. 특히, 프리앰블 신호(DQ_PREAMBLE)가 비활성화된 경우 직렬화 제어부(190)에서 출력되는 신호들을 설명한다.
도시된 바와 같이, 직렬화 제어부(190)는 읽기 데이터 출력신호(RDOUTEN)에 대응하여 분주 클록(WCK/2)을 기준으로 다수의 신호를 생성해내고 있다. 먼저, 읽기 데이터 출력신호(RDOUTEN)가 활성화되면 다수의 플립플랍(391, 392, 393)을 통해 분주 클록(WCK/2)의 주기만큼 위상을 지연시킨다.(다수의 플립플랍(391, 392, 393)의 출력단(N1, N2, N3) 참조) 이후, 분주 클록(WCK/2)의 폴링 에지에 대응하여 직렬화 제어부(390) 내 제 1 및 제 2 래치(196, 197)는 제 1 및 제 2 제어펄스(POUT_CL15P, POUT_CL15, POUT_CL15B)를 생성한다. 이와 더불어, 논리합(OR) 게이트(194)는 제 2 및 제 3 플립플랍(191, 192)의 출력에 논리합 연산을 수행하여 활성화 구간이 두 배인 출력 펄스를 출력단(n4)을 통해 제 3 래치(198)로 전달하고, 제 3 래치(198)는 분주 클록(WCK/2)의 폴링 에지에 대응하여 데이터 전달 신호(DOFFB)를 출력한다. 반면, 프리앰블 신호(DQ_PREAMBLE)가 비활성화되어 제 4 및 제 5 래치(303, 304)는 부정 논리곱 게이트(302)의 출력과 상관없이 논리 하이 레벨로 비활성화된 제 1 및 제 2 패턴 인에이블 신호(enb0101, enb1010)를 출력한다.
도 5는 제 1 패턴('0101')으로 프리앰블을 수행할 경우 도 3에 도시된 직렬화 제어부(190)의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 직렬화 제어부(190)는 활성화된 읽기 데이터 출력신호(RDOUTEN) 뿐만 아니라 논리 하이 레벨로 활성화된 프리앰블 신호(DQ_PREAMBLE) 및 제 1 패턴 신호(PATTERN0101)를 입력받는다. 읽기 데이터 출력신호(RDOUTEN)에 대응하여 활성화되는 제 1 및 제 2 제어펄스(POUT_CL15P, POUT_CL15, POUT_CL15B)는 전술한 도 4에서와 동일한 방법으로 생성된다.
반면, 프리앰블 신호(DQ_PREAMBLE)와 제 1 패턴 신호(PATTERN0101)가 활성화되어 입력되면, 읽기 데이터 출력신호(RDOUTEN)에 대응하여 제 1 플립플랍(191)의 출력단이 논리 하이 레벨로 천이하는 시점에 부정 논리곱 게이트(302)의 출력단(n5)도 논리 하이 레벨로 천이한다. 논리 하이 레벨을 입력받는 제 4 래치(303)는 제 1 패턴 신호(PATTERN0101)에 대응하여 제 1 패턴 인에이블 신호(enb0101)를 제 1 및 제 2 위상 이동부(110A, 110B)로 출력한다. 활성화된 제 1 패턴 인에이블 신호(enb0101)에 대응하여, 제 1 위상 이동부(110A)는 논리 로우 레벨의 프리앰블 데이터를 제 1 멀티플렉서(120A)로 출력하고 제 2 위상 이동부(110B)는 논리 하이 레벨의 프리앰블 데이터를 제 2 멀티플렉서(120B)로 출력한다.
또한, 프리앰블 신호(DQ_PREAMBLE)가 비활성화되었던 도 4에 도시된 동작과 달리, 프리앰블 신호(DQ_PREAMBLE)의 활성화에 대응하여 논리곱 게이트(301)는 카스 지연시간(CL)보다 시스템 클록의 3주기만큼 이른 시점(CL-3)에 논리 하이 레벨을 출력한다. 이러한 논리곱 게이트(301)의 출력에 대응하여, 제 3 래치(198)는 시스템 클록에 대응하여 데이터 전달 신호(DOFFB)를 활성화한다. 물론, 논리합 게이트(194)의 출력에 대응하여 제 3 래치(198)로부터 출력되는 데이터 전달 신호(DOFFB)는 카스 지연시간(CL)보다 시스템 클록의 1주기만큼 이른 시점(CL-1)까지 활성화 상태를 유지할 수 있다. 참고로, 도 5에서는 반복적으로 활성화되는 읽기 데이터 출력신호(RDOUTEN)로 인해 비활성화되는 구간 없이 활성화상태를 유지하고 있다.
도 6은 제 2 패턴('1010')으로 프리앰블을 수행할 경우 도 3에 도시된 직렬화 제어부의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 직렬화 제어부(190)는 활성화된 읽기 데이터 출력신호(RDOUTEN) 뿐만 아니라 논리 하이 레벨로 활성화된 프리앰블 신호(DQ_PREAMBLE) 및 제 2 패턴 신호(PATTERN1010)를 입력받는다. 읽기 데이터 출력신호(RDOUTEN)에 대응하여 활성화되는 제 1 및 제 2 제어펄스(POUT_CL15P, POUT_CL15, POUT_CL15B)는 전술한 도 4에서와 동일한 방법으로 생성된다. 프리앰블 신호(DQ_PREAMBLE) 및 읽기 데이터 출력신호(RDOUTEN)에 대응하여 활성화되는 데이터 전달 신호(DOFFB) 역시 도 5와 동일한 방법으로 생성된다.
반면, 프리앰블 신호(DQ_PREAMBLE)와 제 2 패턴 신호(PATTERN1010)가 활성화되어 입력되면, 읽기 데이터 출력신호(RDOUTEN)에 대응하여 제 1 플립플랍(191)의 출력단이 논리 하이 레벨로 천이하는 시점에 부정 논리곱 게이트(302)의 출력단(n5)도 논리 하이 레벨로 천이한다. 논리 하이 레벨을 입력받는 제 5 래치(304)는 제 2 패턴 신호(PATTERN1010)에 대응하여 제 2 패턴 인에이블 신호(enb1010)를 제 1 및 제 2 위상 이동부(110A, 110B)로 출력한다. 활성화된 제 1 패턴 인에이블 신호(enb1010)에 대응하여, 제 1 위상 이동부(110A)는 논리 하이 레벨의 프리앰블 데이터를 제 1 멀티플렉서(120A)로 출력하고 제 2 위상 이동부(110B)는 논리 로우 레벨의 프리앰블 데이터를 제 2 멀티플렉서(120B)로 출력한다.
도 7은 도 1에 도시된 제 1 위상 이동부(110A)를 설명하기 위한 회로도이다.
도시된 바와 같이, 제 1 위상 이동부(110A)는 병렬로 입력되는 복수의 데이터(D4, D6)를 각각 위상 이동시키기 위한 복수의 단위 래치부를 포함하며, 각각의 단위 래치부는 입력되는 데이터(d)를 반전하기 위한 제 5 인버터(112), 제 1 제어펄스(POUT_CL15P)에 대응하여 제 5 인버터(112)의 출력을 전달하기 위한 전송 게이트(114), 및 전송 게이트(114)의 출력을 래치하고 반전하여 출력하기 위한 인버터 래치(118)를 포함한다. 아울러, 단위 래치부는 전송 게이트(114)를 제어하기 위해 제 1 제어펄스(POUT_CL15P)를 반전하기 위한 제 6 인버터(116)를 추가로 포함한다.
인버터 래치(118)는 제 1 패턴 인에이블 신호(enb0101)에 대응하여 논리 하이 레벨을 전달하기 위한 모스 트랜지스터, 제 2 패턴 인에이블 신호(enb1010)가 논리 하이 레벨로 비활성화이면 전송 게이트(114) 및 트랜지스터의 출력을 반전하여 출력하고 제 2 패턴 인에이블 신호(enb1010)가 논리 로우 레벨로 활성화되면 논리 하이 레벨인 프리앰블 데이터를 출력하기 위한 부정논리곱 게이트, 및 부정논리곱 게이트의 출력을 반전하여 피드백하기 위한 제 7 인버터를 포함한다. 즉, 인버터 래치(118)는 제 1 제어펄스(POUT_CL15P)가 활성화되어 입력되는 데이터(d)를 전달하기 전 논리 로우 레벨로 활성화되는 제 1 패턴 인에이블 신호(enb0101) 또는 제 2 패턴 인에이블 신호(enb1010)에 대응하여 논리 로우 레벨 또는 논리 하이 레벨의 프리앰블 데이터를 출력한다.
도시되지 않았지만, 제 2 위상 이동부(110B)도 제 1 위상 이동부(110A)와 유사한 구성 요소를 포함하고 있다. 다만, 제 2 위상 이동부(110B)는 제 1 패턴 인에이블 신호(enb0101)와 제 2 패턴 인에이블 신호(enb1010)가 입력되는 곳이 서로 바뀌어 있어 제 1 위상 이동부(110A)에서 출력되는 프리앰블 데이터와는 상보적 레벨을 가지는 프리앰블 데이터를 출력할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은 읽기 명령에 대응하여 내부의 단위셀로부터 전달되어 병렬로 입력되는 8개의 데이터를 4개의 연속되는 데이터로 출력하며 동작 모드에 따라 4개의 데이터 각각에 프리앰블 데이터를 덧붙여 출력하기 위한 제 1 직렬화 단계, 4개의 연속되는 2개 데이터를 2개의 연속되는 4개 데이터로 출력하기 위한 제 2 직렬화 단계, 및 2개의 연속되는 4개 데이터를 직렬화된 8개의 데이터로 출력하기 위한 제 3 직렬화 단계를 포함한다. 여기서, 제 1 직렬화 단계에서 출력되는 연속되는 2개의 데이터의 각 데이터 윈도우는 직렬화된 8개의 데이터의 각 윈도우의 4배이고, 제 2 직렬화 단계에서 출력되는 연속되는 4개 데이터의 각 데이터 윈도우는 직렬화된 8개의 데이터의 각 윈도우의 2배이다.
구체적으로, 제 1 직렬화 단계는 동작 모드에 따라 상기 프리앰블 데이터를 출력한 뒤 8개의 데이터 중 4개의 데이터를 상기 직렬화된 8개의 데이터의 각 데이터 윈도우의 4배만큼 위상을 이동시키기 위한 단계, 8개의 데이터 중 다른 4개의 데이터와 상기 위상 이동된 4개의 데이터를 멀티플렉싱하여 4개의 연속되는 2개 데이터를 출력하기 위한 단계, 및 4개의 연속되는 2개 데이터를 래치하기 위한 단계를 포함한다. 또한, 제 2 직렬화 단계는 4개의 연속되는 2개 데이터 중 2개의 데이터를 직렬화된 8개의 데이터의 각 데이터 윈도우의 2배만큼 위상을 이동시키기 위한 단계, 4개의 연속되는 2개 데이터 중 다른 2개의 데이터와 위상 이동된 데이터를 멀티플렉싱하여 상기 2개의 연속되는 4개의 데이터를 출력하기 위한 단계, 및 멀티플렉서의 출력을 래치하기 위한 단계를 포함한다. 제 3 직렬화 단계는 2개의 연속되는 4개 데이터 중 1개의 데이터를 직렬화된 8개의 데이터의 각 데이터 윈도우만큼 위상을 이동시키기 위한 단계, 및 2개의 연속되는 4개 데이터 중 다른 하나와 위상 이동된 데이터를 멀티플렉싱하여 직렬화된 8개의 연속되는 데이터를 출력하기 위한 단계를 포함한다. 또한, 테스트 동작시 혹은 트레이닝 동작시, 제 3 직렬화 단계는 시스템 클록과 동기되지 않은 임의의 데이터를 외부로 출력하는 단계를 포함한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 데이터 출력회로가 데이터의 출력 시점(즉, 읽기 명령이 인가된 후 카스 지연시간(CL)이 지난 시점)으로부터 1.5tCK이전에 병렬로 출력되는 다수의 데이터를 직렬화함으로써 높은 주파수의 시스템 클록 및 데이터 클록에 대응하는 데이터 출력이 가능해졌다. 특히, 빠른 데이터의 입출력이 중요하게 여겨지는 그래픽용 반도체 메모리 장치의 경우 높은 주파수의 시스템 클록에 대응하는 동작이 가능해짐에 따라 제품 경쟁력이 향상된다.
또한, 본 발명은 반도체 메모리 장치 내 데이터 출력회로를 일 예로 들어 설명하였으나, 다수의 병렬로 입력되는 데이터를 직렬화하여 출력하기 위한 통신 및 네트워크 장비에도 활용이 가능하다. 또한, 데이터 출력회로는 데이터 출력 전 실제와 유사한 프리앰블 데이터를 먼저 전달함으로써 뒤이어 전달되는 유효한 데이터들이 왜곡 없이 전달될 수 있도록 보장할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (25)

  1. 병렬로 입력되는 8개의 데이터를 직렬화하여 4개의 연속되는 데이터를 출력하며 동작 모드에 따라 상기 4개의 데이터 각각에 프리앰블 데이터를 덧붙여 출력하기 위한 제 1 직렬화 수단;
    상기 제 1 직렬화 수단의 출력을 전달받아 2개의 연속되는 데이터를 출력하기 위한 제 2 직렬화 수단; 및
    상기 제 2 직렬화 수단의 출력을 전달받아 직렬화된 데이터를 출력하기 위한 제 3 직렬화 수단을 구비하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제 1 직렬화 수단에서 출력되는 상기 연속되는 데이터의 각 데이터 윈도우는 상기 직렬화된 데이터의 각 윈도우의 4배인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제 1 직렬화 수단은
    상기 동작 모드에 따라 상기 프리앰블 데이터를 출력한 뒤 상기 8개의 데이터 중 4개의 데이터를 상기 직렬화된 데이터의 각 데이터 윈도우의 4배만큼 위상을 이동시키기 위한 위상 이동부;
    상기 8개의 데이터 중 다른 4개의 데이터와 상기 위상 이동부의 출력을 멀티플렉싱하여 상기 4개의 연속되는 데이터를 출력하기 위한 멀티플렉서; 및
    상기 멀티플렉서의 출력을 래치하기 위한 래치부를 구비하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 위상 이동부는 상기 4개의 데이터 각각에 대응하는 다수의 단위 위상이동부를 구비하며, 각각의 단위 위상이동부는
    입력되는 데이터를 반전하기 위한 제 1 인버터;
    제 1 제어펄스에 대응하여 상기 제 1 인버터의 출력을 전달하기 위한 전송 게이트; 및
    상기 동작 모드에 따라 상기 프리앰블 데이터를 출력한 뒤 상기 전송 게이트의 출력을 래치하고 반전하여 출력하기 위한 인버터 래치를 구비하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 인버터 래치는
    제 1 패턴 인에이블 신호에 대응하여 논리 하이 레벨인 프리앰블 데이터를 전달하기 위한 트랜지스터;
    제 2 패턴 인에이블 신호가 비활성화되면 상기 전송 게이트 및 상기 트랜지스터의 출력을 반전하여 출력하고, 제 2 패턴 인에이블 신호가 활성화되면 논리 하이 레벨인 프리앰블 데이터를 출력하기 위한 부정논리곱 게이트; 및
    상기 부정논리곱 게이트의 출력을 반전하여 피드백하기 위한 제 2 인버터를 구비하는 반도체 메모리 장치.
  6. 제 3항에 있어서,
    읽기 명령에 대응하여 데이터 출력을 활성화하는 읽기 데이터 출력신호, 프리앰블 신호와 데이터 출력의 기준이 되는 데이터 클록에 대응하여 상기 위상 이동부, 상기 멀티플렉서, 및 상기 래치부를 제어하기 위한 직렬화 제어부를 더 구비하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 직렬화 제어부는
    상기 읽기 데이터 출력신호에 대응하여 상기 위상 이동부를 제어하기 위한 제 1 제어펄스를 생성하기 위한 제 1 래치;
    상기 멀티플렉서를 제어하기 위한 상기 데이터 클록의 주기에 2배만큼의 활성화구간을 가지는 제 2 제어펄스를 생성하기 위한 제 2 래치;
    상기 동작 모드를 결정하는 프리앰블 신호에 대응하여 상기 래치부를 제어하기 위한 상기 데이터 클록의 주기에 4배 및 8배 중 하나만큼의 활성화구간을 가지는 데이터 전달 신호를 출력하기 위한 제 3 래치;
    상기 제 1 제어펄스가 활성화되기 전에 프리앰블 신호 및 제 1 패턴 신호에 대응하여 제 1 패턴 인에이블 신호를 출력하기 위한 제 4 래치; 및
    상기 제 1 제어펄스가 활성화되기 전에 상기 프리앰블 신호 및 제 2 패턴 신호에 대응하여 제 2 패턴 인에이블 신호를 출력하기 위한 제 5 래치를 구비하는 반도체 메모리 장치.
  8. 제 1항에 있어서,
    상기 제 2 직렬화 수단에서 출력되는 상기 연속되는 데이터의 각 데이터 윈도우는 상기 직렬화된 데이터의 각 윈도우의 2배인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 제 2 직렬화 수단은
    상기 제 1 직렬화 수단의 출력 중 2개의 데이터를 상기 직렬화된 8개의 데이터의 각 데이터 윈도우의 2배만큼 위상을 이동시키기 위한 위상 이동부;
    상기 제 1 직렬화 수단의 출력 중 다른 2개의 데이터와 상기 위상 이동부의 출력을 멀티플렉싱하여 상기 2개의 연속되는 데이터를 출력하기 위한 멀티플렉서; 및
    상기 멀티플렉서의 출력을 래치하기 위한 래치부를 구비하는 반도체 메모리 장치.
  10. 제 1항에 있어서,
    상기 제 3 직렬화 수단은
    상기 2개의 연속되는 데이터 중 1개의 데이터를 상기 직렬화된 8개의 데이터의 각 데이터 윈도우만큼 위상을 이동시키기 위한 위상 이동부; 및
    상기 2개의 연속되는 4개 데이터 중 다른 하나와 상기 위상 이동부의 출력을 멀티플렉싱하여 상기 직렬화된 데이터를 출력하기 위한 멀티플렉서를 구비하는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    테스트 동작시 혹은 트레이닝 동작시, 상기 제 3 직렬화 수단 내 상기 위상 이동부는 시스템 클록과 동기되지 않은 임의의 데이터를 출력하고 상기 멀티플렉서는 이를 외부로 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 병렬로 입력되는 8개의 데이터를 입력받아 직렬화된 8개의 데이터의 각 윈도우의 4배의 데이터 윈도우를 가지는 4개의 연속되는 데이터를 출력하며 동작 모드에 따라 상기 4개의 데이터 각각에 프리앰블 데이터를 덧붙여 출력하기 위한 제 1 직렬화부;
    상기 제 1 직렬화부의 출력을 전달받아 상기 직렬화된 8개의 데이터의 각 윈도우의 2배의 데이터 윈도우를 가지는 2개의 연속되는 4개 데이터를 출력하기 위한 제 2 직렬화부; 및
    상기 제 2 직렬화부의 출력을 전달받아 상기 직렬화된 데이터를 출력하기 위한 제 3 직렬화부를 구비하는 신호 전달 장치.
  13. 제 12항에 있어서,
    상기 제 1 직렬화부는
    상기 동작 모드에 따라 상기 프리앰블 데이터를 출력한 뒤 상기 8개의 데이터 중 4개의 데이터를 상기 직렬화된 데이터의 각 데이터 윈도우의 4배만큼 위상을 이동시키기 위한 위상 이동부; 및
    상기 8개의 데이터 중 다른 4개의 데이터와 상기 위상 이동부의 출력을 멀티플렉싱하여 상기 4개의 연속되는 데이터를 출력하기 위한 멀티플렉서를 구비하는 신호 전달 장치.
  14. 제 12항에 있어서,
    상기 제 2 ~ 3 직렬화 수단 각각은
    입력되는 데이터 중 절반을 출력할 데이터의 윈도우만큼 위상을 이동하기 위한 위상 이동부; 및
    상기 입력되는 데이터 중 다른 절반과 상기 위상 이동부의 출력을 멀티플렉싱하여 상기 출력할 데이터를 생성하기 위한 멀티플렉서를 구비하는 신호 전달 장치.
  15. 제 13 및 14항 중 어느 한 항에 있어서,
    상기 제 1 및 2 직렬화 수단 각각은 상기 멀티플렉서의 출력을 래치하여 전달하기 위한 래치부를 더 구비하는 신호 전달 장치.
  16. 제 12항에 있어서,
    데이터 전달을 활성화하는 데이터 인에이블 신호와 데이터 출력의 기준이 되는 데이터 클록에 대응하여 상기 제 1 직렬화부를 제어하기 위한 직렬화 제어부를 더 구비하는 신호 전달 장치.
  17. 제 16항에 있어서,
    상기 직렬화 제어부는
    상기 데이터 인에이블 신호에 대응하여 상기 제 1 직렬화부 내 위상 이동부를 제어하기 위한 상기 데이터 클록의 주기만큼의 활성화구간을 가지는 제 1 제어펄스를 생성하기 위한 제 1 래치;
    상기 제 1 직렬화부 내 멀티플렉서를 제어하기 위한 상기 데이터 클록의 주기에 2배만큼의 활성화구간을 가지는 펄스를 생성하기 위한 제 2 래치;
    상기 제 1 직렬화부 내 래치부를 제어하기 위한 상기 데이터 클록의 주기에 4배만큼의 활성화구간을 가지는 펄스를 출력하기 위한 제 3 래치;
    상기 제 1 제어펄스가 활성화되기 전에 상기 프리앰블 신호 및 제 1 패턴 신호에 대응하여 상기 위상 이동부를 제어하기 위한 제 4 래치; 및
    상기 제 1 제어펄스가 활성화되기 전에 상기 프리앰블 신호 및 제 2 패턴 신호에 대응하여 상기 위상 이동부를 제어하기 위한 제 5 래치를 구비하는 신호 전달 장치.
  18. 제 13항에 있어서,
    테스트 동작시 혹은 트레이닝 동작시, 상기 제 3 직렬화부는 시스템 클록과 동기되지 않은 임의의 데이터를 외부로 출력하는 것을 특징으로 하는 신호 전달 장치.
  19. 읽기 명령에 대응하여 내부의 단위셀로부터 전달되어 병렬로 입력되는 8개의 데이터를 4개의 연속되는 데이터로 출력하며 동작 모드에 따라 상기 4개의 데이터 각각에 프리앰블 데이터를 덧붙여 출력하기 위한 제 1 직렬화 단계;
    상기 4개의 연속되는 데이터를 2개의 연속되는 데이터로 출력하기 위한 제 2 직렬화 단계; 및
    상기 2개의 연속되는 데이터를 직렬화된 데이터로 출력하기 위한 제 3 직렬화 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제 19항에 있어서,
    상기 제 1 직렬화 단계에서 출력되는 상기 데이터의 각 데이터 윈도우는 상기 직렬화된 데이터의 각 윈도우의 4배인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  21. 제 19항에 있어서,
    상기 제 1 직렬화 단계는
    상기 동작 모드에 따라 상기 프리앰블 데이터를 출력한 뒤 상기 8개의 데이터 중 4개의 데이터를 상기 직렬화된 8개의 데이터의 각 데이터 윈도우의 4배만큼 위상을 이동시키기 위한 단계;
    상기 8개의 데이터 중 다른 4개의 데이터와 상기 위상 이동된 4개의 데이터를 멀티플렉싱하여 상기 4개의 연속되는 데이터를 출력하기 위한 단계; 및
    상기 4개의 연속되는 데이터를 래치하기 위한 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  22. 제 19항에 있어서,
    상기 제 2 직렬화 단계에서 출력되는 상기 데이터의 각 데이터 윈도우는 상기 직렬화된 데이터의 각 윈도우의 2배인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  23. 제 22항에 있어서,
    상기 제 2 직렬화 단계는
    상기 4개의 연속되는 데이터 중 2개의 데이터를 상기 직렬화된 데이터의 각 데이터 윈도우의 2배만큼 위상을 이동시키기 위한 단계;
    상기 4개의 연속되는 데이터 중 다른 2개의 데이터와 상기 위상 이동된 데이터를 멀티플렉싱하여 상기 2개의 연속되는 데이터를 출력하기 위한 단계; 및
    상기 멀티플렉서의 출력을 래치하기 위한 단계를 포함하는 반도체 메모리 장치의 동작방법.
  24. 제 19항에 있어서,
    상기 제 3 직렬화 단계는
    상기 2개의 연속되는 데이터 중 1개의 데이터를 상기 직렬화된 데이터의 각 데이터 윈도우만큼 위상을 이동시키기 위한 단계; 및
    상기 2개의 연속되는 데이터 중 다른 하나와 상기 위상 이동된 데이터를 멀티플렉싱하여 상기 직렬화된 데이터를 출력하기 위한 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  25. 제 19항에 있어서,
    테스트 동작시 혹은 트레이닝 동작시, 상기 제 3 직렬화 단계는 시스템 클록과 동기되지 않은 임의의 데이터를 외부로 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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