TWI399757B - 半導體記憶體裝置及用於操作其之方法 - Google Patents

半導體記憶體裝置及用於操作其之方法 Download PDF

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半導體記憶體裝置及用於操作其之方法
本發明係關於一種能夠在高速下操作之半導體記憶體裝置，且更特定言之，係關於一種用於對準及控制來自在高速下操作之半導體記憶體裝置之複數個資料輸出的資料輸出控制電路。
本發明主張2008年2月29日申請之韓國專利申請案第10－2008－0019064號及第10－2008－0019065號之優先權，其全文分別以引用的方式併入本文中。
在具有多種半導體裝置之系統中，半導體記憶體裝置充當資料儲存單元。半導體記憶體裝置輸出對應於自資料處理器，例如，中央處理單元(CPU)接收之位址的資料，或將自資料處理器接收之資料儲存於藉由位址選擇之記憶體單元中。
隨著系統之操作速度增加及半導體積體電路技術之進步，需要半導體記憶體裝置在較高速度下輸入及輸出資料。為了提供半導體記憶體裝置之更快及更穩定的操作，半導體記憶體裝置內部之多種電路必須能夠在高速下操作及在高速下傳送在電路之間傳送信號或資料。
可藉由在較高速度下執行複數個內部操作且增加信號及資料輸入/輸出速度來達成半導體記憶體裝置之快速操作。如一實例，雙資料速率(DDR)同步動態隨機存取記憶體(SDRAM)可藉由與系統時脈之下降邊緣及上升邊緣同步 地輸出資料來達成高速資料傳送。因為DDR SDRAM可在系統時脈之一循環中經由一輸入/輸出端子來輸入及輸出兩個資料，所以其資料輸入/輸出速度高於典型半導體記憶體裝置之資料輸入/輸出速度。目前，已提出在系統時脈之一循環中輸入及輸出四個資料之半導體記憶體裝置。
DDR SDRAM採用預取操作以在高速下輸出資料。本文中，預取操作指代在處理資料或命令之前，在高速下預先儲存資料或命令的操作。舉例而言，DDR SDRAM存取記憶體單元且在每一時脈循環中將2－位元資料輸出至資料墊。此預取操作稱作2－位元預取操作。另外，DDR2 SDRAM採用4－位元預取操作以存取記憶體單元且在每一時脈循環中將4－位元資料輸出至資料墊。DDR3 SDRAM採用8－位元預取操作以存取記憶體單元且在每一時脈循環中將8－位元資料輸出至資料墊。以此方式，資料輸入/輸出速度必然已增加以使半導體記憶體裝置能夠與高頻時脈同步在高速下操作。因此，半導體記憶體裝置採用回應於一次讀取或寫入命令而經由每一資料輸入/輸出墊(DQ)讀取或寫入對應於最小叢發長度之資料的操作機制。此機制稱作N－位元預取操作，其中N等於最小叢發長度。
如上文所描述，因為要求最近提出之半導體記憶體裝置在系統時脈之一循環中輸入及輸出四個資料，所以其採用用於高速資料輸入/輸出之8－位元預取操作。經由相應感應放大器及資料輸入/輸出線並列傳送回應於一讀取命令的來自單位基組(unit cell)之八個資料輸出。串列化並列資料 以經由一資料墊輸出其。為了控制此操作，半導體記憶體裝置包括分別連接至複數個資料輸入/輸出墊之複數個資料輸出電路。
圖1為習知半導體記憶體裝置之資料輸出電路的方塊圖。
參看圖1，資料輸出電路包括第一多工器120、第二多工器140、鎖存單元160及第三多工器180。第一多工器120經組態以回應於選擇信號SOSEB<2：1>而順序地輸出自單位基組並列輸出及接收之四個資料D0、D2、D4及D6。下文中，四個資料D0、D2、D4及D6亦根據位元之數目而稱作4－位元資料。第二多工器140經組態以回應於選擇信號SOSEB<2：1>而順序地輸出自單位基組並列輸出及接收之其他4－位元資料D1、D3、D5及D7。鎖存單元160經組態以回應於延遲鎖定時脈RCLK_DLL而傳送自第二多工器140接收之4－位元串列資料N2。第三多工器180經組態以回應於延遲鎖定時脈RCLK_DLL而順序地傳送分別自第一多工器120及鎖存單元160接收之資料N1及N3。
具體言之，將與延遲鎖定時脈RCLK_DLL之上升邊緣及下降邊緣同步傳送之資料分別地傳送至第一多工器120及第二多工器140。本文中，與延遲鎖定時脈RCLK_DLL之上升邊緣同步地輸出傳送至第一多工器120之4－位元資料D0、D2、D4及D6；且與延遲鎖定時脈RCLK_DLL之下降邊緣同步地輸出傳送至第二多工器140之4－位元資料D1、D3、D5及D7。
藉由回應於選擇信號SOSEB<2：1>而一個接一個順序地輸出來串列化並列傳送至第一多工器120及第二多工器140之4－位元資料。亦即，以D0、D2、D4及D6之次序輸出輸入至第一多工器120中之4－位元資料；且以D1、D3、D5及D7之次序輸出輸入至第二多工器140中之4－位元資料。本文中，基於連同讀取命令一起輸入的特定位址資訊(例如，A<2：1>)，根據儲存於模式暫存器組MRS中之叢發類型及CAS延時CL而產生選擇信號SOSEB<2：1>。亦即，根據CAS延時CL來確定選擇信號SOSEB<2：1>之啟動時間，且視0至7中哪個為開始位址且順序類型及交錯類型中哪個為叢發類型而定來確定選擇信號SOSEB<2：1>之值。圖1中所說明之資料對準係基於回應於讀取命令輸入之特定位址資料A<2：1>及A<0>全部為零的假設。
鎖存單元160自第二多工器140接收4－位元串列資料N2、使用延遲鎖定時脈RCLK_DLL以使所接收之4－位元串列資料N2移位0.5 tCK(亦即，系統時脈之半循環)，及將所得資料傳送至第三多工器180。最後，第三多工器180與延遲鎖定時脈RCLK_DLL之上升邊緣同步地傳送自第一多工器120接收之資料N1，且與延遲鎖定時脈RCLK_DLL之下降邊緣同步地傳送自鎖存單元160接收之資料N3。因此，第三多工器180以D0、D1、D2、D3、D4、D5、D6及D7之次序與延遲鎖定時脈RCLK_DLL之迭代上升邊緣及下降邊緣同步地輸出資料MXOUT。
圖2為說明圖1中所說明之半導體記憶體裝置之操作的波 形圖。
參看圖2，在輸入讀取命令後，自先於CAS延時CL 0.5 tCK(亦即，外部時脈之半循環)的時間點起，傳送資料D0至D7。其後，回應於選擇信號SOSEB<2：1>而串列化經傳送之資料D0至D7，且自CAS延時CL起，將所得串列資料輸出至外部。因此，資料輸出電路中之第一多工器120及第二多工器140中的每一者必須在0.5 tCK之時段內串列化使用選擇信號SOSEB<2：1>輸入的4－位元資料。
如圖2中所說明，輸出資料D0至D7當中第一輸出資料D0之對準時間在操作容限上小於隨後輸出資料之對準時間。如上文所描述，資料輸出電路使用選擇信號SOSEB<2：1>以在0.5 tCK之時段內對準在被輸出至外部之前的0.5 tCK時接收的資料。在操作頻率不高之情況下，此操作並不會造成很大問題。如一實例，若系統時脈之一時脈(亦即，1 tCK)為1 ns，則第一多工器120及第二多工器140中之每一者必須在0.5 ns之時段內串列化4－位元資料。然而，半導體記憶體裝置被要求根據具有較高頻率之系統時脈來操作，且當考慮到用作圖1中所說明之第一多工器120及第二多工器140之4：1多工器MUX的操作容限時，難以在短於0.5 ns之時段內串列化資料。
又，若圖1中所說明之資料輸出電路早於在被輸出至外部前的0.5 tCK(例如，在CAS延時CL之前的1 tCK或2 tCK)而接收資料D0至D7，則不可能與CAS延時CL同步地對準及輸出資料D0至D7。因此，使用圖1中所說明之資料輸出 電路的半導體記憶體裝置不得不具有操作頻率之限制，且此結構不適用於在高速下操作之半導體記憶體裝置。
本發明之實施例針對藉由穩定地對準輸出資料而增加在高速下操作之半導體記憶體裝置之操作的可靠性。長的操作容限被確保用於內部資料之對準，藉此處理高頻系統時脈。
本發明之實施例亦針對藉由穩定地對準輸出資料而增加在高速下操作之半導體記憶體裝置之操作的可靠性。將前置資料樣式選擇性地輸出至內部資料，藉此防止在資料輸入/輸出操作期間可能發生之資料失真(延遲或偏斜)。
需要高速操作之半導體記憶體裝置必須能夠回應於系統時脈在短時間內輸入/輸出更多資料。為此目的，根據本發明之實施例的半導體記憶體裝置比資料輸出時間點早1.5 tCK輸出對應於讀取操作之內部並列資料，且確保足夠操作容限來串列化以用於經由輸入/輸出墊輸出。又，半導體記憶體裝置中之資料輸出電路藉由使用使得可能在1.5 tCK之操作容限內並列地串列化資料輸入及在應用讀取命令後在CAS延時CL之時間點輸出資料的複數個多工器、複數個鎖存單元及複數個移相器而執行逐步串列化操作。本發明之資料輸出電路將8－位元並列輸入資料轉換為2－位元串列資料之四個並列資料、將四個並列資料轉換為4－位元串列資料之兩個並列資料，及最後將兩個並列資料轉換為8－位元串列資料。因此，可確保用於資料對準之足夠操 作容限，從而使半導體記憶體裝置可能回應於具有較高頻率之系統時脈而輸出經對準之資料。
根據本發明之一態樣，提供一第一串列化器，其經組態以部分地串列化輸入的8－位元並列資料來輸出第一至第四串列資料；一第二串列化器，其經組態以部分地串列化第一至第四串列資料來輸出第五及第六串列資料；及一第三串列化器，其經組態以串列化第五及第六串列資料來輸出第七串列資料。
根據本發明之其他態樣，提供一第一串列化器，其經組態以部分地串列化輸入8－位元並列資料來輸出第一至第四串列資料，第一至第四串列資料中之每一資料的資料窗UI為第七串列資料中之每一資料的資料窗UI的四倍；一第二串列化器，其經組態以部分地串列化第一至第四串列資料來輸出第五及第六串列資料，第五及第六串列資料中之每一資料的資料窗UI為第七串列資料中之每一資料的資料窗UI的兩倍；及一第三串列化器，其經組態以串列化第五及第六串列資料來輸出第七串列資料。資料窗UI表示可用資料之長度。
根據本發明之其他態樣，提供部分地串列化輸入的8－位元並列資料以輸出第一至第四串列資料之第一串列化操作，該等8－位元並列資料係回應於讀取命令而自內部單位基組接收；部分地串列化第一至第四串列資料以輸出第五及第六串列資料之第二串列化操作；及串列化第五及第六串列資料以輸出第七串列資料之第三串列化操作。
在下文中，將參看隨附圖式詳細描述根據本發明之用於高速資料輸入/輸出的半導體記憶體裝置。
圖3為根據本發明之一實施例之半導體記憶體裝置之資料輸出電路的方塊圖。
參看圖3，資料輸出電路包括第一串列化器300A、第二串列化器300B及第三串列化器300C。第一串列化器300A經組態以串列化輸入的8－位元並列資料來輸出第一至第四2－位元串列資料。第二串列化器300B經組態以接收第一串列化器300A之輸出來輸出第五及第六4－位元串列資料。第三串列化器300C經組態以接收第二串列化器300B之輸出來輸出第七8－位元串列資料。
本文中，第一串列化器300A包括第一移相器310A及第二移相器310B、第一多工器320A及第二多工器320B，及第一鎖存單元330A及第二鎖存單元330B。第一移相器310A及第二移相器310B經組態以將8－位元資料D0至D7當中4－位元資料D4至D7之相位移動第七串列資料中之每一資料之資料窗UI的四倍(亦即，4UI)。第一多工器320A及第二多工器320B經組態以多工8－位元資料D0至D7當中其他4－位元資料D0至D3及第一移相器310A及第二移相器310B之輸出以輸出第一至第四串列資料。第一鎖存單元330A及第二鎖存單元330B經組態以鎖存第一多工器320A及第二多工器320B之輸出。
具體言之，第一多工器320A將8－位元並列資料D0至D7 當中奇數資料D0、D2、D4及D6串列化為兩對2－位元資料。為此目的，第一移相器310A藉由使2－位元資料D4及D6延遲由第一多工器320A及第二多工器320B對準之資料的窗4UI而移動奇數資料D0、D2、D4及D6當中2－位元資料D4及D6之相位。同樣地，第二移相器310B及第二多工器320B用以將8－位元並列資料D0至D7當中偶數資料D1、D3、D5及D7串列化為兩對2－位元資料。自第一多工器320A及第二多工器320B輸出之兩對2－位元資料的4－位元資料分別由第一鎖存單元330A及第二鎖存單元330B來鎖存。本文中，自第一鎖存單元330A及第二鎖存單元330B輸出之4－位元串列資料中之每一資料的窗為自第三串列化器300C輸出之第七串列資料中之每一資料之窗的四倍(亦即，4UI)。
第二串列化器300B接收第一鎖存單元330A及第二鎖存單元330B之輸出。第二串列化器300B包括第三移相器340A及第四移相器340B、第三多工器350A及第四多工器350B，及第三鎖存單元360A及第四鎖存單元360B。第三移相器340A及第四移相器340B經組態以將4－位元資料當中2－位元資料D2、D6及D3、D7之相位移動第七串列資料中之每一資料之資料窗UI的兩倍(亦即，2UI)。第三多工器350A及第四多工器350B經組態以多工4－位元資料當中其他2－位元資料D0、D4及D1、D5及第三移相器340A及第四移相器340B之輸出以輸出第五串列資料D1、D3、D5、D7及第六串列資料D0、D2、D4、D6。第三鎖存單元360A及第 四鎖存單元360B經組態以鎖存第三多工器350A及第四多工器350B之輸出。
具體言之，第三移相器340A及第四移相器340B藉由使用藉由在1/2之分頻比下分割資料時脈WCK及WCKB而獲得之分割時脈WCK/2及WCKB/2來延遲4－位元資料當中2－位元資料D2、D6及D3、D7，自第一串列化器300A之第一鎖存單元330A及第二鎖存單元330B輸出該等4－位元資料。本文中，將資料時脈WCK及WCKB用作第七串列資料之輸出的準則。資料時脈WCK及WCKB之頻率比系統時脈之頻率高兩倍，且最近推薦之半導體記憶體裝置對於資料時脈WCK及WCKB之一循環輸出兩個資料。亦即，8－位元串列資料中之每一資料的資料窗UI為資料時脈WCK及WCKB之循環的一半。
第三移相器340A及第四移相器340B使用分割時脈WCK/2及WCKB/2(其循環為第七串列資料中之每一資料之資料窗UI的四倍)，以將2－位元資料D2、D6及D3、D7之相位延遲第七串列資料中之每一資料之資料窗UI的兩倍。其後，第三多工器350A及第四多工器350B藉由多工由第三移相器340A及第四移相器340B延遲之兩個資料D2、D6及D3、D7，及自第一鎖存單元330A及第二鎖存單元330B輸出之4－位元資料當中未經延遲的兩個資料D0、D4及D1、D5而輸出第五串列資料D1、D3、D5、D7及第六串列資料D0、D2、D4、D6。最後，第三鎖存單元360A及第四鎖存單元360B鎖存並傳送第三多工器350A及第四多工器350B 之輸出至第三串列化器300C。
第三串列化器300C包括第五移相器370及第五多工器380。第五移相器370經組態以使第五串列資料D1、D3、D5、D7及第六串列資料D0、D2、D4、D6當中資料D1、D3、D5、D7之相位移動第七串列資料中之每一資料的資料窗UI。第五多工器380經組態以多工第五串列資料D1、D3、D5、D7及第六串列資料D0、D2、D4、D6當中的其他資料D0、D2、D4、D6及第五移相器370之輸出來輸出第七串列資料D0、D1、D2、D3、D4、D5、D6、D7。
資料輸出電路進一步包括串列化控制器390。串列化控制器390經組態以回應於讀取資料輸出信號RDOUTEN及資料時脈WCK之分割時脈WCK/2而輸出第一控制脈衝POUT_CL15P、第二控制脈衝POUT_CL15及資料傳送信號DOFFB。讀取資料輸出信號RDOUTEN用以回應於讀取命令而啟用資料輸出，且資料時脈WCK之分割時脈WCK/2用作資料輸出之準則。第一控制脈衝POUT_CL15P用以控制第一串列化器300A之第一移相器310A及第二移相器310B；第二控制脈衝POUT_CL15用以控制第一多工器320A及第二多工器320B；且資料傳送信號DOFFB用以控制第一鎖存單元330A及第二鎖存單元330B。
圖4為說明圖3中所說明之半導體記憶體裝置之操作的波形圖。具體言之，就資料時脈WCK及分割時脈WCK/2來描述半導體記憶體裝置之操作，且圖4說明本發明之半導體記憶體裝置的例示性狀況，其中分割時脈WCK/2之頻率等 於系統時脈之頻率，且對於系統時脈之一個時脈tCK，輸出四個資料。
參看圖4，半導體記憶體裝置在應用讀取命令後，自CAS延時CL之時間點輸出第七串列資料D0、D1、D2、D3、D4、D5、D6、D7。具體言之，半導體記憶體裝置在比CAS延時CL早4tCK(亦即，系統時脈之四個循環)的時間點處啟動對應於讀取命令之讀取資料輸出信號RDOUTEN。其後，資料輸出電路之串列化控制器390產生用於回應於讀取資料輸出信號RDOUTEN而控制第一串列化器300A之複數個信號。另外，在比CAS延時CL早2.5 tCK的時間點處將自內部單位基組輸出之多位元資料D0至D7傳送至資料輸出電路。
將多位元資料D0至D7並列傳送至資料輸出電路。資料輸出電路串列化輸入的多位元並列資料D0至D7以輸出第七串列資料D0、D1、D2、D3、D4、D5、D6、D7。首先，串列化控制器390回應於讀取資料輸出信號RDOUTEN而在比CAS延時CL早1.5 tCK的時間點處啟動第一控制脈衝POUT_CL15P。第一串列化器300A之第一移相器310A及第二移相器310B回應於經啟動之第一控制脈衝POUT_CL15P而使多位元資料D0至D7當中4－位元資料D4至D7延遲1 tCK(亦即，4UI)。
又，如同第一控制脈衝POUT_CL15P，串列化控制器390在比CAS延時CL早1.5 tCK的時間點處將第二控制脈衝POUT_CL15啟動至邏輯高位準。在此時，第二控制脈衝 POUT_CL15之反相信號POUT_CL15B變為邏輯低位準。回應於第二控制脈衝POUT_CL15及第二控制脈衝POUT_CL15之反相信號POUT_CL15B，第一多工器320A及第二多工器320B串列化輸入的並列4－位元資料D0至D3及其他4－位元資料D4至D7(其相位由第一移相器310A及第二移相器310B來移動)。在第一至第四串列資料D0、D4、D2、D6、D1、D5及D3、D7由第一多工器320A及第二多工器320B產生後，第一鎖存單元330A及第二鎖存單元330B回應於自串列化控制器390輸出之資料傳送信號DOFFB而將第一至第四串列資料D0、D4、D2、D6、D1、D5及D3、D7傳送至第二串列化器300B。
傳送至第二串列化器300B之第一至第四串列資料D2、D6及D3、D7由第三移相器340A及第四移相器340B延遲0.5 tCK(亦即，2UI)。其後，第三多工器350A及第四多工器350B接收由第三移相器340A及第四移相器340B延遲之2－位元資料及自第一鎖存單元330A及第二鎖存單元330B輸出之未經延遲的2－位元資料，且將所接收之2－位元資料串列化為第五及第六串列資料。第五及第六串列資料分別經由第三鎖存單元360A及第四鎖存單元360B傳送至第三串列化器300C。特定言之，第三鎖存單元360A及第四鎖存單元350B回應於資料時脈WCK之下降邊緣而比CAS延時CL早0.25 tCK地傳送相應資料。參看圖4，可自傳送至第三多工器350A及第四多工器350B之輸入端子d0、d1、d2及d3的4－位元資料D0、D4、D2、D6、D1、D5及D3、D7及 經由第三多工器350A及第四多工器350B之輸出端子d4及d5輸出的第五串列資料D1、D3、D5、D7及第六串列資料D0、D2、D4、D6看到第二串列化器300B之操作。
使經由第四鎖存單元360B傳送至第三串列化器300C之資料D1、D3、D5、D7的相位延遲對應於第五移相器370之UI。當比CAS延時CL早0.25 tCK(亦即，資料時脈WCK之半循環)，與資料時脈WCK之下降邊緣同步經由第三鎖存單元360A傳送至第五多工器380時，資料D0、D2、D4、D6(亦即，RDO)開始與資料時脈WCK之上升邊緣同步地由第五多工器380輸出。另一方面，由第五移相器370延遲之其他資料D1、D3、D5、D7(亦即，FDO)被與資料時脈WCK之上升邊緣同步地傳送至第五多工器380且接著開始與資料時脈WCK之下降邊緣同步地由第五多工器380輸出。藉由上文所描述之操作，在應用讀取命令後自CAS延時CL之時間點並列接收的8－位元並列資料D0至D7由資料輸出電路串列化為經順序地輸出之第七串列資料D0、D1、D2、D3、D4、D5、D6、D7。
圖5為圖3中所說明之串列化控制器390的方塊圖。
參看圖5，串列化控制器390包括複數個正反器391、392及393及第一至第三鎖存器396、397及398，該等鎖存器經組態以回應於讀取資料輸出信號RDOUTEN及分割時脈WCK/2而輸出第一控制脈衝POUT_CL15P、第二控制脈衝POUT_CL15及POUT_CL15B，及資料傳送信號DOFFB。第一鎖存器396輸出第一控制脈衝POUT_CL15P以用於回應 於讀取資料輸出信號RDOUTEN而控制第一移相器310A及第二移相器310B，且第二鎖存器397輸出具有比資料時脈WCK之循環長兩倍(亦即，1 tCK)之啟動週期的第二控制脈衝POUT_CL15及POUT_CL15B，以用於控制第一多工器320A及第二多工器320B。資料傳送信號DOFFB具有比資料時脈WCK之循環長四倍(亦即，2 tCK)的啟動週期，且經由第三鎖存器398得以輸出。
具體言之，當讀取資料輸出信號RDOUTEN在比CAS延時CL早系統時脈之四個循環的時間點CL－4處被啟動至邏輯高位準時，正反器391、392及393回應於分割時脈WCK/2而移動讀取資料輸出信號RDOUTEN之相位。在比CAS延時CL早系統時脈之兩個循環的時間點CL－2處將第二正反器392之輸出端子N2啟用至邏輯高位準。在此時，及閘395在分割時脈WCK/2由第一反相器399_1反相的時間點處，亦即，在分割時脈WCK/2之下降邊緣處啟動第一控制脈衝POUT_CL15P。在此時，第一控制脈衝POUT_CL15P具有與資料時脈WCK之循環一樣長的啟動週期。
在將第二正反器392之輸出端子N2啟用至邏輯高位準後，第一鎖存器396回應於分割時脈WCK/2之下降邊緣而產生第二控制脈衝POUT_CL15。另一方面，已接收藉由反相第二正反器392之輸出端子N2而獲得之第二反相器399_2之輸出的第二鎖存器397回應於分割時脈WCK/2之下降邊緣而產生第二控制脈衝POUT_CL15之反相信號POUT_CL15B。本文中，歸因於回應於分割時脈WCK/2之 下降邊緣而操作的第一鎖存器396及第二鎖存器397，第二控制脈衝POUT_CL15及第二控制脈衝POUT_CL15之反相信號POUT_CL15B可具有與1 tCK(亦即，系統時脈之一循環)一樣長的啟動週期。
連同第二控制脈衝POUT_CL15之啟動，資料傳送信號DOFFB亦由回應於分割時脈WCK/2之下降邊緣而操作的第三鎖存器398產生。然而，第三鎖存器398可藉由經由或閘394來接收第二正反器392及第三正反器393之輸出而輸出具有比第二控制脈衝POUT_CL15長兩倍之啟動週期的資料傳送信號DOFFB。
圖6為說明圖5中所說明之串列化控制器390之操作的波形圖。
參看圖6，串列化控制器390回應於讀取資料輸出信號RDOUTEN而基於分割時脈WCK/2產生複數個信號。首先，當啟動讀取資料輸出信號RDOUTEN時，正反器391、392及393使相位延遲分割時脈WCK/2之循環(參見正反器391、392及393之輸出端子N1、N2及N3)。其後，串列化控制器390之第一鎖存器396及第二鎖存器397回應於分割時脈WCK/2之下降邊緣而產生第一控制脈衝POUT_CL15P及第二控制脈衝POUT_CL15及POUT_CL15B。又，或閘394對第二正反器392及第三正反器393之輸出進行邏輯或操作以經由輸出端子N4將具有兩倍啟動週期之輸出脈衝傳送至第三鎖存器398，且第三鎖存器398回應於分割時脈WCK/2之下降邊緣而輸出資料傳送信號DOFFB。
圖7為圖3中所說明之第一移相器310A的電路圖。
參看圖7，第一移相器310A包括複數個單元鎖存器，其經組態以移動複數個並列輸入資料D4及D6之相位。本文中，單元鎖存器包括第三反相器312、傳送閘314及反相器鎖存器318。第三反相器312經組態以反相輸入資料D。傳送閘314經組態以回應於第一控制脈衝POUT_CL15P而傳送第三反相器312之輸出。反相器鎖存器318經組態以鎖存及反相傳送閘314之輸出。單元鎖存器進一步包括第四反相器316，其經組態以反相第一控制脈衝POUT_CL15P以控制傳送閘314。儘管未加以說明，但第二移相器310B具有與第一移相器310A相同之組件。
圖8為圖3中所說明之第一鎖存單元330A的電路圖。
參看圖8，第一鎖存單元330A包括複數個單元鎖存器，其經組態以鎖存自第一多工器320A輸出之複數個串列資料。本文中，單元鎖存器包括反及閘332、傳送閘334及反相器鎖存器336。反及閘332經組態以回應於資料傳送信號DOFFB而反相資料。傳送閘334經組態以在為第七串列資料中之每一資料之資料窗UI四倍的時間間隔下傳送反及閘332之輸出。反相器鎖存器336經組態以鎖存及反相傳送閘334之輸出。
本文中，當資料傳送信號DOFFB處於邏輯高位準時，反及閘332反相輸入資料D且將經反相之資料傳送至傳送閘334。另一方面，當資料傳送信號DOFFB處於邏輯低位準時，反及閘332將邏輯高位準傳送至傳送閘334而不管輸入 資料D之位準。又，反相器鎖存器336由設定信號SETB重設。當將設定信號SETB啟動至邏輯低位準時，反相器鎖存器336接收及輸出邏輯低位準值而不管傳送閘334之輸出。
圖9為圖3中所說明之第五移相器370的電路圖。
參看圖9，第五移相器370經組態以回應於資料時脈WCK而移動自第四鎖存單元360B輸出之資料D6的相位，或在測試操作中或在訓練操作中輸出不與系統時脈或資料時脈WCK同步之隨機資料。
具體言之，第五移相器370包括資料反相器372、非同步資料產生器374及反相器鎖存器376。資料反相器372經組態以與資料時脈WCK同步地反相資料。非同步資料產生器374經組態以在測試操作中或在訓練操作中輸出隨機資料。反相器鎖存器376經組態以鎖存資料反相器372之輸出及非同步資料產生器374之輸出且輸出反相信號。資料反相器372與資料時脈WCK之上升邊緣同步地反相輸入資料D6。反相器鎖存器376反相自資料反相器372接收之資料且將經反相之資料輸出至第五多工器380。第五多工器380與資料時脈WCK之上升邊緣同步地接收自第五移相器370輸出的資料，且回應於資料時脈WCK之下降邊緣而將所接收之資料輸出至外部。
另一方面，在未輸出內部資料之測試操作或訓練操作中，啟動非同步啟用信號ASYNC_EN及非同步啟始信號ASYNC_DO以使得第五移相器370可輸出隨機資料。在此 時，將資料時脈WCK撤銷至邏輯低位準。
用於操作根據本發明之一實施例之半導體記憶體裝置的方法包括：部分地串列化回應於讀取命令而自內部單位基組接收之輸入的8－位元並列資料以輸出第一至第四串列資料的第一串列化操作；部分地串列化第一至第四串列資料以輸出第五及第六串列資料之第二串列化操作；及串列化第五及第六串列資料以輸出第七串列資料之第三串列化操作。本文中，在第一串列化操作中輸出之第一至第四串列資料中之每一資料的資料窗UI為在第三串列化操作中輸出之第七串列資料中之每一資料的資料窗UI的四倍；且在第二串列化操作中輸出之第五及第六串列資料中之每一資料的資料窗UI為在第三串列化操作中輸出之第七串列資料中之每一資料的資料窗UI的兩倍。
具體言之，第一串列化操作包括：將8－位元並列資料之一部分(例如，4－位元資料)之相位移動第七串列資料中之每一資料之資料窗UI四倍的操作；多工8－位元並列資料之其他部分(例如，4－位元資料)及經相移之4－位元資料以輸出第一至第四串列資料的操作；及鎖存第一至第四串列資料之操作。
第二串列化操作包括：將第一至第四串列資料之一部分(例如，第一及第三串列資料)之相位移動第七串列資料中之每一資料之資料窗UI兩倍的操作；多工第一至第四串列資料之其他部分(例如，第二及第四串列資料)及經相移之第一及第三串列資料以輸出第五及第六串列資料的操作； 及鎖存第五及第六串列資料之操作。
第三串列化操作包括：使第五及第六串列資料之一部分(例如，第五串列資料)之相位移動第七串列資料中之每一資料之資料窗UI的操作；及多工第五及第六串列資料之其他部分(例如，第六串列資料)及經相移之第五串列資料以輸出第七串列資料的操作。在測試操作或訓練操作中，第三串列化操作進一步包括將不與系統時脈同步之隨機資料輸出至外部的操作。
如上文所描述，根據本發明之實施例之半導體記憶體裝置中的資料輸出電路串列化比資料輸出時間點(亦即，在應用讀取命令後CAS延時CL之時間點)早1.5 tCK並列輸出的複數個資料，藉此使得可能回應於高頻系統時脈及資料時脈而輸出資料。特定言之，需要高速資料輸入/輸出之圖形半導體記憶體裝置可回應於高頻系統時脈而操作，從而增加產品競爭力。
又，儘管已就半導體記憶體裝置中之資料輸出電路來描述本發明，但其亦可應用於串列化複數個並列輸入資料之通信/網路裝置。
通常，半導體記憶體裝置將輸入/輸出信號墊DQ之輸出端子維持處於高阻抗(Hi－z)狀態，以中斷漏電流來減少功率消耗及中斷不必要的電流來減少故障及損害。亦即，在半導體記憶體裝置經由輸入/輸出信號墊DQ輸出資料選通信號DQS前/後，或在接收外部信號前/後，輸入/輸出信號墊DQ之輸出端子維持高阻抗(Hi－z)狀態。若將輸出信號施 加於輸入/輸出信號墊DQ之高阻抗輸出端子，則需要預定時間直至高阻抗輸出端子之位準改變為經首先施加之輸出信號的邏輯位準為止。為此，經由半導體記憶體裝置之每一輸入/輸出信號墊DQ輸出的第一輸入/輸出信號DQS之輸出時序可能歸因於延遲而變形或失真，從而減少半導體記憶體裝置之操作的可靠性。為了克服此問題，在經由輸入/輸出信號墊DQ之輸出端子而輸出一輸出信號之前，半導體記憶體裝置將輸出端子之位準改變為邏輯低位準或邏輯高位準(並非高阻抗(Hi－z)狀態)，此信號稱作前置。
如一實例，DDR、DDR2或DDR3半導體記憶體裝置關於資料選通信號DQS來實施上文所描述之前置。資料選通信號DQS用以指示經由半導體記憶體裝置之複數個資料墊DQ輸出的資料為有效值。資料選通信號DQS必須能夠在預定準確時間點處經輸出。然而，若在傳送自高阻抗狀態退出之資料選通信號DQS期間存在延遲，則第一資料之有效窗可變得小於隨後輸出資料之有效窗且因此對此問題實施前置。
然而，隨著半導體記憶體裝置之資料輸入/輸出速度增加，僅藉由僅對資料選通信號DQS實施前置將難以滿足準確的資料輸入/輸出時間點。若不但對資料選通信號DQS而且對複數個資料輸出墊DQ實施前置，則第一輸出資料可如同隨後輸出資料一樣受符號間干擾(ISI)的較少影響，且不可確保有效窗。
因此，本發明提供一種用於亦對資料墊DQ選擇性地實 施前置之操作模式。
圖10為根據本發明之另一實施例之半導體記憶體裝置之資料輸出電路的方塊圖。
參看圖10，資料輸出電路包括第一串列化器400A、第二串列化器400B及第三串列化器400C。第一串列化器400A經組態以部分地串列化輸入的8－位元並列資料以輸出第一至第四串列資料及根據操作模式將前置資料添加至第一至第四串列資料中之每一者。第二串列化器400B經組態以接收第一串列化器400A之輸出來輸出第五及第六串列資料。第三串列化器400C經組態以接收第二串列化器400B之輸出來輸出第七串列資料。
本文中，第一串列化器400A包括第一移相器410A及第二移相器410B、第一多工器420A及第二多工器420B，及第一鎖存單元430A及第二鎖存單元430B。第一移相器410A及第二移相器410B經組態以在根據操作模式輸出前置資料後將8－位元資料D0至D7當中4－位元資料D4至D7之相位移動第七串列資料中之每一資料之資料窗UI的四倍(亦即，4UI)。第一多工器420A及第二多工器420B經組態以多工8－位元資料D0至D7當中其他4－位元資料D0至D3及第一移相器410A及第二移相器410B之輸出以輸出第一至第四串列資料。第一鎖存單元430A及第二鎖存單元430B經組態以鎖存第一多工器420A及第二多工器420B之輸出。
當未輸出前置資料時，資料輸出電路之操作係如下：第 一多工器420A將8－位元並列資料D0至D7當中奇數資料D0、D2、D4及D6串列化為兩對2－位元資料。為此目的，第一移相器410A藉由使2－位元資料D4及D6延遲由第一多工器420A及第二多工器420B對準之資料的窗4UI而移動奇數資料D0、D2、D4及D6當中2一位元資料D4及D6之相位。同樣地，第二移相器410B及第二多工器420B用以將8－位元並列資料D0至D7當中偶數資料D1、D3、D5及D7串列化為兩對2－位元資料。自第一多工器420A及第二多工器420B輸出之兩對2－位元資料的4－位元資料分別由第一鎖存單元430A及第二鎖存單元430B來鎖存。本文中，自第一鎖存單元430A及第二鎖存單元430B輸出之4－位元串列資料中之每一資料的窗為自第三串列化器400C輸出之第七串列資料中之每一資料之窗的四倍(亦即，4UI)。
第二串列化器400B接收自第一鎖存單元430A及第二鎖存單元430B輸出之第一至第四串列資料。第二串列化器400B包括第三移相器440A及第四移相器440B、第三多工器450A及第四多工器450B，及第三鎖存單元460A及第四鎖存單元460B。第三移相器440A及第四移相器440B經組態以將第一至第四串列資料當中一部分(例如，第二串列資料D2、D6及第四串列資料D3、D7)之相位移動第七串列資料中之每一資料之資料窗UI的兩倍(亦即，2UI)。第三多工器450A及第四多工器450B經組態以多工第一至第四串列資料當中其他部分(例如，第一及第三串列資料D0、D4及D1、D5)及第三移相器440A及第四移相器440B之輸出 以輸出第五串列資料D1、D3、D5、D7及第六串列資料D0、D2、D4、D6。第三鎖存單元460A及第四鎖存單元460B經組態以鎖存第三多工器450A及第四多工器450B之輸出。
具體言之，第三移相器440A及第四移相器440B藉由使用藉由在1/2之分頻比下分割資料時脈WCK及WCKB而獲得之分割時脈WCK/2及WCKB/2來延遲第一至第四串列資料當中第二串列資料D2、D6及第四串列資料D3、D7，第一至第四串列資料係自第一串列化器400A之第一鎖存單元430A及第二鎖存單元430B輸出。本文中，將資料時脈WCK及WCKB用作第七串列資料之輸出的準則。資料時脈WCK及WCKB之頻率比系統時脈之頻率高兩倍，且最近推薦之半導體記憶體裝置對於資料時脈WCK及WCKB之一循環輸出兩個資料。亦即，第七串列資料中之每一資料的資料窗UI為資料時脈WCK及WCKB之循環的一半。
第三移相器440A及第四移相器440B使用分割時脈WCK/2及WCKB/2(其循環為第七串列資料中之每一資料之資料窗UI的四倍)，以將第二串列資料D2、D6及第四串列資料D3、D7之相位延遲第七串列資料中之每一資料之資料窗UI的兩倍。其後，第三多工器450A及第四多工器450B藉由多工由第三移相器440A及第四移相器440B延遲之兩個資料D2、D6及D3、D7，及自第一鎖存單元430A及第二鎖存單元430B輸出之第一至第四串列資料當中未經延遲的兩個資料D0、D4及D1、D5而輸出第五串列資料D1、 D3、D5、D7及第六串列資料D0、D2、D4、D6。最後，第三鎖存單元460A及第四鎖存單元460B鎖存並傳送第三多工器450A及第四多工器450B之輸出至第三串列化器400C。
第三串列化器400C包括第五移相器470及第五多工器480。第五移相器470經組態以使第五串列資料D1、D3、D5、D7及第六串列資料D0、D2、D4、D6當中第五串列資料D1、D3、D5、D7之相位移動第七串列資料中之每一資料的資料窗UI。第五多工器480經組態以多工第五串列資料D1、D3、D5、D7及第六串列資料D0、D2、D4、D6當中第六串列資料D0、D2、D4、D6及第五移相器470之輸出來輸出第七串列資料D0、D1、D2、D3、D4、D5、D6、D7。
資料輸出電路進一步包括串列化控制器490。串列化控制器490經組態以回應於讀取資料輸出信號RDOUTEN及資料時脈WCK之分割時脈WCK/2而輸出第一控制脈衝POUT_CL15P、第二控制脈衝POUT_CL15及資料傳送信號DOFFB。讀取資料輸出信號RDOUTEN用以回應於讀取命令而啟用資料輸出，且資料時脈WCK之分割時脈WCK/2用作資料輸出之準則。第一控制脈衝POUT_CL15P用以控制第一串列化器400A之第一移相器410A及第二移相器410B；第二控制脈衝POUT_CL15用以控制第一多工器420A及第二多工器420B；且資料傳送信號DOFFB用以控制第一鎖存單元430A及第二鎖存單元430B。
另一方面，當輸出前置資料時，資料輸出電路之操作係如下。首先，當啟動前置信號DQ_PREAMBLE時，串列化控制器490回應於第一樣式信號PATTERN0101或第二樣式信號PATTERN1010而啟動第一樣式啟用信號EN0101或第二樣式啟用信號EN1010。本文中，第一樣式信號PATTERN0101及第二樣式信號PATTERN1010用以確定前置資料之組態。具體言之，當啟動第一樣式信號PATTERN0101時，在自第五多工器480輸出第七串列資料D0、D1、D2、D3、D4、D5、D6、D7前，資料輸出電路輸出對應於'0101'之四個前置資料。又，當啟動第二樣式信號PATTERN1010時，在自第五多工器480輸出第七串列資料D0、D1、D2、D3、D4、D5、D6、D7前，資料輸出電路輸出對應於'1010'之四個前置資料。
為了回應於第一樣式信號PATTERN0101而輸出對應於'0101'之四個前置資料，第一移相器410A輸出對應於'0'之兩個前置資料且接著移動2－位元並列資料D4及D6之相位以傳送經相移之資料。在此時，第二移相器410B輸出對應於'1'之兩個前置資料且接著移動2－位元並列資料D5及D7之相位以傳送經相移之資料。第一多工器420A與資料時脈WCK之上升邊緣同步地在第一輸出資料D0前傳送對應於'0'之兩個前置資料，且第二多工器420B與資料時脈WCK之下降邊緣同步地在第一輸出資料D0前傳送對應於'1'之兩個前置資料。自第一多工器420A及第二多工器420B接收之四個前置資料由第二串列化器400B及第三串列化器 400C對準，以使得在初始輸出資料D0前輸出其。
另一方面，當啟動第二樣式信號PATTERN1010時，第一移相器410A在移動2－位元並列資料D4及D6之相位前輸出對應於'1'之兩個前置資料，以輸出對應於'1010'之四個前置資料。又，第二移相器410B在移動2－位元並列資料D5及D7之相位前輸出對應於'0'之兩個前置資料。
因此，資料輸出電路可以與用於輸出對應於'0101'之4－位元前置資料相同之方式輸出對應於'1010'之4－位元前置資料。
圖11為說明圖10中所說明之半導體記憶體裝置之操作的波形圖。具體言之，依據資料時脈WCK及分割時脈WCK/2來描述未輸出前置資料之半導體記憶體裝置的操作，且圖11說明本發明之半導體記憶體裝置的例示性狀況，其中分割時脈WCK/2之頻率等於系統時脈之頻率，且對於系統時脈之一時脈tCK，輸出四個資料。
參看圖11，半導體記憶體裝置在應用讀取命令後，自CAS延時CL之時間點輸出第七串列資料D0、D1、D2、D3、D4、D5、D6、D7。具體言之，半導體記憶體裝置在比CAS延時CL早4 tCK(亦即，系統時脈之四個循環)的時間點處啟動對應於讀取命令之讀取資料輸出信號RDOUTEN。其後，資料輸出電路之串列化控制器490產生用於回應於讀取資料輸出信號RDOUTEN而控制第一串列化器400A之複數個信號。另外，在比CAS延時CL早2.5 tCK的時間點處將自內部單位基組輸出之多位元資料D0至 D7傳送至資料輸出電路。
將多位元資料D0至D7並列傳送至資料輸出電路。資料輸出電路串列化輸入的多位元並列資料D0至D7以輸出第七串列資料D0、D1、D2、D3、D4、D5、D6、D7。首先，串列化控制器490回應於讀取資料輸出信號RDOUTEN而在比CAS延時CL早1.5 tCK的時間點處啟動第一控制脈衝POUT_CL15P。第一串列化器400A之第一移相器410A及第二移相器410B回應於經啟動之第一控制脈衝POUT_CL15P而使多位元資料D0至D7當中4－位元資料D4至D7延遲1 tCK(亦即，4UI)。
又，如同第一控制脈衝POUT_CL15P，串列化控制器490在比CAS延時CL早1.5 tCK的時間點處將第二控制脈衝POUT_CL15啟動至邏輯高位準。在此時，第二控制脈衝POUT_CL15之反相信號POUT_CL15B變為邏輯低位準。回應於第二控制脈衝POUT_CL15及第二控制脈衝POUT_CL15之反相信號POUT_CL15B，第一多工器420A及第二多工器420B串列化輸入的並列4－位元資料D0至D3及其他4－位元資料D4至D7(其相位由第一移相器410A及第二移相器410B來移動)。在第一至第四串列資料D0、D4及D2、D6及D1、D5及D3、D7由第一多工器420A及第二多工器420B產生後，第一鎖存單元430A及第二鎖存單元430B回應於自串列化控制器490輸出之資料傳送信號DOFFB而將第一至第四串列資料D0、D4及D2、D6及D1、D5及D3、D7傳送至第二串列化器400B。
傳送至第二串列化器400B之第一至第四串列資料當中第二串列資料D2、D6及第四串列資料D3、D7由第三移相器440A及第四移相器440B延遲0.5 tCK(亦即，2UI)。其後，第三多工器450A及第四多工器450B接收四個串列資料，亦即，由第三移相器440A及第四移相器440B延遲之第二及第四串列資料及自第一鎖存單元430A及第二鎖存單元430B輸出之未經延遲的第一及第三串列資料，且將所接收之串列資料串列化為第五及第六串列資料。第五及第六串列資料分別經由第三鎖存單元460A及第四鎖存單元460B傳送至第三串列化器400C。特定言之，第三鎖存單元460A及第四鎖存單元450B回應於資料時脈WCK之下降邊緣而比CAS延時CL早0.25 tCK地傳送相應資料。參看圖11，可自傳送至第三多工器450A及第四多工器450B之輸入端子d0、d1、d2及d3的第一至第四串列資料D0、D4及D2、D6及D1、D5及D3、D7及經由第三多工器450A及第四多工器450B之輸出端子d4及d5輸出的第五串列資料D1、D3、D5、D7及第六串列資料D0、D2、D4、D6看到第二串列化器400B之操作。使經由第四鎖存單元460B傳送至第三串列化器400C之資料D1、D3、D5、D7的相位延遲對應於第五移相器470之UI。當比CAS延時CL早0.25 tCK(亦即，資料時脈WCK之半循環)地與資料時脈WCK之下降邊緣同步經由第三鎖存單元460A傳送至第五多工器480時，資料D0、D2、D4、D6(亦即，RDO)開始與資料時脈WCK之上升邊緣同步由第五多工器480輸出。另一方 面，由第五移相器470延遲之其他資料D1、D3、D5、D7(亦即，FDO)被與資料時脈WCK之上升邊緣同步地傳送至第五多工器480且接著開始與資料時脈WCK之下降邊緣同步地由第五多工器480輸出。藉由上文所描述之操作，在應用讀取命令後自CAS延時CL之時間點並列接收的8－位元並列資料D0至D7由資料輸出電路串列化為經順序地輸出之第七串列資料D0、D1、D2、D3、D4、D5、D6、D7。
圖12為圖10中所說明之串列化控制器490的方塊圖。
參看圖12，串列化控制器490包括複數個正反器491、492及493及第一至第五鎖存器596、597、598、503及504，該等鎖存器經組態以回應於讀取資料輸出信號RDOUTEN及分割時脈WCK/2而輸出第一控制脈衝POUT_CL15P、第二控制脈衝POUT_CL15及POUT_CL15B、資料傳送信號DOFFB，及第一前置啟用信號ENB0101及第二前置啟用信號ENB1010。
具體言之，第一鎖存器596輸出第一控制脈衝POUT_CL15P以用於回應於讀取資料輸出信號RDOUTEN而控制第一移相器410A及第二移相器410B，且第二鎖存器597輸出具有比資料時脈WCK之循環長兩倍(亦即，1 tCK)之啟動週期的第二控制脈衝POUT_CL15及POUT_CL15B以用於控制第一多工器420A及第二多工器420B。第三鎖存器598輸出資料傳送信號DOFFB，其具有比資料時脈WCK之循環長四倍(亦即，2 tCK)的啟動週期。 當啟動前置信號DQ_PREAMBLE時，第四鎖存器503及第五鎖存器504回應於第一樣式信號PATTERN0101及第二樣式信號PATTERN1010而輸出第一樣式啟用信號ENB0101及第二樣式啟用信號ENB1010。
具體言之，當讀取資料輸出信號RDOUTEN在比CAS延時CL早系統時脈之四個循環的時間點CL－4處被啟動至邏輯高位準時，正反器491、492及493回應於分割時脈WCK/2而移動讀取資料輸出信號RDOUTEN之相位。
在比CAS延時CL早系統時脈之三個循環的時間點CL－3處將第一正反器491之輸出端子N1啟用至邏輯高位準。因此，反及閘502藉由對第一正反器491之輸出端子N1的邏輯位準及第三反相器505之輸出進行反及操作而輸出邏輯低位準，該第三反相器505用於反相第三正反器493之輸出端子N3的邏輯位準。當啟動第一樣式信號PATTERN0101及第二樣式信號PATTERN1010時，第四鎖存器503及第五鎖存器504接收反及閘502之輸出以將第一樣式啟用信號ENB0101及第二樣式啟用信號ENB1010啟動至邏輯低位準。又，第三鎖存器598回應於對前置信號DQ_PREAMBLE及第一正反器491之輸出端子N1的邏輯位準進行邏輯及操作之及閘501的輸出而在比CAS延時CL早系統時脈之三個循環的時間點CL－3處啟動資料傳送信號DOFFB。
其後，在比CAS延時CL早系統時脈之兩個循環的時間點CL－2處將第二正反器492之輸出端子N2啟用至邏輯高位 準。在此時，及閘595在分割時脈WCK/2由第一反相器499_1反相的時間點處，亦即，在分割時脈WCK/2之下降邊緣處啟動第一控制脈衝POUT_CL15P。在此時，第一控制脈衝POUT_CL15P具有與資料時脈WCK之循環一樣長的啟動週期。
在將第二正反器492之輸出端子N2啟用至邏輯高位準後，第一鎖存器596回應於分割時脈WCK/2之下降邊緣而產生第二控制脈衝POUT_CL15。另一方面，已接收藉由反相第二正反器492之輸出端子N2而獲得之第二反相器499_2之輸出的第二鎖存器597回應於分割時脈WCK/2之下降邊緣而產生第二控制脈衝POUT_CL15之反相信號POUT_CL15B。本文中，歸因於回應於分割時脈WCK/2之下降邊緣而操作的第一鎖存器596及第二鎖存器597，第二控制脈衝POUT_CL15及第二控制脈衝POUT_CL15之反相信號POUT_CL15B可具有與1 tCK(亦即，系統時脈之一循環)一樣長的啟動週期。
連同第二控制脈衝POUT_CL15之啟動，資料傳送信號DOFFB亦由回應於分割時脈WCK/2之下降邊緣而操作的第三鎖存器598產生。然而，第三鎖存器598可藉由經由或閘494接收及閘501及第二正反器492及第三正反器493之輸出而輸出具有比第二控制脈衝POUT_CL15長四倍之啟動週期的資料傳送信號DOFFB。
圖13為說明在撤銷前置信號DQ_PREAMBLE時，圖12之串列化控制器490之操作的波形圖。具體言之，圖13說明 在撤銷前置信號DQ_PREAMBLE時自串列化控制器490輸出之信號。
參看圖13，串列化控制器490回應於讀取資料輸出信號RDOUTEN而基於分割時脈WCK/2產生複數個信號。首先，當啟動讀取資料輸出信號RDOUTEN時，正反器491、492及493使相位延遲分割時脈WCK/2之循環(參見正反器491、492及493之輸出端子N1、N2及N3)。其後，串列化控制器490之第一鎖存器596及第二鎖存器597回應於分割時脈WCK/2之下降邊緣而產生第一控制脈衝及第二控制脈衝POUT_CL15P、POUT_CL15及POUT_CL15B。又，或閘494對第二正反器492及第三正反器493之輸出進行邏輯或操作，以經由輸出端子N4將具有兩倍啟動週期之輸出脈衝傳送至第三鎖存器598，且第三鎖存器598回應於分割時脈WCK/2之下降邊緣而輸出資料傳送信號DOFFB。另一方面，當撤銷前置信號DQ_PREAMBLE時，第四鎖存器503及第五鎖存器504將經撤銷之第一樣式啟用信號ENB0101及第二樣式啟用信號ENB1010輸出至邏輯高位準而不管反及閘502之輸出。
圖14為說明在以第一樣式'0101'實施前置時，圖12之串列化控制器490之操作的波形圖。
參看圖14，串列化控制器490不但接收經啟動之讀取資料輸出信號RDOUTEN，而且接收被啟動至邏輯高位準之第一樣式信號PATTERN0101及前置信號DQ_PREAMBLE。以與參看圖13所描述相同之方式產生回應於讀取資料輸出 信號RDOUTEN而啟動之第一控制脈衝及第二控制脈衝POUT_CL15P、POUT_CL15及POUT_CL15B。
另一方面，當啟動及輸入前置信號DQ_PREAMBLE及第一樣式信號PATTERN0101時，反及閘502之輸出端子N5在第一正反器491之輸出端子N1回應於讀取資料輸出信號RDOUTEN而改變為邏輯高位準之時間亦改變為邏輯高位準。
在接收邏輯高位準後，第四鎖存器503回應於第一樣式信號PATTERN0101而將第一樣式啟用信號ENB0101輸出至第一移相器410A及第二移相器410B。回應於經啟動之第一樣式啟用信號ENB0101，第一移相器410A將具有邏輯低位準之前置資料輸出至第一多工器420A，且第二移相器410B將具有邏輯高位準之前置資料輸出至第二多工器420B。
又，不同於圖13之藉由經撤銷之前置信號DQ_PREAMBLE的操作，及閘501回應於前置信號DQ_PREAMBLE之啟動而在比CAS延時CL早系統時脈之三個循環的時間點CL－3處輸出邏輯高位準。
回應於及閘501之輸出，第三鎖存器598與系統時脈同步地啟動資料傳送信號DOFFB。當然，回應於或閘494之輸出而自第三鎖存器598輸出之資料傳送信號DOFFB可維持啟動狀態直至比CAS延時CL早系統時脈之一循環的時間點為止。僅供參考，在圖14中，歸因於經迭代啟動之讀取資料輸出信號RDOUTEN，維持啟動狀態而無撤銷週期。
圖15為說明在以第二樣式'1010'實施前置時，圖12之串列化控制器490之操作的波形圖。
參看圖15，串列化控制器490不但接收經啟動之讀取資料輸出信號RDOUTEN，而且接收被啟動至邏輯高位準之第二樣式信號PATTERN1010及前置信號DQ_PREAMBLE。以與參看圖13所描述相同之方式產生回應於讀取資料輸出信號RDOUTEN而啟動之第一控制脈衝及第二控制脈衝POUT_CL15P、POUT_CL15及POUT_CL15B。又，以與參看圖14所描述相同之方式產生回應於讀取資料輸出信號RDOUTEN而啟動之前置信號DQ_PREAMBLE及資料傳送信號DOFFB。
另一方面，當啟動及輸入前置信號DQ_PREAMBLE及第二樣式信號PATTERN1010時，反及閘502之輸出端子N5在第一正反器491之輸出端子N1回應於讀取資料輸出信號RDOUTEN而改變為邏輯高位準之時間亦改變為邏輯高位準。在接收邏輯高位準後，第五鎖存器504回應於第二樣式信號PATTERN1010而將第二樣式啟用信號ENB1010輸出至第一移相器410A及第二移相器410B。回應於經啟動之第二樣式啟用信號ENB1010，第一移相器410A將具有邏輯高位準之前置資料輸出至第一多工器420A，且第二移相器410B將具有邏輯低位準之前置資料輸出至第二多工器420B。
圖16為圖10中所說明之第一移相器410A的電路圖。
參看圖16，第一移相器410A包括複數個單元鎖存器，其 經組態以移動複數個並列輸入資料D4及D6之相位。本文中，單元鎖存器包括第五反相器512、傳送閘514及反相器鎖存器518。第五反相器512經組態以反相輸入資料D。傳送閘514經組態以回應於第一控制脈衝POUT_CL15P而傳送第五反相器512之輸出。反相器鎖存器518經組態以鎖存及反相傳送閘514之輸出。單元鎖存器進一步包括第六反相器516，其經組態以反相第一控制脈衝POUT_CL15P以控制傳送閘514。
反相器鎖存器518包括MOS電晶體、反及閘及第七反相器。MOS電晶體經組態以回應於第一樣式啟用信號ENB0101而傳送邏輯高位準。反及閘經組態以在第二樣式啟用信號ENB1010被撤銷至邏輯高位準時反相傳送閘514之輸出及MOS電晶體之輸出，及在第二樣式啟用信號ENB1010被啟動至邏輯低位準時輸出具有邏輯高位準之前置資料。第七反相器經組態以反相反及閘之輸出以反饋所得資料。亦即，反相器鎖存器518回應於在傳送藉由啟動第一控制脈衝POUT_CL15P而輸入之資料D前被啟動至邏輯低位準的第一樣式啟用信號ENB0101或第二樣式啟用信號ENB1010而輸出具有邏輯低位準或邏輯高位準之前置資料。
儘管未加以說明，但第二移相器410B之組件類似於第一移相器410A之組件。就第一樣式啟用信號ENB0101及第二樣式啟用信號ENB1010之輸入點而論，第二移相器410B與第一移相器410A相反。因此，第二移相器410B輸出具有 與自第一移相器410A輸出之前置資料之位準互補之位準的前置資料。
用於操作根據本發明之另一實施例之半導體記憶體裝置的方法包括：串列化回應於讀取命令而自內部單位基組接收之輸入的8－位元並列資料以輸出第一至第四串列資料，及將前置資料添加至待輸出之第一至第四串列資料中之每一者的第一串列化操作；串列化第一至第四串列資料以輸出第五及第六串列資料之第二串列化操作；及串列化第五及第六串列資料以輸出第七串列資料之第三串列化操作。
具體言之，第一串列化操作包括：根據操作模式輸出前置資料且接著將8－位元並列資料之一部分之相位移動第七串列資料中之每一資料之資料窗UI四倍的操作；多工8－位元並列資料之其他部分及經相移之資料以輸出第一至第四串列資料的操作；及鎖存第一至第四串列資料之操作。
第二串列化操作包括：將第一至第四串列資料之一部分之相位移動第七串列資料中之每一資料之資料窗UI兩倍的操作；多工第一至第四串列資料之其他部分及經相移之資料以輸出第五及第六串列資料的操作；及鎖存第五及第六串列資料之操作。
第三串列化操作包括：使第五及第六串列資料之一部分之相位移動第七串列資料中之每一資料之資料窗UI的操作；及多工第五及第六串列資料之其他部分及經相移之資料以輸出第七串列資料的操作。在測試操作或訓練操作中，第三串列化操作進一步包括將不與系統時脈同步之隨 機資料輸出至外部的操作。
如上文所描述，根據本發明之實施例之半導體記憶體裝置中的資料輸出電路比資料輸出時間點(亦即，在應用讀取命令後CAS延時CL之時間點)早1.5 tCK地串列化並列輸出的複數個資料，藉此使得可能回應於高頻系統時脈及資料時脈而輸出資料。特定言之，需要高速資料輸入/輸出之圖形半導體記憶體裝置可回應於高頻系統時脈而操作，從而增加產品競爭力。
又，儘管已就半導體記憶體裝置中之資料輸出電路來描述本發明，但其亦可應用於串列化複數個並列輸入資料之通信/網路裝置。又，資料輸出電路預先輸出類似於實際資料之前置資料，藉此使得能夠傳送隨後有效資料而不發生失真。
如上文所描述，本發明賦能用以在半導體記憶體裝置中串列化並列輸出資料之資料輸出電路，以確保資料對準之足夠操作容限。因此，可回應於具有高頻率之外部時脈而輸出對應於讀取命令之資料，藉此使得可能確保半導體記憶體裝置之高速操作。
具體言之，根據本發明之實施例的半導體記憶體裝置可回應於具有5 Gbps或更大之高頻率的時脈信號而執行讀取操作。特定言之，需要高速資料輸入/輸出之圖形半導體記憶體裝置可回應於高頻系統時脈而操作，從而增加產品競爭力。
又，本發明賦能用以在半導體記憶體裝置中串列化並列 輸出資料之資料輸出電路，以選擇性地輸出複數個前置樣式，從而使得可能防止由於資料輸出操作中之延遲或干擾而引起的信號失真。
具體言之，根據本發明之實施例的半導體記憶體裝置使得可能在資料輸出之前選擇性地輸出類似於實際輸出資料之前置樣式。因此，可確保第一輸出資料之有效窗且可以複數個資料墊來共同實施前置樣式。因此，有可能防止可由資料墊之間的設計過程差異引起的資料信號之間的偏斜。
儘管已相對於特定實施例對本發明進行了描述，但熟習此項技術者將易瞭解，在不脫離以下申請專利範圍中界定之本發明之精神及範疇的情況下，可進行各種改變及修改。
120‧‧‧第一多工器
140‧‧‧第二多工器
160‧‧‧鎖存單元
180‧‧‧第三多工器
300A‧‧‧第一串列化器
300B‧‧‧第二串列化器
300C‧‧‧第三串列化器
310A‧‧‧第一移相器
310B‧‧‧第二移相器
312‧‧‧第三反相器
314‧‧‧傳送閘
316‧‧‧第四反相器
318‧‧‧反相器鎖存器
320A‧‧‧第一多工器
320B‧‧‧第二多工器
330A‧‧‧第一鎖存單元
330B‧‧‧第二鎖存單元
332‧‧‧反及閘
334‧‧‧傳送閘
336‧‧‧反相器鎖存器
340A‧‧‧第三移相器
340B‧‧‧第四移相器
350A‧‧‧第三多工器
350B‧‧‧第四多工器
360A‧‧‧第三鎖存單元
360B‧‧‧第四鎖存單元
370‧‧‧第五移相器
372‧‧‧資料反相器
374‧‧‧非同步資料產生器
376‧‧‧反相器鎖存器
380‧‧‧第五多工器
390‧‧‧串列化控制器
391‧‧‧第一正反器
392‧‧‧第二正反器
393‧‧‧第三正反器
394‧‧‧或閘
395‧‧‧及閘
396‧‧‧第一鎖存器
397‧‧‧第二鎖存器
398‧‧‧第三鎖存器
399_1‧‧‧第一反相器
399_2‧‧‧第二反相器
400A‧‧‧第一串列化器
400B‧‧‧第二串列化器
400C‧‧‧第三串列化器
410A‧‧‧第一移相器
410B‧‧‧第二移相器
420A‧‧‧第一多工器
420B‧‧‧第二多工器
430A‧‧‧第一鎖存單元
430B‧‧‧第二鎖存單元
440A‧‧‧第三移相器
440B‧‧‧第四移相器
450A‧‧‧第三多工器
450B‧‧‧第四多工器
460A‧‧‧第三鎖存單元
460B‧‧‧第四鎖存單元
470‧‧‧第五移相器
480‧‧‧第五多工器
490‧‧‧串列化控制器
491‧‧‧第一正反器
492‧‧‧第二正反器
493‧‧‧第三正反器
494‧‧‧或閘
499_1‧‧‧第一反相器
499_2‧‧‧第二反相器
501‧‧‧及閘
502‧‧‧反及閘
503‧‧‧第四鎖存器
504‧‧‧第五鎖存器
512‧‧‧第五反相器
514‧‧‧傳送閘
516‧‧‧第六反相器
518‧‧‧反相器鎖存器
595‧‧‧及閘
596‧‧‧第一鎖存器
597‧‧‧第二鎖存器
598‧‧‧第三鎖存器
ASYNC_DO‧‧‧非同步啟始信號
ASYNC_EN‧‧‧非同步啟用信號
CL‧‧‧CAS延時
CL－1‧‧‧時間點
CL－2‧‧‧時間點
CL－3‧‧‧時間點
CL－4‧‧‧時間點
D‧‧‧輸入資料
D0‧‧‧4－位元資料
D1‧‧‧4－位元資料
D2‧‧‧4－位元資料
D3‧‧‧4－位元資料
D4‧‧‧4－位元資料
D5‧‧‧4－位元資料
D6‧‧‧4－位元資料
D7‧‧‧4－位元資料
DOFFB‧‧‧資料傳送信號
DQ‧‧‧輸入/輸出信號墊
DQ_PREAMBLE‧‧‧前置信號
DQS‧‧‧資料選通信號
EN0101‧‧‧第一樣式啟用信號
EN1010‧‧‧第二樣式啟用信號
ENB0101‧‧‧第一前置啟用信號
ENB1010‧‧‧第二前置啟用信號
FDO‧‧‧資料
MXOUT‧‧‧資料
N1‧‧‧資料/輸出端子
N2‧‧‧4－位元串列資料/輸出端子
N3‧‧‧資料/輸出端子
N4‧‧‧輸出端子
N5‧‧‧輸出端子
PATTERN0101‧‧‧第一樣式信號
PATTERN1010‧‧‧第二樣式信號
POUT_CL15‧‧‧第二控制脈衝
POUT_CL15B‧‧‧反相信號
POUT_CL15P‧‧‧第一控制脈衝
RCLK_DLL‧‧‧延遲鎖定時脈
RDO‧‧‧資料
RDOUTEN‧‧‧讀取資料輸出信號
SETB‧‧‧設定信號
SOSEB<2：1>‧‧‧選擇信號
WCK‧‧‧資料時脈
WCK/2‧‧‧分割時脈
WCKB‧‧‧資料時脈
WCKB/2‧‧‧分割時脈
圖1為習知半導體記憶體裝置之資料輸出電路的方塊圖。
圖2為說明圖1中所說明之半導體記憶體裝置之操作的波形圖。
圖3為根據本發明之一實施例之半導體記憶裝置之資料輸出電路的方塊圖。
圖4為說明圖3中所說明之半導體記憶體裝置之操作的波形圖。
圖5為圖3中所說明之串列化控制器的方塊圖。
圖6為說明圖5中所說明之串列化控制器之操作的波形 圖。
圖7為圖3中所說明之第一移相器的電路圖。
圖8為圖3中所說明之第一鎖存單元的電路圖。
圖9為圖3中所說明之第五移相器的電路圖。
圖10為根據本發明之另一實施例之半導體記憶裝置之資料輸出電路的方塊圖。
圖11為說明圖10中所說明之半導體記憶體裝置之操作的波形圖。
圖12為圖10中所說明之串列化控制器的方塊圖。
圖13為說明在撤銷前置信號時，圖12之串列化控制器之操作的波形圖。
圖14為說明在以第一樣式實施前置時，圖12之串列化控制器之操作的波形圖。
圖15為說明在以第二樣式實施前置時，圖12之串列化控制器之操作的波形圖。
圖16為圖10中所說明之第一移相器的電路圖。
300A‧‧‧第一串列化器
300B‧‧‧第二串列化器
300C‧‧‧第三串列化器
310A‧‧‧第一移相器
310B‧‧‧第二移相器
320A‧‧‧第一多工器
320B‧‧‧第二多工器
330A‧‧‧第一鎖存單元
330B‧‧‧第二鎖存單元
340A‧‧‧第三移相器
340B‧‧‧第四移相器
350A‧‧‧第三多工器
350B‧‧‧第四多工器
360A‧‧‧第三鎖存單元
360B‧‧‧第四鎖存單元
370‧‧‧第五移相器
380‧‧‧第五多工器
390‧‧‧串列化控制器
ASYNC_DO‧‧‧非同步啟始信號
ASYNC_EN‧‧‧非同步啟用信號
D‧‧‧輸入資料
D0‧‧‧4－位元資料
D1‧‧‧4－位元資料
D2‧‧‧4－位元資料
D3‧‧‧4－位元資料
D4‧‧‧4－位元資料
D5‧‧‧4－位元資料
D6‧‧‧4－位元資料
D7‧‧‧4－位元資料
DOFFB‧‧‧資料傳送信號
FDO‧‧‧資料
MXOUT‧‧‧資料
POUT_CL15‧‧‧第二控制脈衝
POUT_CL15B‧‧‧反相信號
POUT_CL15P‧‧‧第一控制脈衝
RDO‧‧‧資料
RDOUTEN‧‧‧讀取資料輸出信號
WCK‧‧‧資料時脈
WCK/2‧‧‧分割時脈
WCKB‧‧‧資料時脈
WCKB/2‧‧‧分割時脈

Claims (35)

  1. 一種半導體記憶體裝置，其包含：一第一串列化器，其經組態以部分地串列化回應於一讀取命令而自內部單位基組接收之輸入的8-位元並列資料來輸出第一至第四串列資料；一第二串列化器，其經組態以部分地串列化該第一至第四串列資料來輸出第五串列資料及第六串列資料；及一第三串列化器，其經組態以串列化該第五串列資料及該第六串列資料來輸出第七串列資料，其中該第一串列化器包含：一第一移相器，其經組態以將該8-位元並列資料當中4-位元資料之相位移動該第七串列資料中之每一資料之一資料窗的四倍；一第一多工器，其經組態以多工該8-位元並列資料當中其他4-位元資料及該移相器之輸出來輸出該第一至第四串列資料；及一第一鎖存單元，其經組態以鎖存該多工器之輸出，及其中該第一移相器包含：複數個單元移相器，其經組態以移動該等4-位元資料之該相位，該等單元移相器中之每一者包含：一反相器，其經組態以反相輸入資料；一傳送閘，其經組態以回應於一第一控制脈衝而傳送該反相器之輸出；及 一反相器鎖存器，其經組態以鎖存及反相該傳送閘之輸出。
  2. 如請求項1之半導體記憶體裝置，其中該第一至第四串列資料中之每一資料的一窗為該第七串列資料中之每一資料之窗的四倍。
  3. 如請求項1之半導體記憶體裝置，其中該第一鎖存單元包含：複數個單元鎖存器，其經組態以鎖存自該多工器輸出之該第一至第四串列資料，該等單元鎖存器中之每一者包含：一反及閘，其經組態以回應於一資料傳送信號而反相該第一至第四串列資料中之每一資料；一傳送閘，其經組態以在為該第七串列資料中之每一資料之該資料窗四倍的時間間隔下傳送該反及閘之輸出；及一反相器鎖存器，其經組態以鎖存及反相該傳送閘之輸出。
  4. 如請求項1之半導體記憶體裝置，其進一步包含：一串列化控制器，其經組態以回應於一用以回應於一讀取命令及一用作資料輸出之一準則的資料時脈來啟用資料輸出之讀取資料輸出信號而控制該第一移相器、該第一多工器及該第一鎖存單元。
  5. 如請求項4之半導體記憶體裝置，其中該串列化控制器包含： 一第一鎖存器，其經組態以回應於該讀取資料輸出信號而產生一第一控制脈衝來控制該移相器；一第二鎖存器，其經組態以產生一具有一比該資料時脈之循環長兩倍之啟動週期的第二控制脈衝來控制該多工器；及一第三鎖存器，其經組態以輸出一具有一比一資料時脈之一循環長四倍之啟動週期的資料傳送信號來控制該鎖存單元。
  6. 如請求項1之半導體記憶體裝置，其中自該第二串列化器輸出之該第五串列資料及該第六串列資料中之每一資料的一資料窗為該第七串列資料中之每一資料之一資料窗的兩倍。
  7. 如請求項1之半導體記憶體裝置，其中該第二串列化器包含：一第二移相器，其經組態以將該第一至第四串列資料之一部分之相位移動該第七串列資料中之每一資料之一資料窗的兩倍；一第二多工器，其經組態以多工該第一至第四串列資料之其他部分及該第二移相器之輸出來輸出該第五串列資料及該第六串列資料；及一第二鎖存單元，其經組態以鎖存該第二多工器之輸出。
  8. 如請求項1之半導體記憶體裝置，其中該第三串列化器包含： 一第三移相器，其經組態以使該第五串列資料及該第六串列資料之一部分之相位移動該第七串列資料中之每一資料的一資料窗；及一第三多工器，其經組態以多工該第五串列資料及該第六串列資料之其他部分及該第三移相器之輸出來輸出該第七串列資料。
  9. 如請求項8之半導體記憶體裝置，其中在一測試操作中或在一訓練操作中，該第三串列化器中之該第三移相器輸出不與一系統時脈同步的隨機資料；及該第三多工器將該隨機資料傳送至該半導體記憶體裝置之外部。
  10. 如請求項9之半導體記憶體裝置，其中該移相器包含：一資料反相器，其經組態以與一資料時脈同步地反相資料；一非同步資料產生器，其經組態以在該測試操作中或在該訓練操作中輸出該隨機資料；及一反相器鎖存器，其經組態以鎖存該資料反相器之輸出及該非同步資料產生器之輸出來輸出一反相信號。
  11. 一種半導體記憶體裝置，其包含：一第一串列化器，其經組態以部分地串列化回應於一讀取命令而自內部單位基組接收之輸入的8-位元並列資料來輸出第一至第四串列資料；一第二串列化器，其經組態以部分地串列化該第一至第四串列資料來輸出第五串列資料及第六串列資料；及 一第三串列化器，其經組態以串列化該第五串列資料及該第六串列資料來輸出第七串列資料，其中該第一串列化器根據一操作模式將前置資料添加至該經輸出之第一至第四串列資料中的每一者。
  12. 如請求項11之半導體記憶體裝置，其中該第一串列化器包含：一移相器，其經組態以在根據該操作模式輸出該前置資料後，將該8-位元並列資料當中4-位元資料之該相位移動該第七串列資料中之每一資料之一資料窗的四倍；一多工器，其經組態以多工該8-位元並列資料當中其他4-位元資料及該移相器之輸出來輸出該第一至第四串列資料；及一鎖存單元，其經組態以鎖存該多工器之輸出。
  13. 如請求項12之半導體記憶體裝置，其中該移相器包含：複數個單元移相器，其經組態以移動該等各別4-位元資料之該等相位，該等單元移相器中之每一者包含：一第一反相器，其經組態以反相輸入資料；一傳送閘，其經組態以回應於一第一控制脈衝而傳送該第一反相器之輸出；及一反相器鎖存器，其經組態以在根據該操作模式輸出該等前置資料後，鎖存及反相該傳送閘之輸出。
  14. 如請求項13之半導體記憶體裝置，其中該反相器鎖存器包含：一電晶體，其經組態以回應於一第一樣式啟用信號而 傳送具有一邏輯高位準之前置資料；一反及閘，其經組態以在撤銷一第二樣式啟用信號時反相該傳送閘之該輸出及該電晶體之輸出，及在啟動該第二樣式啟用信號時輸出具有一邏輯高位準之前置資料；及一第二反相器，其經組態以反相該反及閘之輸出來反饋該等所得資料。
  15. 如請求項13之半導體記憶體裝置，其進一步包含：一串列化控制器，其經組態以回應於用以回應於該讀取命令及一用作該資料輸出之一準則的資料時脈來啟用資料輸出之一讀取資料輸出信號而控制該移相器、該多工器及該鎖存單元。
  16. 如請求項15之半導體記憶體裝置，其中該串列化控制器包含：一第一鎖存器，其經組態以回應於該讀取資料輸出信號而產生該第一控制脈衝來控制該移相器；一第二鎖存器，其經組態以產生一具有一比該資料時脈之該循環長兩倍之啟動週期的第二控制脈衝來控制該多工器；一第三鎖存器，其經組態以輸出一具有一為該資料時脈之該循環四倍或八倍之啟動週期的資料傳送信號來回應於一用於確定該操作模式之前置信號而控制該鎖存單元；一第四鎖存器，其經組態以在啟動該第一控制脈衝之 前回應於一前置信號及一第一樣式信號而輸出一第一樣式啟用信號；及一第五鎖存器，其經組態以在啟動該第一控制脈衝之前回應於該前置信號及一第二樣式信號而輸出一第二樣式啟用信號。
  17. 一種半導體記憶體裝置，其包含：一第一串列化器，其經組態以部分地串列化回應於一讀取命令而自內部單位基組接收之輸入的8-位元並列資料來輸出第一至第四串列資料，該第一至第四串列資料中之每一資料的窗為一第七串列資料中之每一資料之窗的四倍；一第二串列化器，其經組態以部分地串列化該第一至第四串列資料來輸出第五串列資料及第六串列資料，該第五串列資料及該第六串列資料中之每一資料的一資料窗為該第七串列資料中之每一資料之一資料窗的兩倍；及一第三串列化器，其經組態以串列化該第五串列資料及該第六串列資料來輸出第七串列資料，其中在一測試操作中或在一訓練操作中，該第三串列化器在該半導體記憶體裝置之外部輸出不與一系統時脈同步的隨機資料。
  18. 如請求項17之半導體記憶體裝置，其中該第一至第三串列化器中之每一者包含：一移相器，其經組態使輸入資料之一半的相位移動輸出資料之資料窗；及 一多工器，其經組態以多工該輸入資料之另一半及該移相器之輸出來產生該輸出資料。
  19. 如請求項18之半導體記憶體裝置，其中該第一串列化器及該第二串列化器中之每一者進一步包含：一鎖存單元，其經組態以鎖存該多工器之輸出。
  20. 如請求項19之半導體記憶體裝置，其進一步包含：一串列化控制器，其經組態以回應於一啟用資料傳送之資料啟用信號及一充當資料輸出之一準則的資料時脈而控制該第一串列化器。
  21. 如請求項20之半導體記憶體裝置，其中該串列化控制器包含：一第一鎖存器，其經組態以回應於該資料讀取啟用信號而產生一第一脈衝來控制該第一串列化器之該移相器，該第一脈衝具有一依據該資料時脈之循環的啟動週期；一第二鎖存器，其經組態以產生一第二脈衝來控制該第一串列化器之該多工器，該第二脈衝具有一為該資料時脈之該循環兩倍的啟動週期；及一第三鎖存器，其經組態以產生一第三脈衝來控制該第一串列化器之該鎖存單元，該第三脈衝具有一為該資料時脈之該循環四倍的啟動週期。
  22. 一種半導體記憶體裝置，其包含：一第一串列化器，其經組態以部分地串列化回應於一讀取命令而自內部單位基組接收之輸入的8-位元並列資 料來輸出第一至第四串列資料，該第一至第四串列資料中之每一資料的窗為一第七串列資料中之每一資料之窗的四倍；一第二串列化器，其經組態以部分地串列化該第一至第四串列資料來輸出第五串列資料及第六串列資料，該第五串列資料及該第六串列資料中之每一資料的一資料窗為該第七串列資料中之每一資料之一資料窗的兩倍；及一第三串列化器，其經組態以串列化該第五串列資料及該第六串列資料來輸出第七串列資料，其中該第一串列化器根據一操作模式將前置資料添加至該經輸出之第一至第四串列資料中的每一者。
  23. 如請求項22之半導體記憶體裝置，其中該第一串列化器包含：一移相器，其經組態以在根據該操作模式輸出該前置資料後，將該8-位元並列資料當中4-位元資料之相位移動為該第七串列資料中之每一資料之該資料窗的四倍；及一多工器，其經組態以多工該8-位元並列資料當中其他4-位元資料及該移相器之輸出來輸出該第一至第四串列資料。
  24. 如請求項22之半導體記憶體裝置，其中該第二串列化器及該第三串列化器中之每一者包含：一移相器，其經組態使輸入資料之一半的該相位移動輸出資料之該資料窗；及一多工器，其經組態以多工該輸入資料之另一半及該 移相器之輸出來產生該輸出資料。
  25. 如請求項23之半導體記憶體裝置，其中該第一串列化器及該第二串列化器中之每一者進一步包含：一鎖存單元，其經組態以鎖存該多工器之輸出。
  26. 如請求項25之半導體記憶體裝置，其進一步包含：一串列化控制器，其經組態以回應於一啟用資料傳送之資料啟用信號及一充當資料輸出之一準則的資料時脈而控制該第一串列化器。
  27. 如請求項26之半導體記憶體裝置，其中該串列化控制器包含：一第一鎖存器，其經組態以回應於該資料讀取啟用信號而產生一第一脈衝來控制該第一串列化器之該移相器，該第一脈衝具有一依據該資料時脈之該循環的啟動週期；一第二鎖存器，其經組態以產生一第二脈衝來控制該第一串列化器之該多工器，該第二脈衝具有一為該資料時脈之該循環兩倍的啟動週期；一第三鎖存器，其經組態以產生一第三脈衝來控制該第一串列化器之該鎖存單元，該第三脈衝具有一為該資料時脈之該循環四倍的啟動週期；一第四鎖存器，其經組態以在啟動該第一控制脈衝之前回應於前置信號及一第一樣式信號而控制該移相器；及一第五鎖存器，其經組態以在啟動該第一控制脈衝之前回應於該前置信號及一第二樣式信號而控制該移相 器。
  28. 一種用於操作一半導體記憶體裝置之方法，其包含：一第一串列化操作，其部分地串列化回應於一讀取命令而自內部單位基組接收之輸入的8-位元並列資料以輸出第一至第四串列資料；一第二串列化操作，其部分地串列化該第一至第四串列資料以輸出第五串列資料及第六串列資料；及一第三串列化操作，其串列化該第五串列資料及該第六串列資料以輸出第七串列資料，其中該第三串列化操作包含：在一測試操作中或在一訓練操作中，在該半導體記憶體裝置之外部輸出不與一系統時脈同步的隨機資料。
  29. 如請求項28之方法，其中在該第一串列化操作中輸出之該第一至第四串列資料中之每一資料的一資料窗為在該第三串列化操作中輸出之該第七串列資料中之每一資料之一資料窗的四倍。
  30. 如請求項28之方法，其中該第一串列化操作包含：將該8-位元並列資料中之4-位元資料之相位移動該第七串列資料中之每一資料之一資料窗的四倍；多工該8-位元並列資料中之其他4-位元資料及該等經相移之4-位元資料以輸出該第一至第四串列資料；及鎖存該第一至第四串列資料。
  31. 如請求項28之方法，其中在該第二串列化操作中輸出之該第五串列資料及該第六串列資料中之每一資料的一資 料窗為在該第三串列化操作中輸出之該第七串列資料中之每一資料之一資料窗的兩倍。
  32. 如請求項31之方法，其中該第二串列化操作包含：將該第一至第四串列資料之一部分之相位移動該第七串列資料中之每一資料之該資料窗的兩倍；多工該第一至第四串列資料之其他部分及經相移之第一串列資料及第三串列資料以輸出該第五串列資料及該第六串列資料；及鎖存該第五串列資料及該第六串列資料。
  33. 如請求項28之方法，其中該第三串列化操作包含：使該第五串列資料及該第六串列資料之一部分之相位移動該第七串列資料中之每一資料的一資料窗；及多工該第五串列資料及該第六串列資料之其他部分及該經相移之第五串列資料以輸出該第七串列資料。
  34. 一種用於操作一半導體記憶體裝置之方法，其包含：一第一串列化操作，其部分地串列化回應於一讀取命令而自內部單位基組接收之輸入的8-位元並列資料以輸出第一至第四串列資料；一第二串列化操作，其部分地串列化該第一至第四串列資料以輸出第五串列資料及第六串列資料；及一第三串列化操作，其串列化該第五串列資料及該第六串列資料以輸出第七串列資料，其中該第一串列化操作根據一操作模式將前置資料添加至該經輸出之第一至第四串列資料中的每一者。
  35. 如請求項34之方法，其中該第一串列化操作包含：根據該操作模式輸出該前置資料且將該8-位元並列資料中之4-位元資料之該相位移動該第七串列資料中之每一資料之一資料窗的四倍；多工該8-位元並列資料中之其他部分及該經相移之4-位元資料以輸出該第五串列資料及該第六串列資料；及鎖存該第五串列資料及該第六串列資料。
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