JP2011108300A - 半導体装置及びその制御方法並びに半導体装置を備えたデータ処理システム - Google Patents

半導体装置及びその制御方法並びに半導体装置を備えたデータ処理システム Download PDF

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Abstract

【課題】高い周波数のクロックを用いずに並列に入力させるデータを高レートの直列データに変換するマルチブレクサを備えた半導体装置、その制御方法、その半導体装置を用いたデータ処理システムを提供する。
【解決手段】マルチプレクサと、出力バッファと、を備え、マルチプレクサが、入力側にそれぞれ異なるデータ信号を受けて出力側が出力バッファの入力ノードに接続されたn個(nは2以上の整数)のスイッチと、スイッチ毎に設けられ、スイッチをそれぞれ1/n周期ずつ位相の異なる第1の周期でオンさせ、対応する入力側のデータ信号が出力側の端子に表れたことを検出して対応するスイッチをオフさせる複数のスイッチ制御回路と、を備え、n個のスイッチへ並列に入力される第1の周期で変化するデータを第1の周期の1/nの周期で変化する直列データに変換して出力バッファから出力する。
【選択図】図2

Description

本発明は、半導体装置及びその制御方法並びに半導体装置を備えたデータ処理システムに関する。特に、複数の並列に入力されるデータを直列データに変換するマルチプレクサを備えた半導体装置及びその制御方法並びにその半導体装置を含むテータ処理システムに関する。
複数の半導体装置の間でデータを転送する場合や、データプロセッサからの要求に応じて半導体装置がデータを転送する場合、半導体装置内部の並列データを直列データに変換してクロックに同期して高速にデータを転送することが行われている。たとえば、JEDEC(Joint Electron Device Engineering Council)Solid State Technology Association半導体技術協会で標準が定められている各種DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)では、メモリコントローラから直列に転送される複数のアドレスのデータをメモリ装置の内部で並列データに変換し、メモリに書き込み、メモリから並列に読み出した複数のアドレスのデータを直列にデータに変換してメモリコントローラ側にデータを転送することが行われる。特に並列データを直列データに変換する場合には、マルチプレクサが用いられる。
特許文献1には、メモリから並列に読み出したデータを高速に直列データに変換するメモリ装置が記載されている。特許文献1の図3には、2つの並列に入力されるメモリから読み出されたデータを直列データに変換するマルチプレクサを3段直列に重ねて8ビットの並列データを8ビットの直列データに変換する回路が記載されている。特許文献1には、マルチプレクサそのものの構成の説明はないが、一般的には、特許文献2の図14に記載されているような入力側がそれぞれ並列に入力されるデータに接続され出力側がワイヤードオア接続された2つのトランスミッションゲートによる2対1のマルチプレクサを用いるのが一般的である。特許文献2では2つのトランスミッションゲートを同一のクロックのエッジで切り替えている。
特開2009−211800号公報 特開2001−118382号公報
以下の分析は本発明により与えられる。並列データを直列データに変換してデータを転送しようとする場合、特許文献1のようにマルチプレクサを何段も直列に重ねると遅延が大きくなる。また、特許文献2に記載のようにトランスミッションゲートによるスイッチをオフするタイミングとオンするタイミングを同じ信号を用いて切り替えたのでは、特に高速にスイッチを切り替える場合、データ間の干渉が生じ望ましくない。データ間の干渉を防ぐためには、(1)スイッチのオンオフの制御を高い周波数のクロックを用いてオフするタイミングとオンするタイミングの間隔を開ける、(2)遅延回路を用いてオンするタイミングをオフするタイミングより遅らせる、(3)DLLやPLLを用いて位相が先行するクロックを生成し、位相が先行するクロックのエッジでスイッチをオフするなどの対策が考えられる。しかし、(1)や(3)の方法ではアクセスが必要でないときも消費電力が増加するので好ましくない。また、(2)の方法では、基準となるクロックに対してデータの出力タイミングが遅延し、また、その遅延時間もバラツキが生じるので好ましくない。
本発明の第1の側面による半導体装置は、それぞれが入力ノードと出力ノードを有する複数のスイッチと、前記複数のスイッチの電気的な導通と非導通をそれぞれ制御する複数のスイッチ制御回路と、を含むマルチプレクサ、を備え、前記複数のスイッチの出力ノードは、共通に第1のノードに接続され、前記複数のスイッチ制御回路は、それぞれ対応する検知回路を含み、前記複数のスイッチ制御回路は、第1の周期でそれぞれ対応する前記複数のスイッチを時系列に電気的に導通し、且つ、前記複数の検知回路が、それぞれ対応する前記入力ノードのデータ信号が前記出力ノードに表れたことを検知することによって、それぞれ対応する前記スイッチを電気的に非導通にする。
本発明の第2の側面による半導体装置は、マルチプレクサと、出力バッファと、を備え、前記マルチプレクサは、入力側にそれぞれ異なる複数のデータ信号を受け、出力側が前記出力バッファの入力ノードに共通に接続されたn個(nは2以上の整数)のスイッチと、前記n個のスイッチにそれぞれ対応する複数のスイッチ制御回路と、を含み、前記複数のスイッチ制御回路は、前記n個のスイッチをそれぞれ1/n周期ずつ位相の異なる第1の周期で電気的に導通させ、前記n個のスイッチの出力側のデータ信号がそれぞれ対応する前記n個のスイッチの入力側のデータ信号に一致したことを検出して電気的に非導通させ、且つ、前記n個のスイッチへ並列に入力される前記第1の周期で変化するn個のデータを、前記第1の周期の1/nの周期で変化する直列なデータに変換して前記出力バッファの出力ノードから出力する。
本発明の第3の側面による半導体装置の制御方法は、複数の出力ノードがワイヤード接続された複数のスイッチにそれぞれ並列に入力される複数のデータを、前記複数のスイッチを時分割で電気的に導通させて直列な複数のデータに変換するマルチプレクサを備えた半導体装置の制御方法において、前記複数のスイッチのうち第1のスイッチを時分割信号に同期して電気的に導通させ、前記第1のスイッチを導通させた後、前記第1のスイッチの出力側のデータ信号が前記第1のスイッチの入力側のデータ信号に一致したことを検知し、前記検知により、前記複数のスイッチのうち第2のスイッチが前記時分割信号に同期して導通する前に、前記第1のスイッチを電気的に非導通させる。
本発明の第4の側面によるデータ処理システムは、第1の半導体装置と、第2の半導体装置と、前記第1と前記第2の半導体装置との間を接続するシステムバスと、を備え、前記第2の半導体装置は、出力バッファと、それぞれが入力ノードと出力ノードを有する複数のスイッチと、前記複数のスイッチの電気的な導通と非導通をそれぞれ制御する複数のスイッチ制御回路と、を含むマルチプレクサと、前記複数のスイッチの出力ノードは、前記出力バッファの入力ノードに共通に接続され、前記複数のスイッチ制御回路は、それぞれ対応する検知回路を含み、前記複数のスイッチ制御回路は、第1の周期でそれぞれ対応する前記複数のスイッチを時系列に電気的に導通し、且つ、前記複数の検知回路が、それぞれ対応する前記複数のスイッチの入力ノードのデータ信号が前記出力ノードに表れたことを検知することによって、それぞれ対応する前記スイッチを電気的に非導通にし、前記第1の半導体装置の要求に応答して、前記システムバスに前記出力バッファから直列なデータに変換されたデータを出力する。
本発明によれば、スイッチの切り替え時の干渉を防ぎ、かつ、並列データの周期である第1の周期より周期の短いクロックを用いずに第1の周期の1/nの周期の直列データに遅延なく変換することができる。
本発明の一実施例による半導体装置全体のブロック図である。 実施例1におけるマルチプレクサ周辺のブロック図である。 実施例1におけるマルチプレクサのスイッチとスイッチ制御回路の回路ブロック図である。 実施例1におけるマルチプレクサ全体の動作波形図である。 実施例1におけるスイッチ制御回路の動作波形図である。 実施例1におけるスイッチ切り替え時のスキューについて説明する図面である。 データ処理システムの実施例のブロック図である。 実施例1の変形例によるマルチプレクサ周辺のブロック図である。
本発明の実施例について詳細に説明する前に、本発明の実施形態の概要を説明しておく。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
一例を図2に示すように本発明の一実施形態の半導体装置は、マルチプレクサ31は、入力側にそれぞれ異なるデータ信号を受けて出力側が出力バッファ35の入力ノードに接続されたn個(nは2以上の整数。図2ではn=4。)のスイッチ(33、34。図2では、スイッチ33と34を1個のスイッチと定義している。図示を省略している31b〜31dのスイッチと合わせて、一つの出力バッファ35の入力ノードに対して、合計4個のスイッチである。)と、スイッチ毎に対応して設けられ、当該スイッチをそれぞれ1/n周期ずつ位相の異なる第1の周期でオンさせ、且つ当該スイッチの出力側の論理レベルが入力側の論理レベルに合致(一致)していることを検出してオフさせる複数のスイッチ制御回路32(スイッチ制御回路は、内部の図示を省略している31b〜31dにも存在する。)と、を含んでいる。言い換えれば、スイッチを第1の周期で電気的に非導通から導通させ、それによって入力側のデータ信号が出力側のノードに表れたら、対応するスイッチを電気的に導通から非導通に制御する。マルチプレクサ31は、n個のスイッチへ並列に入力される第1の周期で変化するデータ(21a〜21dからのデータ)を、第1の周期の1/nの周期で変化する直列なデータに変換する。上記構成によれば、スイッチ制御回路によりスイッチの出力側の論理レベル(データ信号)が入力側の論理レベル(データ信号)に合致していることを検出して、該スイッチがオフされる。言い換えれば、オンさせたスイッチをオフさせるタイミングについて、スイッチをオンさせるクロック(第1の周期の制御信号)を用いずに自らのスイッチが電気的に導通したことによってスイッチの出力側に表れた対応する入力側のデータを検知したタイミング(セルフタイミング)で、スイッチをオフする。よって、複数のスイッチをそれぞれオンに制御する複数の制御信号は、スイッチの個数分に対応する位相を有し、且つそれぞれが第1の周期を有する信号であり、複数のスイッチをそれぞれオフに制御する信号は、前記セルタイミングによって生成された信号である。前記セルタイミングによって、夫々の制御信号が第1の周期を有するも、複数のスイッチ間の切り替え(オフするスイッチとオンするスイッチ)時の干渉(夫々のスイッチの出力端子が共通に接続された出力ノードのバスファイト)を防ぐことができる。この技術思想によって、並列に接続されるスイッチの数nがmに多くなっても、複数(m)のスイッチをそれぞれオフする制御は前記セルフタイミングであるので、複数(m)の制御信号のそれぞれは、第1の周期より早い周波数のクロック(m倍の周波数のクロック)を有する必要はなく、それぞれが第1の周期でよい。この技術思想は、データの変化する周期(データレート)が第1の周期の1/nの周期であっても、1/nによるタイミングスキューを排除した直列な複数のデータに変換することができる。尚、本願明細書においては「オン」を電気的に導通、「オフ」を電気的に非導通と定義する。
更に、スイッチ制御は、対応するスイッチの導通から非導通への履歴を一回のみに制御するセットリセット回路を有するので、スイッチ回路の発振を防止することができる。
以下、実施例について、図面を参照して詳しく説明する。
図1は、実施例1の半導体装置全体の構成を示すブロック図である。図1に一例として示す半導体装置10は、8バンク構成のDDR(Double Data Rate:クロックの立ち上がりと立ち下がりの両エッジに同期してデータをやり取りする)SDRAMである。図1において、ロウデコーダ14は、ロウアドレスをデコードし選択されたワード線(不図示)を駆動する。センスアンプ12は、メモリセルアレイ11のビット線(不図示)に読み出されたデータを増幅し、リフレッシュ動作時にはリフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。カラムデコーダ13は、カラムアドレスをデコードし、選択されたYスイッチ(不図示)をオンとしてビット線を選択し、IO線(不図示)に接続する。コマンドデコーダ19は、所定のアドレス信号と、制御信号として、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEを入力し、コマンドをデコードする(なお、信号名の/はロウレベルになるとアクティブになる信号であることを示す)。カラムアドレスバッファ及びバーストカウンタ17は、コマンドデコーダ19からの制御信号を受けるコントロールロジック20(クロック生成回路)の制御のもと、入力されたカラムアドレスから、バースト長分のアドレスを生成し、カラムデコーダ13に供給する。モードレジスタ15は、アドレス信号とバンク選択用(8バンクの中の1つを選択)の信号BA0、BA1、BA2を入力し、コントロールロジック20に制御信号を出力する。
ロウアドレスバッファ及びリフレッシュカウンタ16のロウアドレスバッファは、入力されたロウアドレスを受けて、ロウデコーダ14に出力し、リフレッシュカウンタは、リフレッシュコマンドを入力してカウントアップ動作し、カウント出力を、リフレッシュアドレスとして出力する。ロウアドレスバッファからのロウアドレスとリフレッシュカウンタからのリフレッシュアドレスはマルチプレクサ(不図示)に入力され、リフレッシュ時には、リフレッシュアドレスが選択され、それ以外は、ロウアドレスバッファからのロウアドレスが選択され、ロウデコーダ14に供給される。
クロックジェネレータ24は、DRAMデバイスに供給される相補の外部クロックCK、/CKを受け、クロックイネーブル信号CKEがハイレベルのとき、内部クロックを出力し、クロックイネーブル信号CKEがロウレベルとなると、以降、クロックの供給を停止する。なお、実施例1では、クロックジェネレータは、システムクロックである外部クロックCK、/CKに基づいて、外部クロックに対して周期が2倍でそれぞれ1/4ずつ位相がずれた4相の内部クロック1〜4を生成する。4相の内部クロック1〜4は、外部クロックCK、/CKの各交差点から生成しても良いし、一つの交差点からシリアルに生成してもよい。
データコントロール回路18は、書き込みデータと読み出しデータの入出力を行う。ラッチ回路21は書き込みデータと読出しデータをラッチする。
DMはライトデータのデータマスク信号であり、ライト時、DM信号がロウレベルのときデータは書き込まれる。DQS、/DQSは、データのライト、リードのタイミングを規定する差動のデータストローブ信号であり、ライト動作時に入力信号、リード動作時に出力信号のIO信号である。
DQS制御回路23は、半導体装置10のリードライト動作に合わせて、DQS入出力バッファ22の制御を行う。なお、図1の半導体装置10では、消費電力を抑制するため、DLLは設けていない。
DQ入出力バッファ25は、データ端子DQからのデータの入出力を行う回路である。DQ入出力バッファ25には、リードデータの出力を制御する信号として、出力イネーブル信号OEBと内部クロック1〜4が接続されている。リードデータの出力時には、出力イネーブル信号OEBがロウレベル(イネーブル)となり、ラッチ回路21から並列に送られてくるデータ1〜4が4相の内部クロック1〜4に同期して直列データに変換され、DQ出力バッファから出力される。また、DQ出力バッファから出力されるデータに同期してDQS入出力バッファ22からDQS、/DQS信号がデータストローブ信号として出力される。
図2は、図1のデータコントロール回路18、ラッチ回路21、DQ入出力バッファ25の部分拡大ブロック図である。図2では、DQ端子からリードデータを出力する回路について記載しており、ライトデータを入力する回路については、記載を省略している。図2では、データコントロール回路18、ラッチ回路21は、それぞれ4系統、4チャンネル設けている。図1のDQ入出力バッファ25は、マルチプレクサ31と出力バッファ35により構成される。レイアウトによっては、データコントロール回路18、ラッチ回路21は、メモリセルアレイ11の近傍に配置され、マルチプレクサは、外部端子(DQ端子)近傍に配置されることがあるが、ラッチ回路21からマルチプレクサ31までを4系統(4チャンネル)に分けて並列にデータを送っているので半導体装置10内部のデータ転送のレートを下げることができる。マルチプレクサ31は、コントロールロジック20が出力する4相の内部クロック1〜4と出力イネーブル信号OEBによって制御され、出力イネーブル信号OEBがロウレベルのとき、内部クロック1〜4に同期してラッチ回路21a〜21dから4系統に分けて並列に送られてくるデータを直列データに変換する。また、データコントロール回路18a〜18d、ラッチ回路21a〜21dがそれぞれ4系統設けられているので、データコントロール回路18a〜18dによって、メモリセルアレイ11から並列にデータを読み出し、並列に読み出されたデータをラッチ回路21a〜21dによって、保持しておくことができる。
マルチプレクサ31は、系統(チャンネル)毎に4つのスイッチ部31a〜31dに分けられる。図2では、この4つのスイッチ部31a〜31dのうち、一つのチャンネルに相当するスイッチ部31aの内部構成について示している。スイッチ部31aに示すように、各スイッチ部31a〜31dは、チャンネル毎に入力側のデータ(ラッチ回路21aの出力)を出力側(出力バッファ35の入力ノードOUT、OUTB)に伝えるスイッチ33、34とスイッチを制御するスイッチ制御回路32により構成される。スイッチ制御回路32には、内部クロック1から4のいずれか一つの信号と、OUT、OUTBの信号及びラッチ回路21aの出力信号が入力され、内部クロック1から4のいずれか一つの信号によりスイッチ33が電気的に導通し、ラッチ回路21aの出力信号とOUTの信号との比較結果によりスイッチ33が電気的に非導通する。他方、内部クロック1から4のいずれか一つの信号によりスイッチ34が電気的に導通し、ラッチ回路21aの出力信号とOUTBの信号との比較結果によりスイッチ34が電気的に非導通する。詳細は、後述する。尚、出力バッファ35の入力ノードOUT、OUTBは、各スイッチ部31a〜31dのそれぞれの出力が共通に接続される複数の第1のノードである。スイッチ制御回路31a〜31dには、出力イネーブル信号OEBと4相の内部クロック1〜4のうち、それぞれ異なる位相の内部クロックが接続される。スイッチ制御回路32のスイッチの制御は、出力イネーブル信号OEBがイネーブルの場合と、非イネーブル(ディセーブル)の場合で制御が異なる。出力イネーブル信号OEBがロウレベルでイネーブルのときは、内部クロック1〜4のうち、対応する内部クロックのエッジでスイッチ33、34をオン(導通)させる。スイッチ33、34のオフは、スイッチの出力側の論理レベルが入力側の論理レベルに合致していることを検出したときに行う。すなわち、スイッチが入力側と同相のデータを出力するスイッチである場合は、出力側の論理レベル(ハイレベルかロウレベルか)が入力側の論理レベルと同一の論理になったらスイッチをオフする。また、スイッチ33、34が入力側に対して反転したデータを出力側に出力するスイッチである場合は、出力側の論理レベルが入力側の論理レベルの反転レベルと同一であることを検出するとスイッチ33、34をオフする。よって、「合致(一致)」とは、例えば、検知回路(32)が、スイッチ(33)の入力ノードのデータ信号(21aの出力信号)が出力ノード(OUT)に表れたことを意味する。
各スイッチをオンさせるタイミングは、内部クロックに同期して行うが、スイッチのオフはスイッチがオンすることによりスイッチの出力側の論理が入力側の論理と合致したことを検出することによりオフするので、スイッチの切り替え時に他のスイッチとオンしている状態が重なり、干渉を起こすことがない。また、スイッチをオンするタイミングは、内部クロックに同期して行うので、スイッチをオンするタイミング、すなわち、直列に変換されたデータが外部端子38から出力されるタイミングの内部クロックからの遅延や、タイミングのばらつきについてDLLを用いない場合であっても、最小限に抑えることができる。
なお、出力イネーブル信号OEBがイネーブルの場合は、スイッチ33とスイッチ34のオンオフの制御は同じであり、ノードOUTとノードOUTBの電位は実質的に等しい。
出力イネーブル信号OEBがハイレベル(ディセーブル)の場合は、スイッチ制御回路32は、ノードOUTの電位がハイレベル、ノードOUTBの電位がロウレベルに固定されるようにスイッチ33とスイッチ34を別々に制御する。
出力バッファ35は、第1の電源VCCに接続され、第1のノードOUTの電位に基づいてオンオフ(導通非導通)が制御される第1導電型の出力トランジスタP型MOSトランジスタ36と、第2の電源VSSに接続され、第2のノードOUTBの電位に基づいてオンオフ(導通非導通)が制御される第2導電型の出力トランジスタN型MOSトランジスタ37によって構成される。入力ノードOUT、OUTBの電位を別々に制御することにより、出力バッファ35はハイレベル出力、ロウレベル出力、出力ハイインピーダンスのトライステート出力バッファとして機能する。つまり、トライステート出力バッファは、2値の論理出力の状態とハイインピーダンス状態を有する。なお、出力バッファ35のドレインは外部端子(DQ端子)38に接続されており、マルチプレクサ31により直列データに変換したデータを外部端子38から半導体装置10の外部へ出力することができる。
なお、図2では、チャンネル数は4であるが、一般的に、チャンネルの数はn(nは2以上の整数)とすることができる。チャンネルの数をnとする場合は、図1のクロックジェネレータ24でn相の内部クロックを生成する必要がある。また、データコントロール回路18a〜d、ラッチ回路21a〜d、スイッチ部31a〜dの数をチャンネル数nに合わせて増減する。チャンネル数nはシステムに合わせて必要な数とすることができる。
図3は、スイッチ33、34とスイッチ制御回路32の内部の回路構成の一例を示す回路ブロック図である。図3に示す各回路構成のうち、スイッチ33、34以外の回路は、すべてスイッチ制御回路32の内部回路を構成する回路である。また、データ1は、ラッチ回路21aが出力するデータである。
スイッチ33は、P型MOSトランジスタ41とN型MOSトランジスタ42を含んである。スイッチ33は、スイッチ制御回路32の制御によりデータ1の反転データを出力するトライステートの反転スイッチである。すなわち、スイッチ33はオンするとき、データ1の反転信号を出力する。つまり、スイッチ33、34のそれぞれは、2値の論理出力の状態とハイインピーダンス状態を有するトライステートバッファである。また、スイッチ34の構成は、スイッチ33と同様であるので重複する説明は省略する。
また、スイッチ制御回路32は、スイッチ33を制御する回路とスイッチ34を制御する回路で別れている。スイッチ33を制御する回路は、図3の上側に記載されており、スイッチ34を制御する回路は、図3の下側に記載されている。なお、スイッチ33を制御する回路とスイッチ34を制御する回路では、スイッチ33を制御する回路の出力イネーブル信号OEBの反転信号を受けるNANDゲート72がスイッチ34を制御する回路では、出力イネーブル信号OEBを受けるNORゲート92に置き換わっていることを除いて同一である。出力イネーブル信号OEBがロウレベルで出力イネーブル状態のときは、NANDゲート72、NORゲート92は共にデータ1の反転信号を出力するので、スイッチ33を制御する回路とスイッチ34を制御する回路で回路の構成も動作も同一である。従って、スイッチ33を制御する回路のみについて説明する。
スイッチ33を制御する回路のうち、インバータ65とNANDゲート67、インバータ66とNANDゲート68は、スイッチ33の入力側の論理レベルと出力側の論理レベルが一致していることを検出する回路(検知回路)として機能する。スイッチ33は、入力側のデータを反転して出力するスイッチであるので、入力側の論理レベルであるノードN0、ノードN1の論理レベルに対して出力側のノードであるノードOUTの論理レベルが反転しているときは、NANDゲート67、またはNANDゲート68のどちらかがロウレベルとなる。より具体的には、P型MOSトランジスタ41をオンさせてノードOUTをハイレベルにしようとするときは、ノードOUTがハイレベルになるとNANDゲート67はロウレベルを出力する。また、N型MOSトランジスタ42をオンさせてノードOUTをロウレベルにしようとするときは、ノードOUTがロウレベルになるとNANDゲート68はロウレベルを出力する。
NANDゲート69とNANDゲート70は、セットリセット回路を構成している。セットリセット回路のノードN5、N4は、NANDゲート67、NANDゲート68のいずれかが、ロウレベルとなって、スイッチの出力側の論理が入力側の論理に合致するとリセットされる。また、内部クロック1がハイレベルになるとセットされる。また、CMOSトランスファーゲート61は、遅延時間の調整用であり、論理的には、常時オンしている。なお、上記の構成については、スイッチ34を制御する回路もスイッチ33を制御する回路と同一である。従って、重複した説明は省略する。
次に、図4の動作波形図を用いて、半導体装置10のデータ出力時の動作について説明する。CLK、CLKBは、外部から半導体装置10に供給されるシステムクロックの波形である。CLKとCLKBは位相が反転した同一周波数のクロックで、図1のクロックジェネレータ24は、CLKとCLKBから内部クロック1〜4を生成する。クロックジェネレータ24で生成される内部クロック1〜4は、システムクロックCLK、CLKBに対して周期が2倍のクロックであり、内部クロック1〜4の位相は、1/4周期ずつ位相が遅れている。各内部クロックの位相の遅れは、システムクロックCLK、CLKBの半周期分なので、内部クロック1〜4は、システムクロックCLK、CLKBから容易に合成できる。
また、図4では、チャンネル1のデータであるデータ1と、チャンネル3のデータであるデータ3はハイレベルに固定されており、チャンネル2のデータであるデータ2と、チャンネル4のデータであるデータ4はロウレベルに固定されている。したがって、図2のノードOUT、OUTBは、内部クロック1の立ち下がりに同期してロウレベルとなり、内部クロック2の立ち下がりに同期してハイレベルとなり、以下、内部クロックの立ち下がりエッジに同期してハイレベルとロウレベルが繰り返される。
DQ端子に出力される波形はノードOUT、OUTBから位相が遅れているが、ノードOUT、OUTBが立ち下がるとDQ端子は遅延して立ち上がり、OUT、OUTBが立ち下がるとDQ端子は遅延して立ち上がっている。すなわち、内部クロック1周期の間に
内部クロックの相数に相当する4つのデータが直列データに変換されてDQ端子から出力されている。
次に図5は、図3のスイッチ33、34とスイッチ制御回路32における内部クロック、ノードN0〜N7、OUT、OUTBの動作波形図である。図5の動作波形図を用いて図3において、出力イネーブル信号OEBがロウレベルであるときの回路の動作を説明する。図5では、データ1はハイレベルで固定である。
図5において、最初に内部クロック1がハイレベルであるときは、ノードN0がハイレベル、ノードN1がロウレベルであるので、スイッチ33はオフする。NANDゲート69と70で構成されるセットリセット回路は、セット状態となり、ノードN4、N5はハイレベルとなる。内部クロック1が立ち下がると、データ1がハイレベルであるのでノードN1が立ち上がる。ノードN1が立ち上がると、スイッチ33のNMOSトランジスタ42がオンし、ノードOUTが立ち下がる。すると、NANDゲート68はロウレベルを出力し、NANDゲート69と70で構成されるセットリセット回路はリセットされ、ノードN5、N4はロウレベルとなる。ノードN4がロウレベルとなることにより、ノードN1はロウレベルとなり、NMOSトランジスタ42はオフし、スイッチ33はオフ状態となる。
次に、内部クロック1がハイレベルとなると、NANDゲート69と70で構成されるセットリセット回路はセットされ、ノードN5はハイレベル、それによりノードN4もハイレベルとなり、最初の状態に戻る。
なお、図5の動作波形図では、データ1がハイレベルで固定であるので、ノードN0はハイレベル固定となり、NANDゲート67の出力がロウレベルとなることはないが、データ1がロウレベルであれば、内部クロック1の立ち下がりに同期してノードN0はロウレベルとなり、ノードOUTがハイレベルになるとNANDゲート67はロウレベルを出力する。図3の回路では、内部クロック1の立ち下がりに同期してスイッチ33を導通(オン)させてデータ1の反転データをノードOUTに出力し、ノードOUTの論理がデータ1の反転データと同一になり、スイッチの入力側の論理とスイッチの出力側の論理が合致すると、スイッチ33はオフする。なお、図3の回路では、NANDゲート69と70で構成されるセットリセット回路を設けているので、スイッチ33がオフした後、内部クロック1がロウレベル期間中に他のスイッチにより、スイッチ33の入力側の論理と出力側の論理が合致しなくなっても、再びスイッチ33がオンすることはない。つまり、本願の特徴は、スイッチ制御回路は、非導通させたスイッチの後にその他のスイッチが導通したことによる第1のノードのデータ信号の変化によらず、且つ、非導通させたスイッチに関連する次の第1の周期が到来するまで非導通させたスイッチを非導通に維持する。
以上、スイッチ33に関連するノードN0、N1、N4、N5、OUTについて説明したが、スイッチ34に関連するノードN2、N3、N7、N6、OUTBについても出力イネーブル信号OEBがロウレベルであるときの動作は同一である。従って、重複する説明は省略する。
なお、図3において、出力イネーブル信号OEBがハイレベルの場合は、NANDゲート72の出力がハイレベルに固定される。これは、スイッチ33に取っては、出力イネーブル信号OEBがロウレベルのときにデータ1がロウレベルに固定されているのと同一の論理となる。ノードOUTはハイレベルに固定される。
一方、出力イネーブル信号OEBがハイレベルの場合は、NORゲート92の出力はロウレベルに固定される。これは、スイッチ34に取って、データ1がハイレベルに固定されているのと同一の論理となる。ノードOUTBはロウレベルに固定される。従って、図2の出力バッファ35は出力ハイインピーダンス状態となる。
図6は、実施例1におけるスイッチ切り替え時のスキューについて説明する図面である。図6では、図5と同一の図面の右上に模式的に内部クロック1に続く内部クロック2に基づく動作を書き加えている。ノードN1はスイッチ33のN型MOSトランジスタのゲート電圧に印加される信号であるので、ノードN1がハイレベルのときに、スイッチ33のN型MOSトランジスタ42が導通する。従って、スイッチ33のN型MOSトランジスタ42は、チャンネル間のスキューを考慮して次の内部クロック2が供給されるスイッチP型MOSトランジスタがオンするまでにオフさせる必要がある。図6に示すとおり、ノードN1は、ノードOUTの電位が立ち下がったことを検出すると自動的に立ち下がる。したがって、次の内部クロック2に基づいて、スイッチが導通するまでに出力スキュー時間を確保することができる。データ1がロウレベルとなりスイッチ33のP型MOSトランジスタ41がオンする場合も同様に、次の内部クロック2が供給されるスイッチのN型MOSトランジスタがオンするまでにP型MOSトランジスタ41をオフさせることができる。つまり、本願の特徴は、スイッチが電気的に導通を維持する時間(MUX出力時間1等)は、対応するクロック信号の活性化時間(内部クロック1等のLowの期間)よりも短い。
図8は、実施例1の変形例によるマルチプレクサ周辺のブロック図である。図8は、実施例1の図2に対して保持回路39がノードOUTとOUTBに付加されている。その他の構成は、実施例1と同一である。保持回路39を設けることにより、ノードOUT、OUTBの電位を各スイッチがオフした後も保持することができる。保持回路39の出力トランジスタは、マルチプレクサ31の各スイッチがいずれもオフのときに、ノードOUT、OUTBの電位を保持するのに必要かつ十分な小さい駆動能力を持つトランジスタで構成している。システムクロックに遅い周波数のクロックを用いることがある場合や、マルチプレクサに供給される内部クロックが停止した後も出力データを保持する必要がある場合は、このような保持回路を設けることにより、出力端子の論理レベルを安定して保持することができる。
図7は、半導体装置10を用いたデータ処理システムのブロック図である。図に示すデータ処理システム500は、データプロセッサ520と、半導体装置(DRAM)10が、システムバス510を介して相互に接続されている。データプロセッサ520としては、例えば、マイクロプロセッサ(MPU)、ディジタルシグナルプロセッサ(DSP)などを含まれるが、これらに限定されない。図7においては説明を簡単にするため、システムバス510を介してデータプロセッサ520とDRAM530とが接続されているが、システムバス510を介さずにローカルなバスによってこれらが接続されていても構わない。
また、図7には、説明を簡単にするためシステムバス510が1組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図に示すデータ処理システムでは、ストレージデバイス540、I/Oデバイス550、ROM560がシステムバス510に接続されているが、これらは必ずしも必須の構成要素ではない。
ストレージデバイス540としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、I/Oデバイス550としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。
また、I/Oデバイス550は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
さらに、図に示す各構成要素は、簡単のため1つずつ描かれているが、これに限定されるものではなく、1又は2以上の構成要素が複数個設けられていても構わない。
実施例2において、DRAMを制御するコントローラ(例えばデータプロセッサ520)は、システムクロックCK,CKBとその他の制御信号を利用してDRAM10へデータのリードアクセスに関連する各種コマンドを発行する。コントローラからリードコマンドを受けた半導体装置10は、内部に保持する記憶情報を読み出し、DQ入出力バッファ25(図1)を介してシステムバス510へそのデータを出力する。尚、コントローラが発行する前記複数のコマンドは、所謂、周知の半導体装置を制御する業界団体(JEDEC(Joint Electron Device Engineering Council) Solid State Technology Association)で規定されるコマンド(システムとしてのコマンド)である。
また、実施例2において、DRAM10だけでなく、ストレージデバイス540、I/Oデバイス550、ROM560も、実施例1で説明したマルチプレクサを採用した半導体装置とすることができる。データプロセッサからの要求に応答して各チップの内部では並列に準備したデータを図2で説明したマルチプレクサ31を用いて並列データを直列データに変換し、出力バッファから高速にデータプロセッサへデータを転送することができる。
なお、上記の実施例では、主にマルチプレクサがメモリからのリードデータの出力に用いられる場合について説明した。しかし、本発明の半導体装置はこれに限られるものではない。多相クロックの内部クロックを生成する回路、ラッチ回路21、出力トランジスタ35はどのような回路構成にしてもよい。また、スイッチとスイッチ制御回路の具体的な構成は、図3に開示したものに限られず、任意の構成を取ることができる。
また、本発明によるマルチプレクサを搭載した半導体装置は、CPU(Central Processing Unit)、MCU(Micro Control Unit)、DSP(Digital Signal Processor)、ASIC(Application Specific Integrated Circuit)、ASSP(Application Specific Standard Circuit)等の半導体装置全般に、適用することができる。このような本発明による半導体装置の製品形態としては、例えば、SOC(システムオンチップ)、MCP(マルチチップパッケージ)やPOP(パッケージオンパッケージ)などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ(Field Effect Transistor;FET)であれば、MOS(Metal Oxide Semiconductor)に限定されず、MIS(Metal−Insulator Semiconductor)、TFT(Thin Film Transistor)等の様々なFETに適用できる。更に一部がバイポーラ型トランジスタであっても良い。FET以外のトランジスタであっても良い。
なお、PMOSトランジスタ(P型チャネルMOSトランジスタ)は、第1導電型のトランジスタ、NMOSトランジスタ(N型チャネルMOSトランジスタ)は、第2導電型のトランジスタの代表例である。
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
10:半導体装置(DRAM)
11:メモリセルアレイ(Memory cell array)
12:センスアンプ(Sense amp.)
13:カラムデコーダ(Column decorder)
14:ロウデコーダ(Row decorder)
15:モードレジスタ(Mode register)
16:ロウアドレスバッファ及びリフレッシュカウンタ(Row address buffer and refresh counter)
17:カラムアドレスバッファ及びバーストカウンタ(Column address buffer and burst counter)
18、18a〜18d:データコントロール回路(Data control circuit)
19:コマンドデコーダ(Command decorder)
20:コントロールロジック(Control logic)
21、21a〜21d:ラッチ回路(Latch circuit)
22:DQS入出力バッファ(DQS I/O buffer)
23:DQS制御回路(Control circuit for DQS)
24:クロックジェネレータ(Clock generator)
25:DQ入出力バッファ(DQ I/O buffer)
31、31a〜31d:マルチプレクサ(スイッチ部)
32:スイッチ制御回路
33、34:スイッチ
35:出力バッファ
36:第1導電型の出力トランジスタ(P型MOSトランジスタ)
37:第2導電型の出力トランジスタ(N型MOSトランジスタ)
38:外部端子
39:保持回路
41、51:P型MOSトランジスタ(スイッチ)
42、52:N型MOSトランジスタ(スイッチ)
61、81:トランスファーゲート
62、63、67〜70、72、74、82、83、87〜90:NANDゲート
65、66、71、73、85、86、91:インバータ
64、84、92:NORゲート
510:システムバス
520:データプロセッサ
540:ストレージデバイス
550:I/Oデバイス
560:ROM
N8、N9:出力バッファの入力ノード

Claims (31)

  1. それぞれが入力ノードと出力ノードを有する複数のスイッチと、
    前記複数のスイッチの電気的な導通と非導通をそれぞれ制御する複数のスイッチ制御回路と、を含むマルチプレクサ、を備え、
    前記複数のスイッチの出力ノードは、共通に第1のノードに接続され、
    前記複数のスイッチ制御回路は、それぞれ対応する検知回路を含み、
    前記複数のスイッチ制御回路は、第1の周期でそれぞれ対応する前記複数のスイッチを時系列に電気的に導通し、且つ、前記複数の検知回路が、それぞれ対応する前記入力ノードのデータ信号が前記出力ノードに表れたことを検知することによって、それぞれ対応する前記スイッチを電気的に非導通にする、ことを特徴とする半導体装置。
  2. 前記スイッチ制御回路は、前記非導通させたスイッチの後にその他の前記スイッチが導通したことによる前記第1のノードのデータ信号の変化によらず、且つ、前記非導通させたスイッチに関連する次の前記第1の周期が到来するまで前記非導通させたスイッチを非導通に維持する、ことを特徴とする請求項1記載の半導体装置。
  3. 前記第1の周期は、前記複数のスイッチの入力ノードのデータ信号の周期であり、
    前記第1のノードのデータ信号の周期は、前記複数のスイッチの数をnとした場合、前記第1の周期の1/nの周期である、ことを特徴とする請求項1又は2記載の半導体装置。
  4. 前記半導体装置には、外部からシステムクロックが供給され、
    前記第1の周期はシステムクロックの周期のn/2であり、前記第1のノードの直列なデータ信号の周期は前記システムクロックの周期の1/2である、ことを特徴とする請求項3記載の半導体装置。
  5. 更に、それぞれが1/n周期ずつ位相が異なり且つ前記第1の周期を有するn相の複数のクロック信号を生成するクロック生成回路を備え、
    前記複数のスイッチは、それぞれ対応する前記複数のクロック信号の活性化により、電気的に非導通から導通に制御される、ことを特徴とする請求項3又は4記載の半導体装置。
  6. 前記スイッチが電気的に導通を維持する時間は、対応する前記クロック信号の活性化時間よりも短い、ことを特徴とする請求項5記載の半導体装置。
  7. 前記スイッチは、2値の論理出力の状態とハイインピーダンス状態を有するトライステートバッファで構成される、ことを特徴とする請求項1乃至6いずれか1項記載の半導体装置。
  8. 更に、前記第1のノードのデータ信号を外部の端子に出力する出力バッファを備える、ことを特徴とする請求項1乃至7いずれか1項記載の半導体装置。
  9. 前記出力バッファは、第1と第2の入力ノードを含み、
    前記複数のスイッチのそれぞれは、対応する一つの前記入力ノードのデータ信号を共通に入力する第1と第2の前記スイッチを含み、
    前記出力バッファは、
    第1の電源と前記外部の端子との間に接続され、前記第1の入力ノードの電位に基づいて電気的な導通と非導通が制御される第1の出力トランジスタと、
    第2の電源と前記外部の端子との間に接続され、前記第2の入力ノードの電位に基づいて電気的な導通と非導通が制御される第2の出力トランジスタと、を含む2値の論理出力の状態とハイインピーダンス状態を有するトライステート出力バッファであり、
    前記複数のスイッチに夫々含まれる複数の前記第1のスイッチの出力ノードが、前記第1の入力ノードに共通に接続され、
    前記複数のスイッチに夫々含まれる複数の前記第2のスイッチの出力ノードが、前記第2の入力ノードに共通に接続される、ことを特徴とする請求項1乃至8のいずれか一項記載の半導体装置。
  10. マルチプレクサと、
    出力バッファと、を備え、
    前記マルチプレクサは、
    入力側にそれぞれ異なる複数のデータ信号を受け、出力側が前記出力バッファの入力ノードに共通に接続されたn個(nは2以上の整数)のスイッチと、
    前記n個のスイッチにそれぞれ対応する複数のスイッチ制御回路と、を含み、
    前記複数のスイッチ制御回路は、前記n個のスイッチをそれぞれ1/n周期ずつ位相の異なる第1の周期で電気的に導通させ、前記n個のスイッチの出力側のデータ信号がそれぞれ対応する前記n個のスイッチの入力側のデータ信号に一致したことを検出して電気的に非導通させ、且つ
    前記n個のスイッチへ並列に入力される前記第1の周期で変化するn個のデータを、前記第1の周期の1/nの周期で変化する直列なデータに変換して前記出力バッファの出力ノードから出力する、ことを特徴とする半導体装置。
  11. 更に、それぞれが1/n周期ずつ位相が異なり且つ前記第1の周期を有するn相の複数のクロック信号を生成するクロック生成回路を備え、
    前記n個のスイッチは、それぞれ対応する前記複数のクロック信号の活性化により、電気的に非導通から導通に制御され、
    前記スイッチが電気的に導通を維持する時間は、対応する前記クロック信号の活性化時間よりも短い、ことを特徴とする請求項10記載の半導体装置。
  12. 前記スイッチ制御回路は、前記非導通させたスイッチの後にその他の前記スイッチが導通したことによる前記出力バッファの入力ノードのデータ信号の変化によらず、且つ、前記非導通させたスイッチに関連する次の前記第1の周期が到来するまで前記非導通させたスイッチを非導通に維持する、ことを特徴とする請求項10又は11に記載の半導体装置。
  13. 更に、それぞれが前記1/n周期ずつ位相が異なり且つ第1の周期を有するn相の複数のクロック信号を生成するクロック生成回路を備え、
    前記n相のクロック信号が、それぞれ対応する前記複数のスイッチ制御回路に接続され、
    前記スイッチ制御回路は、
    それぞれ対応する前記クロック信号が第一の論理のときにセットされ、前記一致の検出によりリセットされるセットリセット回路を含み、
    前記それぞれ対応するクロック信号が第二の論理で、かつ、前記セットリセット回路がセット状態のときに前記スイッチを電気的に導通させ、前記それぞれ対応するクロック信号が第一の論理、または、前記セットリセット回路がリセット状態のときに前記スイッチが電気的に非導通となるように制御する、ことを特徴とする請求項10又は12に記載の半導体装置。
  14. 前記n個のスイッチが、それぞれ2値の論理出力の状態とハイインピーダンス状態を有するトライステートバッファで構成される、ことを特徴とする請求項10乃至13いずれか1項記載の半導体装置。
  15. 前記トライステートバッファは、入力と出力の論理が反転であるトライステート反転バッファで構成され、
    前記検出は、前記スイッチの出力側のデータ信号の論理と、入力側のデータ信号の反転論理との比較である、ことを特徴とする請求項14記載の半導体装置。
  16. 前記出力バッファの入力ノードは、第1と第2の入力ノードを含み、
    前記出力バッファは、
    第1の電源と前記出力ノードとの間に接続され、前記第1の入力ノードの電位に基づいて電気的な導通と非導通が制御される第1の導電型の出力トランジスタと、
    第2の電源と前記出力ノードとの間に接続され、前記第2の入力ノードの電位に基づいて電気的な導通と非導通が制御される第2の導電型の出力トランジスタと、を含む2値の論理出力の状態とハイインピーダンス状態を有するトライステート出力バッファであり、
    前記n個のスイッチのそれぞれは、対応する一つの前記入力側のデータ信号を共通に入力する第1と第2の前記スイッチを含み、
    前記n個のスイッチに夫々含まれる複数の前記第1のスイッチの出力側が、前記第1の入力ノードに共通に接続され、
    前記n個のスイッチに夫々含まれる複数の前記第2のスイッチの出力側が、前記第2の入力ノードに共通に接続される、ことを特徴とする請求項10乃至15いずれか1項記載の半導体装置。
  17. 前記スイッチ制御回路は、出力イネーブル信号が接続され、
    前記出力イネーブル信号がイネーブルの場合、前記スイッチ制御回路は、前記第1及び第2のスイッチを前記第1の周期でそれぞれ電気的に導通させ、前記第1及び第2のスイッチのそれぞれの出力側のデータ信号がそれぞれ対応する入力側のデータ信号にそれぞれ一致したことを検出してそれぞれ電気的に非導通させ、
    前記出力イネーブル信号がディセーブルの場合、前記スイッチ制御回路は、前記出力バッファの出力をハイインピーダンスとするように前記第1及び第2のスイッチを制御する、ことを特徴とする請求項16記載の半導体装置。
  18. 前記ハイインピーダンスの制御は、前記第1及び第2の入力ノードのそれぞれの電位を、前記第1導電型の出力トランジスタ及び前記第2導電型の出力トランジスタが共に電気的に非導通とするように前記第1及び第2のスイッチを制御する、ことを特徴とする請求項17記載の半導体装置。
  19. 前記出力バッファの入力ノードにデータ保持回路が接続されている、ことを特徴とする請求項10乃至18いずれか1項記載の半導体装置。
  20. 前記出力バッファの出力ノードは、外部の端子に接続され、
    前記出力バッファの出力ノードが、前記直列なデータを前記外部の端子に出力する外部出力バッファである、ことを特徴とする請求項10乃至19いずれか1項記載の半導体装置。
  21. 更に、複数の情報を記憶するメモリを備え、
    前記メモリから並列に読み出された前記複数の情報である複数のデータが、前記各スイッチの入力側にそれぞれ入力される、ことを特徴とする請求項10乃至20いずれか1項記載の半導体装置。
  22. 前記半導体装置には、外部からシステムクロックが供給され、
    前記第1の周期はシステムクロックの周期のn/2であり、前記出力バッファから出力される直列なデータの周期は前記システムクロックの周期の1/2である、ことを特徴とする請求項10乃至21いずれか1項記載の半導体装置。
  23. 複数の出力ノードがワイヤード接続された複数のスイッチにそれぞれ並列に入力される複数のデータを、前記複数のスイッチを時分割で電気的に導通させて直列な複数のデータに変換するマルチプレクサを備えた半導体装置の制御方法において、
    前記複数のスイッチのうち第1のスイッチを時分割信号に同期して電気的に導通させ、
    前記第1のスイッチを導通させた後、前記第1のスイッチの出力側のデータ信号が前記第1のスイッチの入力側のデータ信号に一致したことを検知し、
    前記検知により、前記複数のスイッチのうち第2のスイッチが前記時分割信号に同期して導通する前に、前記第1のスイッチを電気的に非導通させる、ことを特徴とする半導体装置の制御方法。
  24. 前記第1のスイッチの非導通の後に前記第2のスイッチを導通したことによる前記ワイヤードオア接続されたノードのデータ信号の変化によらず、且つ、前記非導通させた第1のスイッチに関連する次の導通への制御が到来するまで前記第1のスイッチを非導通に維持する、ことを特徴とする請求項23記載の半導体装置の制御方法。
  25. 前記複数のスイッチを、それぞれ対応する複数の位相の異なるクロックのエッジに同期して電気的に導通するように制御する、ことを特徴とする請求項23又は24記載の半導体装置の制御方法。
  26. 前記スイッチは、前記入力側の信号のデータ信号の論理を反転させて出力する反転スイッチであり、
    前記検知は、前記スイッチの出力側のデータ信号の論理と、当該スイッチの入力側のデータ信号の反転論理とを比較する、ことを特徴とする請求項23乃至25いずれか1項記載の半導体装置の制御方法。
  27. 前記半導体装置がメモリを備え、
    前記メモリは、外部から与えられた信号に応答してデータを並列に読出し、
    前記マルチプレクサは、前記メモリから並列に読み出されたデータを前記時分割で直列データに変換し、
    前記半導体装置は、前記マルチプレクサにより直列データに変換された前記メモリの読出しデータを外部に出力する、ことを特徴とする請求項23乃至26いずれか1項記載の半導体装置の制御方法。
  28. 第1の半導体装置と、
    第2の半導体装置と、
    前記第1と前記第2の半導体装置との間を接続するシステムバスと、を備え、
    前記第2の半導体装置は、
    出力バッファと、
    それぞれが入力ノードと出力ノードを有する複数のスイッチと、前記複数のスイッチの電気的な導通と非導通をそれぞれ制御する複数のスイッチ制御回路と、を含むマルチプレクサと、
    前記複数のスイッチの出力ノードは、前記出力バッファの入力ノードに共通に接続され、
    前記複数のスイッチ制御回路は、それぞれ対応する検知回路を含み、
    前記複数のスイッチ制御回路は、第1の周期でそれぞれ対応する前記複数のスイッチを時系列に電気的に導通し、且つ、前記複数の検知回路が、それぞれ対応する前記複数のスイッチの入力ノードのデータ信号が前記出力ノードに表れたことを検知することによって、それぞれ対応する前記スイッチを電気的に非導通にし、
    前記第1の半導体装置の要求に応答して、前記システムバスに前記出力バッファから直列なデータに変換されたデータを出力する、ことを特徴とするデータ処理システム。
  29. 前記第1の半導体装置は、システムクロックを前記第2の半導体装置に供給し、
    前記第2の半導体装置は、前記システムクロックに基づいて周期が前記システムクロックの周期よりも長く且つ、前記複数のスイッチ制御回路の個数をnとし、それぞれ位相の異なるn相の内部クロックを生成し、前記複数のスイッチのそれぞれの導通を対応する前記n相の内部クロックに同期して行う、ことを特徴とする請求項28記載のデータ処理システム。
  30. 前記第2の半導体装置は、前記データを記憶するメモリを備え、前記第1の半導体装置からの要求に応答して、前記メモリからデータを並列に読み出し、前記マルチプレクサが前記メモリから並列に読み出されたデータを直列なデータに変換し、前記出力バッファから前記システムバスへ出力する、ことを特徴とする請求項28又は29記載のデータ処理システム。
  31. 前記第2の半導体装置は、前記直列なデータが変化するタイミングに同期して同期信号を前記第1の半導体装置へ出力し、前記第1の半導体装置は、前記同期信号に基づいて前記直列なデータを受信する、ことを特徴とする請求項28乃至30いずれか1項記載のデータ処理システム。
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