JP2000065902A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2000065902A
JP2000065902A JP10238778A JP23877898A JP2000065902A JP 2000065902 A JP2000065902 A JP 2000065902A JP 10238778 A JP10238778 A JP 10238778A JP 23877898 A JP23877898 A JP 23877898A JP 2000065902 A JP2000065902 A JP 2000065902A
Authority
JP
Japan
Prior art keywords
clock
internal clock
circuit
signal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP10238778A
Other languages
English (en)
Inventor
Hisashi Iwamoto
久 岩本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10238778A priority Critical patent/JP2000065902A/ja
Priority to US09/252,910 priority patent/US6763079B1/en
Publication of JP2000065902A publication Critical patent/JP2000065902A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31727—Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
    • H03K2005/00241—Layout of the delay element using circuits having two logic levels using shift registers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 遅延ラインの動作確認をすることが容易にで
きるＤＬＬ回路を備える半導体装置を提供する。 【解決手段】 テストモードにおいて、外部アドレスを
制御信号として取り込むテストモード用アドレスバッフ
ァ１９２、位相比較器１９４によって、遅延ラインの遅
延量制御制御信号を出力するシフトレジスタ５６を外部
から制御可能とする。したがって、テスト時に出力バッ
ファ６０から出力される内部クロック信号ｉｎｔ．ＣＬ
Ｋと外部クロックｅｘｔ．ＣＬＫとを観測することによ
り、遅延ラインの遅延制御が正常に行われているか否か
を確認できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には、外部から周期的に与えられるクロ
ック信号に同期した内部クロックを発生する内部クロッ
ク発生回路を含む半導体装置に関する。
【０００２】
【従来の技術】メモリ応用システムにおいて、主記憶と
して用いられるダイナミックランダムアクセスメモリ
（ＤＲＡＭ）は高速化されてきているものの、その動作
速度は依然マイクロプロセッサ（ＭＰＵ）の動作速度に
追随することができない。このため、ＤＲＡＭのアクセ
スタイムおよびサイクルタイムがボトルネックとなり、
システム全体の性能が低下するということがよく言われ
る。近年、高速ＭＰＵのための主記憶として相補クロッ
ク信号に同期して動作するダブルデータレートＳＤＲＡ
Ｍ（ＤＤＲ ＳＤＲＡＭ）が提案されている。
【０００３】ＤＤＲ ＳＤＲＡＭにおいては高速でアク
セスするために、相補のシステムクロック信号（ｅｘ
ｔ．ＣＬＫ、ｅｘｔ．／ＣＬＫ）に同期して、１つのデ
ータ入出力端子についてたとえば４ビットの連続したデ
ータに高速アクセスする仕様が提案されている。
【０００４】図２０は、ＤＤＲ ＳＤＲＡＭのアクセス
時の動作を示す動作波形図である。このＤＤＲ ＳＤＲ
ＡＭにおいては、データ入出力端子ＤＱ０〜ＤＱ７の８
ビットのデータ（バイトデータ）の入力および出力が可
能であり、図１９は連続して４ビットのデータ（８×４
の合計３２ビット）を書込または読出す動作を示す。連
続して読出されるデータのビット数はバースト長と呼ば
れ、ＤＤＲ ＳＤＲＡＭではモードレジスタによって変
更することが可能である。
【０００５】動作モードは、外部クロック信号ｅｘｔ．
ＣＬＫのエッジにおける外部制御信号／ＲＡＳ、／ＣＡ
Ｓおよび／ＷＥの状態の組合せにより決定される。この
外部制御信号の状態の組合せは、通常、コマンドと呼ば
れる。外部制御信号／ＲＡＳはロウアドレスストローブ
信号であり、外部制御信号／ＣＡＳは、コラムアドレス
ストローブ信号であり、外部制御信号／ＷＥはライトイ
ネーブル信号である。信号Ａｄｄ．は外部から与えられ
るアドレス信号であり、信号ＤＱＳはデータ授受のタイ
ミングを示すデータストローブ信号であり、信号Ｄ／Ｑ
はデータ入出力端子を介して授受されるデータ信号であ
る。
【０００６】図２０を参照して、時刻ｔ１において、ク
ロック信号ｅｘｔ．ＣＬＫの立上がりエッジで外部制御
信号／ＲＡＳ、／ＣＡＳおよび／ＷＥおよびアドレス信
号Ａｄｄ．が取込まれる。アドレス信号Ａｄｄ．は行ア
ドレス信号Ｘと列アドレス信号Ｙとが時分割に多重化さ
れて与えられる。時刻ｔ１では外部制御信号／ＲＡＳが
クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいて
活性状態の" Ｌ" （ロー）にあればそのときのアドレス
信号Ａｄｄ．が行アドレス信号Ｘａとして取込まれる。
【０００７】時刻ｔ２において外部制御信号／ＣＡＳが
クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいて
活性状態の" Ｌ" にあれば、そのときのアドレス信号Ａ
ｄｄ．が列アドレスＹｂとして取込まれる。
【０００８】コマンドの信号とアドレス信号とはｅｘ
ｔ．ＣＬＫの立上がりで取込まれる。この取込まれた行
アドレス信号Ｘａおよび列アドレス信号Ｙｂに従ってＤ
ＤＲＳＤＲＡＭ内において行および列の選択動作が実施
される。
【０００９】時刻ｔ４において、外部制御信号／ＲＡＳ
が" Ｌ" に立下がってから所定のクロック期間（図２０
では３．５クロックサイクル）が経過した後、最初の４
ビットデータｑ０、ｑ１、ｑ２、ｑ３が時刻ｔ４〜ｔ８
において出力される。この４ビットのデータはクロック
信号ｅｘｔ．ＣＬＫとｅｘｔ．／ＣＬＫのクロスポイン
トに応答してデータが出力される。
【００１０】高速にデータ転送することを可能にするた
めに、データを受信するタイミングを伝達するためのデ
ータストローブ信号ＤＱＳも出力データと同位相で出力
される。
【００１１】また時刻ｔ３においては、メモリセルへの
再書込（プリチャージ）が実施されており、これはクロ
ック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいて外部
制御信号／ＲＡＳ、／ＷＥが" Ｌ" であれば実行され
る。
【００１２】時刻ｔ９以降は書込動作を示す。書込動作
時において、行アドレス信号Ｘｃの取込はデータ読出時
と同様に行なわれる。
【００１３】時刻ｔ１０において、クロック信号ｅｘ
ｔ．ＣＬＫの立上がりエッジにおいて外部制御信号／Ｃ
ＡＳおよび／ＷＥがともに活性状態の" Ｌ" であれば、
列アドレス信号Ｙｄが取込まれるとともに、時刻ｔ１１
に与えられていたデータｄ０が最初の書込データとして
取込まれる。
【００１４】すなわち外部制御信号／ＲＡＳおよび／Ｃ
ＡＳの立下がりに応答してＤＤＲＳＤＲＡＭ内部におい
ては行および列選択動作が実行される。時刻ｔ１２〜ｔ
１４でデータ信号ストローブ信号ＤＱＳに同期して順次
入力データｄ１、ｄ２、ｄ３が取込まれメモリセルにこ
の入力されたデータが書込まれる。
【００１５】以上説明したとおり、ＭＰＵの高速化に伴
い、システム全体の性能の面からみても内部クロック信
号（ｉｎｔ．ＣＬＫ）の高速化の問題は避けられなりつ
つある。半導体装置内、または外部からのクロック信号
（ｅｘｔ．ＣＬＫ）を受けて、このクロック信号に同期
した内部クロック信号（ｉｎｔ．ＣＬＫ）を発生させる
ことを目的としたディレイロックドループ（ＤＬＬ（De
lay Locked Loop ）；以下、ＤＬＬと称する）を用いた
内部クロック発生回路が提案されている。
【００１６】図２１は、従来のＤＬＬ回路の構成を示す
ブロック図である。図２１を参照して、従来のＤＬＬ回
路は、外部から与えられる外部クロック信号ｅｘｔ．Ｃ
ＬＫを受けるクロックバッファＢ１１と、クロックバッ
ファＢ１１が出力するクロック信号ＥＣＬＫとクロック
信号ＲＣＬＫとを比較し、位相差に応じて制御信号／Ｕ
ＰおよびＤＯＷＮを出力する位相比較器Ｂ１２と、制御
信号／ＵＰおよびＤＯＷＮを受けるチャージポンプＢ１
３と、チャージポンプＢ１３の出力を受け制御電圧ＶＣ
Ｏｉｎを出力するループフィルタＢ１６と、クロックバ
ッファＢ１１の出力するクロック信号ＥＣＬＫを受け制
御電圧ＶＣＯｉｎに応じて遅延させ、遅延クロックＥＣ
ＬＫ′を出力する電圧制御ディレイ回路Ｂ１５と、遅延
クロックＥＣＬＫ′を受けクロック信号ＲＣＬＫおよび
内部クロック信号ｉｎｔ．ＣＬＫを出力するクロックバ
ッファＢ１４とを含む。
【００１７】図２２は、図２１における位相比較器Ｂ１
２の構成を示す回路図である。図２２を参照して、位相
比較器Ｂ１２は、クロック信号ＥＣＬＫを受け反転する
インバータＢ１２ａと、インバータＢ１２ａの出力およ
びノードＮｌの電位を受け、その出力がノードＮｆに接
続されるＮＡＮＤ回路Ｂ１２ｆと、ノードＮｆ、Ｎｒお
よびＮｇが入力に接続されその出力がノードＮｌに接続
されるＮＡＮＤ回路Ｂ１２ｌと、ノードＮｆおよびＮｈ
が入力に接続されその出力がノードＮｇに接続されるＮ
ＡＮＤ回路Ｂ１２ｇと、ノードＮｇおよびＮｒが入力に
接続されその出力がノードＮｈに接続されるＮＡＮＤ回
路Ｂ１２ｈと、入力がノードＮｌに接続され制御信号／
ＵＰを出力する直列に接続されたインバータＢ１２ｃ、
Ｂ１２ｄとを含む。
【００１８】位相比較器Ｂ１２は、さらに、クロック信
号ＲＣＬＫを受けるインバータＢ１２ｂと、インバータ
Ｂ１２ｂの出力とノードＮｎの電位を受けてその出力が
ノードＮｋに接続されるＮＡＮＤ回路Ｂ１２ｋと、入力
にノードＮｊ、ＮｒおよびＮｋが接続されその出力がノ
ードＮｎに接続されるＮＡＮＤ回路Ｂ１２ｍと、ノード
ＮｉおよびＮｋが入力に接続されその出力がノードＮｊ
に接続されるＮＡＮＤ回路Ｂ１２ｊと、入力にノードＮ
ｒおよびＮｊが接続されその出力がノードＮｉに接続さ
れるＮＡＮＤ回路Ｂ１２ｉと、入力にノードＮｇ、Ｎ
ｆ、ＮｋおよびＮｊが接続されその出力がノードＮｒに
接続されるＮＡＮＤ回路Ｂ１２ｎと、入力がノードＮｎ
に接続され制御信号ＤＯＷＮを出力するインバータＢ１
２ｅとを含む。
【００１９】図２３は、図２１におけるクロックバッフ
ァＢ１１の構成を示す回路図である。
【００２０】図２３を参照して、クロックバッファＢ１
１は、直列に接続されたｍ個（ｍは自然数）のインバー
タＩａ１〜Ｉａｍを含み、外部クロック信号ｅｘｔ．Ｃ
ＬＫを増幅してクロック信号ＥＣＬＫを出力する。イン
バータＩａ１〜Ｉａｍのシンボルの大きさは、各インバ
ータの負荷駆動能力の大きさを表しており、インバータ
の負荷駆動能力は出力段に向かって徐々に増大してい
る。インバータＩａ１〜Ｉａｍの段数ｍは位相比較器Ｂ
１２および電圧ディレイ回路Ｂ１５の入力容量に応じて
設定される。
【００２１】図２４は、図２１におけるクロックバッフ
ァＢ１４の構成を示す回路図である。
【００２２】図２４を参照して、クロックバッファＢ１
４は、直列接続されたｎ個（ｎは自然数）のインバータ
Ｉｂ１〜Ｉｂｎを含み、電圧制御ディレイ回路が出力す
る遅延クロックＥＣＬＫ′を増幅して内部クロック信号
ｉｎｔ．ＣＬＫおよびクロック信号ＲＣＬＫを出力す
る。内部クロック信号ｉｎｔ．ＣＬＫは、各メモリブロ
ックを制御する制御回路部に供給される。
【００２３】クロックバッファＢ１４を構成するインバ
ータＩｂ１〜Ｉｂｎの負荷駆動能力も、クロックバッフ
ァＢ１１と同様に、出力段に向かって徐々に増大してい
る。
【００２４】インバータＩｂ１〜Ｉｂｎの段数ｎは負荷
容量の大きさに応じて設定される。クロック信号ＲＣＬ
Ｋを出力するインバータ（図ではＩｂ４）は、外部クロ
ック信号ｅｘｔ．ＣＬＫと内部クロック信号ｉｎｔ．Ｃ
ＬＫの位相差が所定の値になるように選択される。
【００２５】図２５は、図２１におけるチャージポンプ
Ｂ１３およびループフィルタＢ１６の構成を示す回路図
である。
【００２６】図２５を参照して、チャージポンプＢ１３
は電源電位Ｖｃｃが与えられる電源ノードと接地ノード
との間に直列接続された定電流源Ｂ１３ａ、Ｐチャネル
ＭＯＳトランジスタＢ１３ｂ、ＮチャネルＭＯＳトラン
ジスタＢ１３ｃおよび定電流源Ｂ１３ｄを含む。
【００２７】ＰチャネルトランジスタＢ１３ｂのゲート
は制御信号／ＵＰを受け、ＮチャネルトランジスタＢ１
３ｃのゲートは制御信号ＤＯＷＮを受ける。Ｐチャネル
トランジスタＢ１３ｂとＮチャネルトランジスタＢ１３
ｃとの接続ノードＮ１３がチャージポンプＢ１３の出力
ノードとなる。
【００２８】ループフィルタＢ１６は、チャージポンプ
Ｂ１３の出力ノードＮ１３と接地ノードとの間に直列接
続された抵抗Ｂ１６ａおよびキャパシタＢ１６ｂとを含
む。
【００２９】図２６は、図２１における電圧ディレイ回
路Ｂ１５の構成を示す回路図である。
【００３０】図２６を参照して、この電圧制御ディレイ
回路Ｂ１５は、バイアス発生回路Ｂ２１と、直列接続さ
れたｋ個（ｋは自然数）の遅延時間可変インバータＢ２
２１〜Ｂ２２ｋを含む。
【００３１】バイアス発生回路Ｂ２１はゲートに制御電
圧ＶＣＯｉｎを受けるＮチャネルＭＯＳトランジスタＢ
２１ｃと、ＮチャネルＭＯＳトランジスタＢ２１ｃのソ
ースと接地電位とのあいだに設けられた抵抗Ｂ２１ｒ
と、ゲートおよびドレインがＮチャネルトランジスタＢ
２１ｃのドレインと接続され、ソースが電源電位Ｖｃｃ
に結合されたＰチャネルトランジスタＢ２１ａと、ゲー
トにＮチャネルトランジスタＢ２１ｃのドレインの電位
を受け、ソースが電源電位Ｖｃｃに結合されたＰチャネ
ルトランジスタＢ２１ｂと、ドレインとゲートがＰチャ
ネルトランジスタＢ２１ｂに接続されそのソースが接地
電位と結合されるＮチャネルトランジスタＢ２１ｄとを
含む。
【００３２】ＮチャネルトランジスタＢ２１ｃのドレイ
ンの電位は制御電位Ｖｐ１となり、Ｐチャネルトランジ
スタＢ２１ｂのドレインの電位は制御電位Ｖｎとなる。
【００３３】遅延時間可変インバータＢ２２ｋ（ｋは自
然数）は制御電位Ｖｐ１をゲートに受け、電源電位Ｖｃ
ｃが与えられる電源ノードからの電流を制限するＰチャ
ネルトランジスタＢ２２ａｋと、ゲートに制御電位Ｖｎ
を受け接地ノードへ流れ出す電流を制限するＮチャネル
トランジスタＢ２２ｄｋと、ＰチャネルトランジスタＢ
２２ａｋのドレインと、ＮチャネルトランジスタＢ２２
ｄｋのドレインとの間に直列接続されるＰチャネルトラ
ンジスタＢ２２ｂｋおよびＮチャネルトランジスタＢ２
２ｃｋとを有する。
【００３４】ＰチャネルトランジスタＢ２２ｂｋのゲー
トとＮチャネルトランジスタＢ２２ｃｋのゲートは接続
され、この遅延時間可変インバータの入力ノードとな
り、ＰチャネルトランジスタＢ２２ｂｋのドレインはこ
の遅延時間可変インバータの出力ノードとなる。
【００３５】次に図２６に示した電圧制御ディレイ回路
Ｂ１５の動作について説明する。Ｐチャネルトランジス
タＢ２２ａ１〜Ｂ２２ａｋのゲートにはともに制御電圧
Ｖｐ１が与えられ、ＮチャネルトランジスタＢ２２ｄ１
〜Ｂ２２ｄｋのゲートにはともに制御電圧Ｖｎが与えら
れているので、各遅延時間可変インバータＢ２２１〜Ｂ
２２ｋにも制御電圧ＶＣＯｉｎに応じた電流が流れる。
制御電圧ＶＣＯｉｎが上昇して電流が増大すると、イン
バータの反転遅延時間が短くなり、電圧制御ディレイ回
路Ｂ１５の遅延時間が短くなる。また、制御電圧ＶＣＯ
ｉｎが下降して電流が減少すると、各インバータの反転
遅延時間が長くなり電圧制御ディレイ回路Ｂ１５の遅延
時間が長くなる。
【００３６】次に、図２１に示したＤＬＬ回路の動作に
ついて説明する。クロック信号ＲＣＬＫの位相がクロッ
ク信号ＥＣＬＫよりも遅れている場合は、位相比較器Ｂ
１２はクロック信号ＥＣＬＫとクロック信号ＲＣＬＫの
位相差に応じたパルス幅の制御信号／ＵＰと、所定のパ
ルス幅の制御信号ＤＯＷＮを出力する。応じてチャージ
ポンプＢ１３の働きによって、ループフィルタの出力で
ある制御電圧ＶＣＯｉｎが上昇し、電圧制御ディレイ回
路Ｂ１５の遅延時間が短くなる。したがって、クロック
信号ＲＣＬＫの位相が進み、クロック信号ＥＣＬＫとク
ロック信号ＲＣＬＫの位相差は小さくなる。
【００３７】逆に、クロック信号ＲＣＬＫの位相がクロ
ック信号ＥＣＬＫよりも進んでいる場合は、位相比較器
Ｂ１２はクロック信号ＲＣＬＫとクロック信号ＥＣＬＫ
の位相差に応じたパルス幅の制御信号ＤＯＷＮと、所定
のパルス幅の制御信号／ＵＰを出力する。応じてループ
フィルタＢ１６からチャージポンプＢ１３に電荷が引抜
かれ、これにより制御電圧ＶＣＯｉｎが下降し電圧制御
ディレイ回路Ｂ１５の遅延時間が長くなる。したがっ
て、クロック信号ＲＣＬＫの位相が遅れ、クロック信号
ＲＣＬＫとクロック信号ＥＣＬＫの位相差が小さくな
る。
【００３８】このような過程を繰返し、遂にはクロック
信号ＲＣＬＫとクロック信号ＥＣＬＫの位相差が一致す
る。
【００３９】図２７は、図２１における外部クロック信
号ｉｎｔ．ＣＬＫと内部クロック信号ｉｎｔ．ＣＬＫの
関係を説明するための波形図である。
【００４０】図２７に示すように、クロック信号ＲＣＬ
Ｋとクロック信号ＥＣＬＫの位相差が一致した場合に
は、外部クロック信号ｅｘｔ．ＣＬＫに比べて所望の値
だけ位相が進んだ内部クロック信号ｉｎｔ．ＣＬＫがク
ロックバッファＢ１４から出力される。
【００４１】
【発明が解決しようとする課題】しかしながら、以上説
明したＤＬＬ回路は動作確認試験をするのが難しいとい
う問題点がある。
【００４２】たとえば、ＤＬＬ回路は、外部クロック信
号ｅｘｔ．ＣＬＫにロックできる周波数範囲は無限では
なく有限である。このロックできる周波数範囲が半導体
装置を作製する工程のプロセス変動等によりシフトす
る。この周波数範囲のシフトをテストするために、図２
１におけるループフィルタＢ１６の出力電圧ＶＣＯｉｎ
をモニタすることが考えられる。しかし精度よく測定す
る必要があり、ある程度の誤差を含むことは避けられな
いという問題点があった。
【００４３】この発明の目的は、動作確認試験を容易に
実施することができるＤＬＬ回路やＰＬＬ回路等の内部
クロック発生回路を含む半導体装置を提供することであ
る。
【００４４】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、基準クロックに同期した内部クロックを発
生する内部クロック発生回路を備えた半導体装置であっ
て、内部クロック発生回路は、基準クロックに応じて生
成される第１のクロックをｎビット（ｎ：２以上の整
数）の制御信号に応じて遅延して内部クロックを出力す
る遅延ラインと、内部クロックと基準クロックとの位相
を比較する位相比較回路と、位相比較回路の比較結果に
応じて制御信号を出力するシフトレジスタとを含み、シ
フトレジスタは、制御信号のｎビットにおいて下位ｍビ
ット（ｍ：０以上ｎ以下の整数）が第１の論理値であ
り、下位から数えて第ｍ＋１ビット〜第ｎビットが第２
の論理値であるときの下位から数えて第ｍビットを切り
換わりビットと称すると、制御信号における切り換わり
ビットの位置を比較結果に応じてシフトさせ、内部クロ
ックが正規の発生状態である時に期待される切り換わり
ビットの位置を下位から数えて第ｉビットとすると、制
御信号の下位から数えて第ｊビット（ｊ：０以上ｉ未満
の整数）が第１の論理値であり制御信号の下位から数え
て第ｋビット（ｋ：ｉを超えｎ以下の整数）が第２の論
理値であることを判定して結果を出力する判定回路を備
える。
【００４５】請求項２に記載の半導体記憶装置は、請求
項１記載の半導体装置の構成に加えて、通常動作時に所
定のデータを外部と授受するためのデータ端子と、内部
クロック発生回路の動作確認時に活性化されるテストモ
ード信号に応じて判定回路の出力をデータ端子に出力す
る切換回路とをさらに備える。
【００４６】請求項３に記載の半導体記憶装置は、請求
項１記載の半導体装置の構成に加えて、判定回路は、第
ｋビットの論理反転値と第ｊビットとの否定積を出力す
る論理ゲートを含む。
【００４７】請求項４に記載の半導体記憶装置は、請求
項１記載の半導体装置の構成に加えて、遅延ラインは、
直列に接続された複数の遅延素子と、各遅延素子の出力
ノードに対応してそれぞれ設けられた複数の容量素子
と、制御信号の対応するビットの信号に応じて各遅延素
子の出力ノードと対応する容量素子とを接続する複数の
スイッチ回路とを含む。
【００４８】請求項５に記載の半導体記憶装置は、請求
項１記載の半導体装置の構成において、第１のクロック
は、基準クロックであり、内部クロック発生回路は、デ
ィジタルＤＬＬ（Delay Locked Loop ）回路である。
【００４９】請求項６に記載の半導体記憶装置は、請求
項５記載の半導体装置の構成に加えて、内部クロックに
同期して記憶データの授受を行う半導体記憶装置をさら
に備える。
【００５０】請求項７に記載の半導体記憶装置は、請求
項１記載の半導体装置の構成において、第１のクロック
は、内部クロックの反転クロックであり、内部クロック
発生回路は、ディジタルＰＬＬ（Phase Locked Loop ）
回路である。
【００５１】請求項８に記載の半導体記憶装置は、請求
項７記載の半導体装置の構成に加えて、内部クロックに
同期して記憶データの授受を行う半導体記憶装置をさら
に備える。
【００５２】請求項９に記載の半導体記憶装置は、基準
クロックに同期した内部クロックを発生する内部クロッ
ク発生回路を備えた半導体装置であって、内部クロック
発生回路は、基準クロックに応じて生成される第１のク
ロックをｎビット（ｎ：２以上の整数）の制御信号に応
じて遅延して内部クロックを出力する第１の遅延ライン
と、内部クロックと基準クロックとの位相を比較する位
相比較回路と、位相比較回路の比較結果に応じて制御信
号を出力するシフトレジスタとを含み、シフトレジスタ
は、制御信号のｎビットにおいて下位ｍビット（ｍ：０
以上ｎ以下の整数）が第１の論理値であり、下位から数
えて第ｍ＋１ビット〜第ｎビットが第２の論理値である
ときの下位から数えて第ｍビットを切り換わりビットと
称すると、制御信号における切り換わりビットの位置を
比較結果に応じてシフトさせ、通常動作時に所定のデー
タを外部と授受するための第１のデータ端子と、内部ク
ロック発生回路の動作確認時に活性化されるテストモー
ド信号に応じて第１のデータ端子に内部クロックを出力
する切換回路をさらに備える。
【００５３】請求項１０に記載の半導体記憶装置は、請
求項９記載の半導体装置の構成に加えて、通常動作時に
所定のデータを外部と授受するための第２のデータ端子
をさらに備え、位相比較回路は、内部クロック発生回路
の動作確認時に活性化されるテストモード信号に応じて
第２のデータ端子から入力される信号を比較結果に代え
て出力する出力切換回路を含む。
【００５４】請求項１１に記載の半導体記憶装置は、請
求項９記載の半導体装置の構成において、第１のクロッ
クは、基準クロックであり、内部クロック発生回路は、
ディジタルＤＬＬ（Delay Locked Loop ）回路である。
【００５５】請求項１２に記載の半導体記憶装置は、請
求項１１記載の半導体装置の構成に加えて、内部クロッ
クに同期して記憶データの授受を行う半導体記憶装置を
さらに備える。
【００５６】請求項１３に記載の半導体記憶装置は、請
求項９記載の半導体装置の構成において、第１のクロッ
クは、内部クロックの反転クロックであり、内部クロッ
ク発生回路は、ディジタルＰＬＬ（Phase Locked Loop
）回路である。
【００５７】請求項１４に記載の半導体記憶装置は、請
求項１３記載の半導体装置の構成に加えて、内部クロッ
クに同期して記憶データの授受を行う半導体記憶装置を
さらに備える。
【００５８】請求項１５に記載の半導体記憶装置は、基
準クロックに同期した内部クロックを発生する内部クロ
ック発生回路を備えた半導体装置であって、内部クロッ
ク発生回路は、基準クロックに応じて生成される第１の
クロックをｎビット（ｎ：２以上の整数）の制御信号に
応じて遅延して内部クロックを出力する第１の遅延ライ
ンと、第１のクロックを制御信号に応じて遅延して第２
のクロックを出力する第２の遅延ラインと、内部クロッ
クと基準クロックとの位相を比較する位相比較回路と、
位相比較回路の比較結果に応じて制御信号を出力するシ
フトレジスタとを含み、内部クロックと第１のクロック
との位相差が所定の値以下であるか否かを判定する位相
判定回路をさらに備える。
【００５９】請求項１６に記載の半導体記憶装置は、請
求項１５記載の半導体装置の構成において、第１のクロ
ックは、基準クロックであり、内部クロック発生回路
は、ディジタルＤＬＬ（Delay Locked Loop ）回路であ
る。
【００６０】請求項１７に記載の半導体記憶装置は、請
求項１６記載の半導体装置の構成に加えて、内部クロッ
クに同期して記憶データの授受を行う半導体記憶装置を
さらに備える。
【００６１】請求項１８に記載の半導体記憶装置は、請
求項１５記載の半導体装置の構成において、第１のクロ
ックは、内部クロックの反転クロックであり、内部クロ
ック発生回路は、ディジタルＰＬＬ（Phase Locked Loo
p ）回路である。
【００６２】請求項１９に記載の半導体記憶装置は、請
求項１８記載の半導体装置の構成に加えて、内部クロッ
クに同期して記憶データの授受を行う半導体記憶装置を
さらに備える。
【００６３】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００６４】［実施の形態１］図１は、この発明の実施
の形態１の半導体装置の構成を概略的に示す図である。
【００６５】ここでは、半導体装置の一例としてＤＤＲ
ＳＤＲＡＭを示しているが、外部クロックをうけてそ
れに同期した内部クロックを含んでいる半導体装置なら
ば本発明は適用可能である。図１では、１ビットのデー
タ授受に関連する部分および周辺回路の構成が示されて
おり、このデータ授受に関連する部分はデータ入出力端
子それぞれに対応して設けられる。
【００６６】図１を参照して、このＳＤＲＡＭは、各々
が行列状に配列される複数のメモリセルを有するメモリ
アレイ１ａａ、１ａｂ、１ｂａおよび１ｂｂを含む。
【００６７】このＳＤＲＡＭは、２つのバンクを有し、
メモリアレイ１ａａおよび１ａｂがバンクＡを構成し、
メモリアレイ１ｂａおよび１ｂｂがバンクＢを構成す
る。
【００６８】このバンクＡおよびＢそれぞれにおいて、
メモリアレイ１ａａがサブバンクＡ０を構成し、メモリ
アレイ１ａｂがサブバンクＡ１を構成し、メモリアレイ
１ｂａがサブバンクＢ０を構成し、メモリアレイ１ｂｂ
がサブバンクＢ１を構成する。
【００６９】このＳＤＲＡＭは、２バンクＳＤＲＡＭと
して機能する。バンクＡおよびＢは、それぞれ互いに独
立に活性／非活性状態へ駆動することができる。バンク
の指定は、各コマンドと同時に与えられるバンクアドレ
スにより行なわれる。
【００７０】メモリアレイ１ａａに対し、バンクアドレ
ス信号ＢＸの活性化時活性化され、ロウアドレス信号Ｘ
０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａ
ａのアドレス指定された行を選択状態へ駆動するＸデコ
ーダ群２ａａと、センスアンプ活性化信号φＳＡＡの活
性化時活性化され、メモリアレイ１ａａの選択行に接続
されるメモリセルデータの検知、増幅およびラッチを行
なうセンスアンプ群３ａａと、バンクアドレス信号ＢＹ
の活性化時に活性化され、コラムアドレス信号ＹＥ０−
ＹＥｋ（ＹＥ０−ｋ）をデコードし、メモリアレイ１ａ
ａのアドレス指定された列を選択するＹデコーダ群４ａ
ａが設けられる。
【００７１】このＹデコーダ群４ａａにより選択された
列上のメモリセルは、内部データバス５ａａに結合され
る。バンクアドレス信号ＢＸは、アクティブコマンドま
たはプリチャージへの復帰を指示するプリチャージコマ
ンドと同時に与えられるバンクアドレス信号であり、ま
たバンクアドレス信号ＢＹは、リードコマンドまたはラ
イトコマンドと同時に与えられるバンクアドレス信号で
ある。
【００７２】メモリアレイ１ａｂに対し、バンクアドレ
ス信号ＢＸの活性化時活性化され、ロウアドレス信号Ｘ
０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａ
ｂのアドレス指定された行を選択状態へ駆動するＸデコ
ーダ群２ａｂと、センスアンプ活性化信号φＳＡＡの活
性化時活性化され、メモリアレイ１ａｂの選択行に接続
されるメモリセルデータの検知、増幅およびラッチを行
なうセンスアンプ群３ａｂと、バンクアドレス信号ＢＹ
の活性化時に活性化され、コラムアドレス信号ＹＯ０−
ＹＯｋ（ＹＯ０−ｋ）をデコードし、メモリアレイ１ａ
ｂのアドレス指定された列を選択するＹデコーダ群４ａ
ｂが設けられる。
【００７３】このＹデコーダ群４ａｂにより選択された
列上のメモリセルは、内部データバス５ａｂに結合され
る。
【００７４】メモリアレイ１ｂａに対し、バンクアドレ
ス信号／ＢＸの活性化時活性化され、ロウアドレス信号
Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１
ｂａのアドレス指定された行を選択状態へ駆動するＸデ
コーダ群２ｂａと、センスアンプ活性化信号φＳＡＢの
活性化時活性化され、メモリアレイ１ｂａの選択行に接
続されるメモリセルデータの検知、増幅およびラッチを
行なうセンスアンプ群３ｂａと、バンクアドレス信号／
ＢＹの活性化時に活性化され、コラムアドレス信号ＹＥ
０−ＹＥｋ（ＹＥ０−ｋ）をデコードし、メモリアレイ
１ｂａのアドレス指定された列を選択するＹデコーダ群
４ｂａが設けられる。
【００７５】このＹデコーダ群４ｂａにより選択された
列上のメモリセルは、内部データバス５ｂａに結合され
る。
【００７６】メモリアレイ１ｂｂに対し、バンクアドレ
ス信号／ＢＸの活性化時活性化され、ロウアドレス信号
Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１
ｂｂのアドレス指定された行を選択状態へ駆動するＸデ
コーダ群２ｂｂと、センスアンプ活性化信号φＳＡＢの
活性化時活性化され、メモリアレイ１ｂｂの選択行に接
続されるメモリセルデータの検知、増幅およびラッチを
行なうセンスアンプ群３ｂｂと、バンクアドレス信号／
ＢＹの活性化時に活性化され、コラムアドレス信号ＹＯ
０−ＹＯｋ（ＹＯ０−ｋ）をデコードし、メモリアレイ
１ｂｂのアドレス指定された列を選択するＹデコーダ群
４ｂｂが設けられる。
【００７７】このＹデコーダ群４ｂｂにより選択された
列上のメモリセルは、内部データバス５ｂｂに結合され
る。
【００７８】ここで、Ｘデコーダ群、センスアンプ群、
およびＹデコーダ群として示しているのは、Ｘデコーダ
群は、各行に対応して配置されるＸデコーダを備え、セ
ンスアンプ群は、対応のメモリアレイの各列に対応して
設けられるセンスアンプを有し、Ｙデコーダ群は、各列
に対応して設けられるＹデコーダを含むためである。
【００７９】メモリアレイ１ａａおよび１ａｂにおいて
バンクアドレス信号ＢＸおよびＢＹに従って同時にメモ
リセル選択動作が行なわれ、一方、メモリアレイ１ｂａ
および１ｂｂでバンクアドレス信号／ＢＸおよび／ＢＹ
に従って同時に選択動作が行なわれる。
【００８０】メモリアレイ１ａａからデータを読出しを
するために、レジスタ活性化信号φＲＢＡ０の活性化に
応答して、センスアンプ群３ａａによって内部データバ
ス５ａａ上に読出されたメモリアレイ１ａａからのデー
タを受けて増幅しラッチするとともに、メモリアレイ１
ａａへとデータを書込むためにレジスタ活性化信号φＷ
ＢＡ０の活性化に応じてバンクセレクタ８ａから与えら
れデータをうけてラッチし内部データバス５ａａに対し
て出力するライトドライバー＆プリアンプ９ａａが設け
られる。
【００８１】メモリアレイ１ａｂからデータを読出しを
するために、レジスタ活性化信号φＲＢＡ１の活性化に
応答して、センスアンプ群３ａｂによって内部データバ
ス５ａｂ上に読出されたメモリアレイ１ａｂからのデー
タを受けて増幅しラッチするとともに、メモリアレイ１
ａｂへとデータを書込むためにレジスタ活性化信号φＷ
ＢＡ１の活性化に応じてバンクセレクタ８ｂから与えら
れデータをうけてラッチし内部データバス５ａｂに対し
て出力するライトドライバー＆プリアンプ９ａｂが設け
られる。
【００８２】メモリアレイ１ｂａからデータを読出しを
するために、レジスタ活性化信号φＲＢＢ０の活性化に
応答して、センスアンプ群３ｂａによって内部データバ
ス５ｂａ上に読出されたメモリアレイ１ｂａからのデー
タを受けて増幅しラッチするとともに、メモリアレイ１
ｂａへとデータを書込むためにレジスタ活性化信号φＷ
ＢＢ０の活性化に応じてバンクセレクタ８ａから与えら
れデータをうけてラッチし内部データバス５ｂａに対し
て出力するライトドライバー＆プリアンプ９ｂａが設け
られる。
【００８３】メモリアレイ１ｂｂからデータを読出しを
するために、レジスタ活性化信号φＲＢＢ１の活性化に
応答して、センスアンプ群３ｂｂによって内部データバ
ス５ｂｂ上に読出されたメモリアレイ１ｂｂからのデー
タを受けて増幅しラッチするとともに、メモリアレイ１
ｂｂへとデータを書込むためにレジスタ活性化信号φＷ
ＢＢ１の活性化に応じてバンクセレクタ８ｂから与えら
れデータをうけてラッチし内部データバス５ｂｂに対し
て出力するライトドライバー＆プリアンプ９ｂｂが設け
られる。
【００８４】ライトドライバー＆プリアンプ９ａａおよ
び９ｂａに対してはバンクセレクタ８ａが設けられる。
バンクセレクタ８ａはデータ選択信号ＢＡ０、ＢＡ１に
従ってライトドライバー＆プリアンプ９ａａおよび９ｂ
ａデータ信号のいずれかを選択し出力する。
【００８５】ライトドライバー＆プリアンプ９ａｂおよ
び９ｂｂに対してはバンクセレクタ８ｂが設けられる。
バンクセレクタ８ｂはデータ選択信号ＢＡ０、ＢＡ１に
従ってライトドライバー＆プリアンプ９ａｂおよび９ｂ
ｂデータ信号のいずれかを選択し出力する。
【００８６】バンクセレクタ８ａ、８ｂに対しては、デ
ータの読出し時に選択信号φＳＥＯ、φＳＥＥに応じて
バンクセレクタ８ａ、８ｂからのいずれかの信号を選択
するセレクタ２６と、セレクタ２６の出力を受けて増幅
する入出力バッファ２８と、入出力バッファ２８の出力
信号を外部に出力するデータ入出力端子６が設けられ
る。データの書込み時においては、書込み選択信号φＷ
ＳＥＥ、φＷＳＥＯに応じてセレクタ２６は、入出力バ
ッファ２８を介して外部よりクロック信号ＣＬＫに同期
して入力されるデータをバンクセレクタ８ａまたは８ｂ
に対して出力する。
【００８７】このＳＤＲＡＭは、さらに、入力端子１２
ａ、１２ｂ、１２ｃおよび１２ｄにそれぞれ与えられる
外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅ
ｘｔ．／ＣＳおよびｅｘｔ．／ＷＥをクロック信号ＣＬ
Ｋの立上がりに同期して取込みかつその状態を反転して
内部制御信号φｘａ、φｙａ、φＷ、φＣＳ、φＲおよ
びφＣＡを生成する制御信号発生回路１３を含む。
【００８８】信号ｅｘｔ．／ＣＳは、チップセレクト信
号であり、このチップセレクト信号ｅｘｔ．／ＣＳが活
性化状態のときにこの同期型半導体記憶装置はデータ授
受を行なう。
【００８９】クロック信号ＣＬＫは、外部からクロック
バッファ２０を介して入力される外部クロック信号ｅｘ
ｔ．ＣＬＫに従って内部クロック発生回路２２で生成さ
れるクロック信号である。
【００９０】信号φｘａは、アクティブコマンドが与え
られたときに活性化され、ロウアドレス信号の取込を指
示する。信号φｙａは、リードコマンドまたはライトコ
マンドが与えられたときに活性化され、コラムアドレス
信号の取込を指示する。信号φＷは、ライトコマンドが
与えられたときに活性化され、データ書込を指示する。
信号φＲは、アクティブコマンドが与えられたときに活
性化され、行選択に関連する部分の回路を活性化する。
信号φＣＡは、リードコマンドまたはライトコマンドが
与えられた時に活性化され、列選択およびデータ入出力
に関連する部分の回路（コラム系回路）を活性化する。
【００９１】この同期型半導体記憶装置は、さらに、ロ
ウアドレス取込指示信号φｘａの活性化に応答して外部
アドレス信号ｅｘｔ．Ａ０−Ａｉ（Ａ０−ｉ）を取込み
内部ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）およびバ
ンクアドレス信号ＢＸを生成するＸアドレスバッファ１
４と、コラムアドレス取込指示信号φｙａの活性化時に
活性化され、外部アドレス信号ｅｘｔ．Ａ０−Ａｉを取
込み内部コラムアドレス信号を発生するＹアドレスバッ
ファ１５と、このＹアドレスバッファ１５から与えられ
る内部コラムアドレス信号を先頭アドレスとしてクロッ
ク信号ＣＬＫに同期して所定のシーケンスでこのアドレ
スを変化させて偶数コラムアドレス信号ＹＥ０−ＹＥｋ
（ＹＥ０−ｋ）および奇数コラムアドレス信号ＹＯ０−
ＹＯｋ（ＹＯ０−ｋ）およびバンクアドレス信号ＢＹ、
ＢＡ０、ＢＡ１（ＢＡ０，１）を発生するＹアドレスオ
ペレーション回路１６とを含む。
【００９２】このＹアドレスオペレーション回路１６
は、バーストアドレスカウンタを含み、２クロックサイ
クルごとにコラムアドレス信号を変化させる。
【００９３】この同期型半導体記憶装置は、さらに、コ
ラム系活性化信号φＣＡの活性化に従って内部クロック
信号ＣＬＫをカウントし、そのカウント値に従って所定
のタイミングでカウントアップ信号を生成するクロック
カウンタ１７と、このクロックカウンタ１７のカウント
アップ信号と、バンクアドレス信号ＢＸおよびＢＹと、
コラムアドレス信号の最下位ビットＹ０を受け、各種内
部制御信号φＲＢＢ０、φＲＢＢ１、φＲＢＡ０、φＲ
ＢＡ１、φＳＡＡ、φＳＡＢ、φＳＥＯ、φＳＥＥ、φ
ＷＢＢ０、φＷＢＢ１、φＷＢＡ０、φＷＢＡ１、φＷ
ＳＥＯ、φＷＳＥＥおよびテスト信号φＴＥを生成する
制御信号発生回路３２を含む。
【００９４】バンクアドレス信号ＢＸおよびＢＹに従っ
て指定されたバンクに対する制御信号が活性状態とされ
る。最下位コラムアドレス信号ビットＹ０は、１つのバ
ンクに含まれる２つのメモリアレイのうちいずれのメモ
リアレイに先にアクセスするかを示すために用いられ
る。
【００９５】クロックカウンタ１７は、ＣＡＳレイテン
シおよびバースト長をカウントするカウンタを含み、指
定された動作モードに従って所定のタイミングでカウン
トアップ信号を生成する。
【００９６】図２は、図１における内部クロック発生回
路２２の構成を説明するためのブロック図である。
【００９７】図２を参照して、内部クロック発生回路２
２は、ディジタルＤＬＬ回路であり、端子から与えられ
る外部クロック信号ｅｘｔ．ＣＬＫを受けてクロックバ
ッファ２０が発生するクロック信号ＥＣＬＫを受けて遅
延させ内部クロック信号ｉｎｔ．ＣＬＫを出力する遅延
ライン５２と、内部クロック信号ｉｎｔ．ＣＬＫを受け
て所定の時間だけ遅延させクロック信号ＲＣＬＫを出力
する遅延回路５８と、クロック信号ＥＣＬＫとクロック
信号ＲＣＬＫの位相を比較し比較結果を信号ＵＰ／ＤＯ
ＷＮとして出力する位相比較器５４と、信号ＵＰ／ＤＯ
ＷＮに応じて遅延ライン５２に対して出力する遅延量を
決定するディジタル信号を出力するシフトレジスタ５６
とを含む。遅延量はディジタル信号に応じて不連続的に
変化するのでディジタルＤＬＬと呼ばれる。
【００９８】内部クロック発生回路２２は、さらに、シ
フトレジスタ５６が出力するディジタル信号のうち第
（ｋ）番目の信号Ｃ（ｋ）を受けて反転するインバータ
６０と、シフトレジスタ５６の出力するディジタル信号
のうち第ｊ番目の信号Ｃ（ｊ）とインバータ６０の出力
を受けるＮＡＮＤ回路６２と、テスト信号ＴＥに応じて
データ信号ＤＡＴＡとＮＡＮＤ回路６２の出力のいずれ
かを選択的に出力バッファ６６に与えるスイッチ回路６
４とを含む（但しｊ、ｋは自然数で、かつ、ｊ＜ｋ、ｋ
＜ｎ）。
【００９９】ここでデータ信号ＤＡＴＡは内部クロック
発生回路２２の動作確認時以外は出力バッファ６６を介
して外部に対して出力される信号であり、たとえばＳＤ
ＲＡＭではバンクから読出されたデータ信号でもよい。
【０１００】図３は、図２に示した遅延ライン５２およ
びシフトレジスタ５６の構成を説明するための回路図で
ある。
【０１０１】図３を参照して、遅延ライン５２は、クロ
ック信号ＥＣＬＫを受けて遅延させ内部クロック信号ｉ
ｎｔ．ＣＬＫを出力するクロック遅延部６８と、シフト
レジスタ５６から与えられるディジタル信号に応じてク
ロック遅延部６８の遅延量を制御する遅延制御部６９と
を含む。
【０１０２】クロック遅延部６８は、直列に接続された
複数のインバータ（Ｉ１、Ｉ２、…、Ｉｎ）（ただし、
ｎは偶数）を含む。インバータＩ１は、クロックバッフ
ァ２０からクロック信号ＥＣＬＫを受け、インバータＩ
ｎからは、内部クロック信号ｉｎｔ．ＣＬＫが出力され
る。
【０１０３】遅延制御部６９は、複数の制御回路（７
０．１、７０．２、…、７０．ｎ）を含む。制御回路
（７０．１、７０．２、…、７０．ｎ）のそれぞれは、
インバータ（Ｉ１、Ｉ２、…、Ｉｎ）に対応して設けら
れる。
【０１０４】制御回路（７０．１、７０．２、…、７
０．ｎ）のそれぞれは、スイッチである１つのＮチャネ
ルＭＯＳトランジスタ（７１．１、…、７１．ｎ）と、
１つのコンデンサ（７２．１、…、７２．ｎ）とを含
む。
【０１０５】ＮチャネルＭＯＳトランジスタ（７１．
１、…、７１．ｎ）のそれぞれのゲートは、後述するシ
フトレジスタ５６からの制御信号（Ｃ（１）、…、Ｃ
（ｎ））を受ける。
【０１０６】具体的に、制御回路７０．１の構成につい
て説明する。制御回路７０．１は、ＮチャネルＭＯＳト
ランジスタ７１．１と、コンデンサ７２．１とを含む。
コンデンサ７２．１の一方の電極は、接地電位Ｖｓｓと
結合されている。ＮチャネルＭＯＳトランジスタ７１．
１は、インバータＩ１の出力ノードＯ１とコンデンサ７
２．１の他方の電極との間に接続され、そのゲートに
は、シフトレジスタ５６から制御信号Ｃ（１）を受け
る。ＮチャネルＭＯＳトランジスタ７１．１は、Ｈレベ
ルの制御信号Ｃ（１）を受けて導通状態となる。
【０１０７】簡単に、制御回路（７０．１、７０．２、
…、７０．ｎ）の動作について説明する。以下Ｎチャネ
ルＭＯＳトランジスタ（７１．１、７１．２、…、７
１．ｎ）のそれぞれを、スイッチ（７１．１、７１．
２、…、７１．ｎ）と称し、さらにＮチャネルＭＯＳト
ランジスタ（７１．１、７１．２、…、７１．ｎ）のそ
れぞれの導通状態／非導通状態を、対応するスイッチ
（７１．１、７１．２、…、７１．ｎ）のｏｎ状態／ｏ
ｆｆ状態とする。
【０１０８】スイッチ（７１．１、７１．２、…、７
１．ｎ）のそれぞれは、シフトレジスタ５６から受ける
制御信号（Ｃ（１）、Ｃ（２）、…、Ｃ（ｎ））に応じ
て、ｏｎ状態／ｏｆｆ状態になる。スイッチ（７１．
１、７１．２、…、７１．ｎ）のそれぞれがｏｎ状態に
なると、対応する出力ノード（Ｏ１、Ｏ２、…、Ｏｎ）
と対応するコンデンサ（７２．１、７２．２、…、７
２．ｎ）とが電気的に接続状態になり、対応する出力ノ
ード（Ｏ１、Ｏ２、…、Ｏｎ）の容量が変化する。
【０１０９】この結果、たとえば、スイッチ７１．２が
ｏｎ状態になった場合、対応する出力ノードＯ２の出力
信号の電位は、コンデンサ２２．２の容量値で決定され
る値で緩やかに遷移する。すなわち、スイッチ（７１．
１、７１．２、…、７１．ｎ）をｏｎ状態／ｏｆｆ状態
にすることにより、クロック遅延部６８の遅延時間が微
調整される。しかも、各コンデンサ（７２．１、…、７
２．ｎ）のサイズを小さくすることで、クロック遅延部
６８の遅延時間の変化のステップはより小さくすること
ができる。
【０１１０】続いて、シフトレジスタ５６の構成と動作
とについて説明する。シフトレジスタ５６は、複数のシ
フトレジスタ（７３．１、７３．２、…、７３．ｎ）か
ら構成される。シフトレジスタ（７３．１、７３．２、
…、７３．ｎ）のそれぞれは、制御回路（７０．１、７
０．２、…、７０．ｎ）のそれぞれに対応して設けられ
る。
【０１１１】図４は、本発明の実施の形態１におけるシ
フトレジスタ５６の基本構成を示す回路図である。
【０１１２】図４を参照して、シフトレジスタ（７３．
１、７３．２、…、７３．ｎ）のそれぞれは、４つのイ
ンバータ回路８０〜８３と、２つのＮチャネルＭＯＳト
ランジスタ８４、８５とを含む。
【０１１３】シフトレジスタ（７３．１、７３．２、
…、７３．ｎ）の状態は、後述する位相比較器５４から
出力される信号ＤＯＷＮ０、ＤＯＷＮ１、信号ＵＰ０、
ＵＰ１に基づき変化する。
【０１１４】奇数番目のシフトレジスタ（７３．１、７
３．３、…、７３．ｎ−１）のそれぞれのＮチャネルＭ
ＯＳトランジスタ８４は、信号ＤＯＷＮ０をゲートに受
け、さらにそれぞれのＮチャネルＭＯＳトランジスタ８
５は、信号ＵＰ１をゲートに受ける。偶数番目のシフト
レジスタ（７３．２、７３．４、…、７３．ｎ）のそれ
ぞれのＮチャネルＭＯＳトランジスタ８４は、信号ＤＯ
ＷＮ１をゲートに受け、さらにそれぞれのＮチャネルＭ
ＯＳトランジスタ８５は、信号ＵＰ０をゲートに受け
る。インバータ８３のそれぞれの出力ノード（Ｎ１、Ｎ
２、…、Ｎｎ）からディジタル信号である制御信号（Ｃ
（１）、Ｃ（２）、…、Ｃ（ｎ））が出力される。
【０１１５】なお、シフトレジスタ７３．１に含まれる
ＮチャネルＭＯＳトランジスタ８４の一方の電極、およ
びシフトレジスタ７３．ｎに含まれるＮチャネルＭＯＳ
トランジスタ８５の一方の電極は、内部電源電位Ｖｃｃ
にそれぞれ結合されている。
【０１１６】シフトレジスタ７３．２を具体例としてそ
の動作について説明する。たとえば、信号ＤＯＷＮ１が
Ｈレベルに立上がると、ＮチャネルＭＯＳトランジスタ
８４が導通状態になる。これにより、出力ノードＮ２の
電位（すなわち、制御信号Ｃ（２））は、前段に位置す
るシフトレジスタ７３．１の出力ノードＮ１の電位（す
なわち、制御信号Ｃ（１））に応じて変化する。一方、
信号ＤＯＷＮ１がＬレベルに立下がると、ＮチャネルＭ
ＯＳトランジスタ８４が非導通状態になる。これによ
り、インバータ８１、８２はノードＮ１の電位で与えら
れるデータをラッチする。制御信号Ｃ（２）の電位は、
このラッチされたデータ（すなわち信号ＤＯＷＮ１の立
下がり時における制御信号Ｃ（１））に保持される。
【０１１７】一方、信号ＵＰ０がＨレベルに立上がる
と、ＮチャネルＭＯＳトランジスタ８５が導通状態にな
る。これにより、制御信号Ｃ（２）の電位は、後段に位
置するシフトレジスタ７３．３の出力ノードＮ３の電位
（すなわち、制御信号Ｃ（３））に応じて変化する。一
方、信号ＵＰ０がＬレベルに立下がると、ＮチャネルＭ
ＯＳトランジスタ８５が非導通状態になる。これによ
り、インバータ８１、８２はインバータ８０の出力する
データをラッチする。制御信号Ｃ（２）の電位は、この
ラッチされたデータ（すなわち信号ＵＰ０の立下がり時
における制御信号Ｃ（３））に保持される。
【０１１８】このように構成することにより、信号ＤＯ
ＷＮ０と信号ＤＯＷＮ１とを交互に活性化すると、シフ
トレジスタ７３．１においてＮチャネルＭＯＳトランジ
スタ８４を介して電源電位Ｖｃｃがインバータ８１の入
力に与えられ、このデータが順次シフトレジスタ７３．
２、７３．３、…、７３．ｎに伝達されていくため、制
御信号Ｃ（１）〜Ｃ（ｎ）は制御信号Ｃ（１）側から順
次Ｈレベルとなっていく。
【０１１９】一方、信号ＵＰ０と信号ＵＰ１とを交互に
活性化すると、シフトレジスタ７３．ｎのＮチャネルＭ
ＯＳトランジスタ８５によってインバータ８２の入力に
電源電位Ｖｃｃが与えられるので、制御信号Ｃ（ｎ）は
応じてＬレベルとなり、このデータが順次シフトレジス
タ７３．ｎからシフトレジスタ７３．１へと向かう方向
に伝達されていくため、制御信号Ｃ（１）〜Ｃ（ｎ）は
制御信号Ｃ（ｎ）側からＣ（１）へ向かう方向に順次Ｌ
レベルとなっていく。
【０１２０】図５は、本発明の実施の形態１における位
相比較器５４の構成を示す回路図である。
【０１２１】図５を参照して、位相比較器５４は、クロ
ック信号ＥＣＬＫを受けて遅延させる遅延回路９２と、
遅延回路９２の出力を受けて反転しクロック信号／ＥＣ
ＬＫ１を出力するインバータ９４と、クロック信号／Ｅ
ＣＬＫ１を受けて反転しクロック信号ＥＣＬＫ１を出力
するインバータ９６と、クロック信号ＥＣＬＫ１を受け
る直列に接続されたインバータ９８、１００と、インバ
ータ１００の出力を受けて１／２に分周し信号ＳＤを出
力する２分周回路１０２とを含む。
【０１２２】位相比較器５４は、さらに、クロック信号
ＲＣＬＫを受けて遅延させる遅延回路１０４と、遅延回
路１０４の出力を受けてさらに遅延させクロック信号Ｒ
ＣＬＫ２を出力する遅延回路１０６と、クロック信号／
ＥＣＬＫ１によって活性化されるＮチャネルＭＯＳトラ
ンジスタ１０８と、ＮチャネルＭＯＳトランジスタ１０
８の導通時にクロック信号ＲＣＬＫ２を受けて反転する
インバータ１１０と、インバータ１１０の出力を受けて
反転しインバータ１１０の入力に出力するインバータ１
１２と、クロック信号ＥＣＬＫ１によって活性化される
ＮチャネルＭＯＳトランジスタ１１４と、ＮチャネルＭ
ＯＳトランジスタ１１４の導通時にインバータ１１０の
出力を受けて反転し信号ＳＣを出力するインバータ１１
６と、信号ＳＣを受けて反転しインバータ１１６の入力
ノードに出力するインバータ１１８とを含む。
【０１２３】位相比較器５４は、さらに、クロック信号
ＲＣＬＫを受けて遅延させクロック信号ＲＣＬＫ１を出
力する遅延回路１２０と、クロック信号／ＥＣＬＫ１に
応じて活性化されるＮチャネルＭＯＳトランジスタ１２
２と、ＮチャネルＭＯＳトランジスタ１２２の導通時に
クロック信号ＲＣＬＫ１を受けて反転するインバータ１
２４と、インバータ１２４の出力を受けて反転しインバ
ータ１２４の入力ノードに出力するインバータ１２６
と、クロック信号ＥＣＬＫ１に応じて活性化されるＮチ
ャネルＭＯＳトランジスタ１２８と、ＮチャネルＭＯＳ
トランジスタ１２８の導通時にインバータ１２４の出力
を受けて反転し信号ＳＢを出力するインバータ１３０
と、信号ＳＢを受けて反転しインバータ１３０の入力ノ
ードに出力するインバータ１３２と、信号ＳＢを受けて
反転するインバータ１３４とを含む。
【０１２４】位相比較器５４は、さらに、クロック信号
／ＥＣＬＫ１に応じて活性化されるＮチャネルＭＯＳト
ランジスタ１３６と、ＮチャネルＭＯＳトランジスタ１
３６の導通時にクロック信号ＲＣＬＫを受けて反転する
インバータ１３８と、インバータ１３８の出力を受けて
反転しインバータ１３８の入力ノードに出力するインバ
ータ１４０と、クロック信号ＥＣＬＫ１に応じて活性化
されるＮチャネルＭＯＳトランジスタ１４２と、Ｎチャ
ネルＭＯＳトランジスタ１４２の導通時にインバータ１
３８の出力を受けて反転し信号ＳＡを出力するインバー
タ１４４と、信号ＳＡを受けて反転しインバータ１４４
の入力ノードに出力するインバータ１４６とを含む。
【０１２５】位相比較器５４は、さらに、インバータ１
００の出力と信号ＳＣ、ＳＢを受ける３ＡＮＤ回路１４
８と、信号ＳＤに応じて３ＡＮＤ回路１４８の出力を信
号ＤＯＷＮ０と信号ＤＯＷＮ１のいずれかとして振り分
けるスイッチ回路１５２と、インバータ１００の出力と
インバータ１３４の出力と信号ＳＡとを受ける３ＡＮＤ
回路１５０と、３ＡＮＤ回路１５０の出力を信号ＳＤに
応じて信号ＵＰ０と信号ＵＰ１のいずれかとして振り分
けるスイッチ回路１５４とを含む。
【０１２６】図６は、位相比較器５４の動作を説明する
ための動作波形図である。図５、図６を参照して、時刻
ｔ１において、ＮチャネルＭＯＳトランジスタ１０８、
１２２、１３６は非導通状態となり、ＮチャネルＭＯＳ
トランジスタ１１４、１２８、１４２は導通状態とな
る。このとき、クロック信号ＲＣＬＫはＨレベルであ
り、応じて信号ＳＡはＬレベルからＨレベルへと立上が
る。クロック信号ＲＣＬＫが遅延されたクロック信号で
あるＲＣＬＫ１、ＲＣＬＫ２はＬレベルであるため、信
号ＳＢ、ＳＣはいずれもＬレベルである。したがって３
ＡＮＤ回路１４８の出力はＬレベルであるため信号ＤＯ
ＷＮ０はＬレベルである。一方３ＡＮＤ回路１５０の出
力はクロック信号ＥＣＬＫ１がＨレベルの間Ｈレベルを
出力するため、応じて信号ＵＰ０はＨレベルとなる。
【０１２７】時刻ｔ２において、時刻ｔ１よりもクロッ
ク信号ＲＣＬＫの位相がやや進んだ場合を述べる。クロ
ック信号ＲＣＬＫ、ＲＣＬＫ１はＨレベルであり、さら
に遅れたクロック信号ＲＣＬＫ２はＬレベルである。こ
のとき信号ＳＡ、ＳＢはＨレベルとなり、信号ＳＣはＬ
レベルとなる。このときは３ＡＮＤ回路１４８、１５０
の出力はいずれもＬレベルであり、したがって、信号Ｄ
ＯＷＮ０、ＵＰ０はいずれもＬレベルである。このよう
に、クロック信号ＥＣＬＫ１の立上がりエッジがクロッ
ク信号ＲＣＬＫ１の立上がりエッジとクロック信号ＲＣ
ＬＫ２の立上がりエッジとの中間にきた場合には信号Ｄ
ＯＷＮ０、ＤＯＷＮ１、ＵＰ０、ＵＰ１はいずれも活性
化されない。このような不感帯はアップ信号とダウン信
号とを交互に繰返し出力し続ける状態（いわゆるチャタ
リング）を防止するために必要とされる。
【０１２８】時刻ｔ３においては、時刻ｔ２よりさらに
クロックＲＣＬＫの位相が進んだ場合を示す。クロック
信号ＲＣＬＫ、ＲＣＬＫ１、ＲＣＬＫ２はいずれもＨレ
ベルであるため、信号ＳＡ、ＳＢ、ＳＣはいずれもＨレ
ベルとなる。したがって、クロック信号ＲＣＬＫの位相
がクロック信号ＥＣＬＫに対して進み過ぎているため遅
延ラインの遅延量を増大させるため信号ＤＯＷＮ０が活
性化される。
【０１２９】時刻ｔ４、ｔ５においては、時刻ｔ２で説
明した場合と同様クロック信号ＥＣＬＫ１、ＲＣＬＫの
位相が不感帯にあるため信号ＵＰ０、ＤＯＷＮ０はいず
れも出力されずＤＬＬ回路はロックしている状態となっ
ている。
【０１３０】続いて、本発明の実施の形態１における内
部クロック発生回路２２の動作について説明する。
【０１３１】図７は、位相比較器５４から出力される信
号ＤＯＷＮ０、ＤＯＷＮ１、ＵＰ０、ＵＰ１と、シフト
レジスタ５６の出力する制御信号Ｃ（１）〜Ｃ（６）と
の関係を示す動作波形図である。
【０１３２】図３、図７を参照して、クロック遅延部６
８の遅延時間を遅らせる場合、早める場合について説明
する。なお、説明の簡単のため、クロック遅延部６８
は、インバータＩ１〜Ｉ６から構成されているものとす
る。
【０１３３】時刻Ｔ０においては、すべての制御信号Ｃ
（１）〜Ｃ（６）がＬレベルであるとする。このときス
イッチ７１．１〜７１．６がすべてｏｆｆ状態であり、
クロック遅延部６８の遅延時間は、インバータＩ１〜Ｉ
６に含まれるゲート容量とＮチャネルＭＯＳトランジス
タ２１．１〜２１．６のドレイン容量によって決定され
る。
【０１３４】続いて、時刻Ｔ１において、微小に遅延時
間を増やす場合は、たとえば、信号ＤＯＷＮ０を活性化
させＨレベルとする。応じて、シフトレジスタ７３．１
が取込む内部電源電位Ｖｃｃを受けて、制御信号Ｃ
（１）がＨレベルに立上がる。これにより、スイッチ７
１．１がｏｎ状態になり、クロック遅延部６８の遅延時
間は、コンデンサ７２．１の容量値によって決定される
時間分だけ増加する。
【０１３５】続いて、時刻Ｔ２において、さらに遅延時
間を増加させる場合は、信号ＤＯＷＮ１をＨレベルへと
活性化させる。応じて制御信号Ｃ（２）がＨレベルに立
上がる。これにより、さらにスイッチ７１．１がｏｎ状
態になり、クロック遅延部６８の遅延時間は、さらにコ
ンデンサ７２．２の容量によって決定される時間分だけ
増加する。
【０１３６】時刻Ｔ３において、さらに信号ＤＯＷＮ０
が活性化されるに応じて制御信号Ｃ（３）がＨレベルに
立上がる。これにより、さらにスイッチ７１．３がｏｎ
状態になり、クロック遅延部６８の遅延時間は、さらに
コンデンサ７２．３の容量値によって決定される時間分
だけ増加する。
【０１３７】時刻Ｔ４において、さらに信号ＤＯＷＮ１
が活性化されるに応じて制御信号Ｃ（４）がＨレベルに
立上がる。これにより、さらにスイッチ７１．４がｏｎ
状態になり、クロック遅延部６８の遅延時間は、さらに
コンデンサ７２．４の容量値によって決定される時間分
だけ増加する。
【０１３８】一方時刻Ｔ５において、クロック遅延部６
８の遅延時間を早めるためには、信号ＵＰ０をＨレベル
へと活性化させる（時刻Ｔ５）。
【０１３９】この場合には、制御信号Ｃ（４）がＬレベ
ルに立下がる。これにより、スイッチ７１．４がｏｆｆ
状態になり、インバータＩ４の出力ノードと接続状態で
あったコンデンサ７２．４が非接続状態になる。
【０１４０】このように構成することにより、本発明の
実施の形態１の内部クロック発生回路２２においては、
クロック遅延部６８の遅延時間をディジタル的に微調整
することが可能となる。
【０１４１】位相比較器に設けられている不感帯は遅延
回路の遅延時間によって決まる。不感帯は動作周波数が
高く、遅延時間に対して高い精度を要求されるときは不
感帯の幅を狭くし、逆に動作周波数が低く、遅延時間に
対しさほど高い精度を要求されないときはこの不感帯の
間隔を拡げる。このようにすることで、シフトレジスタ
が動作する回数を減らすことができ、消費電流を減らす
ことができる。したがって、このように動作周波数に従
って不感帯の感度を変えることは消費電流の面から有効
である。この方法を実現するためには、図５に示した位
相比較器５４の遅延回路９２、１０４、１０６、１２０
の遅延時間をクロック周波数が遅くなるに従って大きく
することで可能である。たとえば、図３に示したシフト
レジスタ５６が出力する制御信号Ｃ（１）〜Ｃ（ｎ）の
活性化される本数をモニタし、その活性化される本数に
応じて位相比較器内の遅延回路９２、１０４、１０６、
１２０の遅延時間を増減させるようにすればよい。
【０１４２】このようなＤＬＬの場合、動作周波数の範
囲は遅延ラインの遅延量が一番少ないときと一番多いと
きとのそれぞれの場合のＤＬＬの系の遅延量で決まる。
たとえば、図２の構成で遅延ライン５２の最速遅延量が
３ｎｓ、遅延回路５８の遅延量が２ｎｓだとすれば、ク
ロックバッファ２０から遅延ラインへと出力されたクロ
ック信号ＥＣＬＫから遅延ライン５２、遅延回路５８を
介して出力されるクロック信号ＲＣＬＫまでの遅延量が
少なくとも５ｎｓであるため、クロック信号の周期が５
ｎｓ以下では同期できなくなる。そのため、プロセス変
動等で遅延回路の遅延時間がずれたときにはＤＬＬの動
作周波数の範囲がずれてしまう。
【０１４３】この範囲をテストするため、図２に示すよ
うにシフトレジスタの出力する制御信号の一部を取出し
て比較すればよい。
【０１４４】テスト時に一定の周波数を入力してそのと
きの状態を出力する。シフトレジスタの出力が遅延時間
が最小の場合すべてＬレベルであり、このときから遅延
ラインの遅延時間を大きくするために制御信号Ｃ（１）
の側から順番にＨレベルに変化させていくとすれば、取
出している２つの信号線の間でＬレベル／Ｈレベルの切
換わりがあれば出力バッファ６６にはＬレベルが出力さ
れる。したがって、特定周波数時のシフトレジスタの状
態を見ることができるので、動作周波数範囲のテストが
可能となる。
【０１４５】すなわち、再び図２を参照して、この内部
クロック発生回路２２のシフトレジスタの出力する制御
信号は、クロック信号のロック状態において、制御信号
Ｃ（１）〜Ｃ（ｍ）はすべてＨレベルであり、制御信号
Ｃ（ｍ＋ｋ）〜Ｃ（ｎ）はＬレベルとなっているとする
と、正常にＤＬＬ回路が動作し、内部クロックが発生さ
れているときはＮＡＮＤ回路６２の出力はＬレベルとな
る。この情報をテストモード時に出力されるテスト信号
ＴＥを操作してスイッチ回路６４の接続を切換えること
により出力バッファ６６を介して外部に取出せば容易に
ＤＬＬ回路の動作試験が可能となる。
【０１４６】［実施の形態２］図８は、実施の形態２に
おいて内部クロック発生回路２２に代えて用いられる内
部クロック発生回路１７０の構成を示すブロック図であ
る。
【０１４７】図８を参照して、内部クロック発生回路１
７０は、内部クロック信号ｉｎｔ．ＣＬＫを受けて反転
するインバータ１７２をさらに備え、遅延ライン５２は
クロック信号ＥＣＬＫに代えてインバータ１７２の出力
を受けて遅延する点が図２に示した内部クロック発生回
路２２の場合と異なる。他の点は、内部クロック発生回
路２２と同様であるので説明は繰返さない。
【０１４８】内部クロック発生回路１７０は、遅延ライ
ン５２とインバータ１７２でリング発振器を構成するフ
ェイズロックドループ（Phase Locked Loop ：ＰＬＬ）
である。このようなＰＬＬ回路においても、実施の形態
１と同様シフトレジスタの２本の出力信号を取出してＮ
ＡＮＤ回路６２で状態を確認することにより、ディジタ
ルＰＬＬの動作確認を容易にすることが可能である。
【０１４９】［実施の形態３］実施の形態１、２ではテ
ストモードによってシフトレジスタからの出力をモニタ
した。実施の形態３では他の構成による動作確認の例を
示す。
【０１５０】図９は、実施の形態３において用いられる
内部クロック発生回路１７２の構成を示すブロック図で
ある。
【０１５１】図９を参照して、内部クロック発生回路１
７２は、図２に示した内部クロック発生回路２２の構成
において、インバータ６０、ＮＡＮＤ回路６２、スイッ
チ回路６４に代えて、テスト信号ＴＥに応じてデータ信
号ＤＡＴＡと内部クロック信号ｉｎｔ．ＣＬＫのいずれ
かを選択的に出力バッファ６６に与えるスイッチ回路１
７４を含む点が実施の形態１の場合と異なる。他の部分
は図２に示した内部クロック発生回路２２と同様の構成
を有するので説明は繰返さない。
【０１５２】テスト信号ＴＥによって切換えて出力バッ
ファ６６を介して外部に出力される内部クロック信号ｉ
ｎｔ．ＣＬＫをモニタすることで内部クロック発生回路
１７２（この場合はＤＬＬ回路）をテストする。動作確
認試験は、外部から入力するクロックの周波数を変化さ
せ内部クロックが外部クロック信号に応じて変化するこ
とをモニタする。
【０１５３】このような構成とすることで、実施の形態
３の場合も内蔵するＤＬＬ回路等の内部クロック発生回
路の動作確認を容易にすることができる。
【０１５４】［実施の形態４］図１０は、実施の形態４
における内部クロック発生回路１８０の構成を示すブロ
ック図である。
【０１５５】実施の形態２ではＤＬＬ回路を内部クロッ
ク発生回路とした場合を示したが、実施の形態４ではＰ
ＬＬ回路を内部クロック発生回路とした場合を示す。
【０１５６】図１０を参照して、内部クロック発生回路
１８０は、内部クロック信号ｉｎｔ．ＣＬＫを受けて反
転するインバータ１８２をさらに含み、遅延ライン５２
はクロック信号ＥＣＬＫに代えてインバータ１８２の出
力信号を受けて遅延する点が図９に示した内部クロック
発生回路１７２と異なる。他の点は内部クロック発生回
路１７２と同様の構成を有するので説明は繰返さない。
【０１５７】このような構成とすることで、ＰＬＬ回路
のような内部クロック発生回路の動作確認試験が可能と
なる。
【０１５８】［実施の形態５］図１１は、実施の形態５
において用いられる内部クロック発生回路１９０の構成
を示すブロック図である。
【０１５９】図１１を参照して、内部クロック発生回路
１９０は、図９に示した内部クロック発生回路１７２に
おいて、外部アドレス信号ｅｘｔ．ＡＤＤｉ、ｅｘｔ．
ＡＤＤｊを受けクロック信号ＥＣＬＫに同期して内部信
号ＡＤＤｉ、ＡＤＤｊを出力するテストモード用アドレ
スバッファ１９２をさらに備え、位相比較器５４に代え
てテスト信号ＴＥに応じて内部信号ＡＤＤｉ、ＡＤＤｊ
およびクロック信号ＥＣＬＫ、ＲＣＬＫを受け制御信号
ＵＰ／ＤＯＷＮ（ＵＰ０、ＵＰ１、ＤＯＷＮ０、ＤＯＷ
Ｎ１）を出力する位相比較器１９４を含む点が内部クロ
ック発生回路１７２と異なる。他の点は内部クロック発
生回路１７２と同様の構成を有するので説明は繰返さな
い。
【０１６０】図１２は、テストモード用アドレスバッフ
ァ１９２の構成を示す回路図である。
【０１６１】テストモード用アドレスバッファ１９２
は、クロック信号ＥＣＬＫを受けて反転するインバータ
２０２と、インバータ２０２の出力を受けて反転するイ
ンバータ２０４と、インバータ２０４の出力を受ける直
列に接続されたインバータ２０６、２０８とを含む。
【０１６２】テストモード用アドレスバッファ１９２
は、さらに、インバータ２０２の出力をゲートに受ける
ＮチャネルＭＯＳトランジスタ２１０と、ＮチャネルＭ
ＯＳトランジスタ２１０が導通時に外部アドレス信号ｅ
ｘｔ．ＡＤＤｉを受けて反転するインバータ２１２と、
インバータ２１２の出力を受けて反転しインバータ２１
２の入力ノードに出力するインバータ２１４と、インバ
ータ２０４の出力をゲートに受けるＮチャネルＭＯＳト
ランジスタ２１６と、ＮチャネルＭＯＳトランジスタ２
１６が導通時にインバータ２１２の出力を受けて反転す
るインバータ２１８と、インバータ２１８の出力を受け
て反転しインバータ２１８の入力ノードに出力するイン
バータ２２０と、インバータ２０８の出力およびインバ
ータ２１８の出力を受けて内部信号ＡＤＤｉを出力する
ＡＮＤ回路２２２とを含む。
【０１６３】テストモード用アドレスバッファ１９２
は、さらに、インバータ２０２の出力をゲートに受ける
ＮチャネルＭＯＳトランジスタ２２４と、ＮチャネルＭ
ＯＳトランジスタ２２４が導通時に外部アドレス信号ｅ
ｘｔ．ＡＤＤｊを受けて反転するインバータ２２６と、
インバータ２２６の出力を受けて反転しインバータ２２
６の入力ノードに出力するインバータ２２８と、インバ
ータ２０４の出力をゲートに受けるＮチャネルＭＯＳト
ランジスタ２３０と、ＮチャネルＭＯＳトランジスタ２
３０が導通時にインバータ２２６の出力を受けて反転す
るインバータ２３２と、インバータ２３２の出力を受け
て反転しインバータ２３２の入力ノードに出力するイン
バータ２３６と、インバータ２０８の出力およびインバ
ータ２３２の出力を受けて内部信号ＡＤＤｊを出力する
ＡＮＤ回路２３８とを含む。
【０１６４】図１３は、図１１における位相比較器１９
４の構成を示す回路図である。図１３を参照して、位相
比較器１９４は内部信号ＡＤＤｉと３ＡＮＤ回路１４８
の出力のいずれかを選択的にテスト信号ＴＥに応じてス
イッチ回路１５２に出力するスイッチ回路２５２と、内
部信号ＡＤＤｊと３ＡＮＤ回路１５０の出力のいずれか
をテスト信号ＴＥに応じて選択的にスイッチ回路１５４
に対して出力するスイッチ回路２５４とをさらに含む点
が図５に示した位相比較器５４と異なる。他の点は位相
比較器５４と同様の構成を有するので説明は繰返さな
い。
【０１６５】図１４は、図１１におけるテストモード用
アドレスバッファ１９２および位相比較器１９４の動作
を説明するための動作波形図である。
【０１６６】図１４を参照して、時刻ｔ１に示すように
クロック信号ＥＣＬＫの立上がりエッジにおいて外部ア
ドレス信号ｅｘｔ．ＡＤＤｉがＨレベルであればテスト
モード用アドレスバッファ１９２に外部アドレス信号ｅ
ｘｔ．ＡＤＤｉが取込まれ、応じて内部信号ＡＤＤｉが
クロック信号ＥＣＬＫがＨレベルである間Ｈレベルとな
る。図１３におけるスイッチ回路２５２はテストモード
信号ＴＥによって内部信号ＡＤＤｉをスイッチ回路１５
２に対して伝達するように切換えられているためテスト
モード時においては応じて信号ＤＯＷＮ０がＨレベルと
なる。
【０１６７】そして外部からのアドレス信号ｅｘｔ．Ａ
ＤＤｉによって信号ＤＯＷＮ０がＨレベルとなる結果遅
延ラインの遅延時間は増加する。
【０１６８】一方時刻ｔ２に示すようにクロック信号Ｅ
ＣＬＫの立上がりエッジにおいて外部アドレス信号ｅｘ
ｔ．ＡＤＤｊをＨレベルにすれば応じて内部信号ＡＤＤ
ｊがＨレベルとなり、信号ＵＰ０がＨレベルとなる。し
たがって、外部アドレス信号ｅｘｔ．ＡＤＤｊをＨレベ
ルとすれば内部信号ＵＰ０がＨレベルとなり、遅延ライ
ンの遅延時間は減少する。
【０１６９】以上のような構成にすることにより外部か
らＤＬＬ回路などの内部クロック発生回路の遅延ライン
の遅延量を変化させることが可能で、その変化可能な幅
をモニタすることでＤＬＬ回路の動作を確認することが
可能である。
【０１７０】［実施の形態６］図１５は、実施の形態６
において用いられる内部クロック発生回路２７０の構成
を示す回路図である。
【０１７１】図１５を参照して、内部クロック発生回路
２７０は、内部クロック信号ｉｎｔ．ＣＬＫを受けて反
転するインバータ２７２をさらに含み、遅延ライン５２
はインバータ２７２の出力を受けて遅延し内部クロック
信号ｉｎｔ．ＣＬＫを出力する点が図１１に示した内部
クロック発生回路１９０の場合と異なる。他の構成は内
部クロック発生回路１９０と同様であるので説明は繰返
さない。
【０１７２】このような構成とすることによってＰＬＬ
回路においても遅延ラインの遅延量を外部から変化させ
ることが可能であるので、内部クロック信号の周波数を
モニタすることによりＰＬＬ回路の動作確認をすること
が可能となる。
【０１７３】［実施の形態７］図１６は、実施の形態７
において用いられる内部クロック発生回路２８０の構成
を示すブロック図である。
【０１７４】図１６を参照して、内部クロック発生回路
２８０は、図２に示した内部クロック発生回路２２の構
成においてインバータ６０、ＮＡＮＤ回路６２、スイッ
チ回路６４に代えて、クロック信号ＥＣＬＫを受けて遅
延させクロック信号ＣＬＫ１を出力する遅延ライン５２
と同様の構成を有する遅延ライン５２Ａと、内部クロッ
ク信号ｉｎｔ．ＣＬＫとクロック信号ＣＬＫ１とを位相
比較して結果を信号ＲＯＵＴとして出力するテストモー
ド位相判定回路２８２とを含む。
【０１７５】他の構成は図２に示した内部クロック発生
回路２２と同様であるので説明は繰返さない。
【０１７６】図１７は、テストモード位相判定回路２８
２の構成を示す回路図である。図１７を参照して、テス
トモード位相判定回路２８２は、内部クロック信号ｉｎ
ｔ．ＣＬＫを受けて反転するインバータ２９２と、イン
バータ２９２の出力を受けて反転するインバータ２９４
と、遅延ライン５２Ａが出力するクロック信号ＣＬＫ１
を受けて遅延させる遅延回路２９６と、インバータ２９
２の出力をゲートに受けるＮチャネルＭＯＳトランジス
タ２９８と、ＮチャネルＭＯＳトランジスタ２９８が導
通時に遅延回路２９６の出力を受けて反転するインバー
タ３００と、インバータ３００の出力を受けてインバー
タ３００の入力ノードに出力するインバータ３０２と、
インバータ２９４の出力をゲートに受けるＮチャネルＭ
ＯＳトランジスタ３０４と、ＮチャネルＭＯＳトランジ
スタ３０４が導通時にインバータ３００の出力を受けて
反転するインバータ３０６と、インバータ３０６の出力
を受けて反転しインバータ３０６の入力ノードに出力す
るインバータ３０８とを含む。
【０１７７】テストモード位相判定回路２８２は、さら
に、クロック信号ＣＬＫ１を受けて反転するインバータ
３１２と、インバータ３１２の出力を受けて反転するイ
ンバータ３１４と、内部クロック信号ｉｎｔ．ＣＬＫを
受けて遅延させる遅延回路３１６と、インバータ３１２
の出力をゲートに受けるＮチャネルＭＯＳトランジスタ
３１８と、ＮチャネルＭＯＳトランジスタ３１８が導通
時に遅延回路３１６の出力を受けて反転するインバータ
３２０と、インバータ３２０の出力を受けて反転しイン
バータ３２０の入力ノードに出力するインバータ３２２
と、インバータ３１４の出力をゲートに受けるＮチャネ
ルＭＯＳトランジスタ３２４と、ＮチャネルＭＯＳトラ
ンジスタ３２４が導通時にインバータ３２０の出力を受
けて反転するインバータ３２６と、インバータ３２６の
出力を受けて反転しインバータ３２６の入力ノードに出
力するインバータ３２８と、インバータ３０６の出力お
よびインバータ３２６の出力を受けて信号ＲＯＵＴを出
力するＮＯＲ回路３３０とを含む。
【０１７８】図１８は、実施の形態７において遅延ライ
ンに不具合が生じた例を説明するための図である。
【０１７９】図１８では、横軸にシフトレジスタから遅
延ラインへと出力される制御信号Ｃ（１）〜Ｃ（ｎ）の
うちＨレベルになった制御信号の数を示し、縦軸はそれ
ぞれの場合における遅延ラインの遅延時間を示す。
【０１８０】実施の形態７において用いられる内部クロ
ック発生回路は、２つの同じ遅延ラインの出力を比較判
定する。遅延ラインはシフトレジスタからの制御信号が
活性化される本数に応じて段階的に遅延時間を増加させ
るが、この遅延時間の増加が所定の時間よりも大きくな
ってしまうような不具合が起こる場合がある。これは、
遅延ラインの遅延量を制御する部分のコンデンサの容量
が１つだけ大きくなってしまったりするような場合に発
生するが、このような不具合は２つの遅延ラインに同じ
ように起こることは稀である。したがって２つの遅延ラ
インの信号を比較することにより遅延ラインをテストす
ることができる。２つの遅延ラインに問題がなければテ
ストモード位相判定回路に同じ位相の信号が出力され
る。図１７において、インバータの遅延時間が無視でき
るとするならば、２つの信号の位相差が遅延回路の遅延
時間以内であれば信号ＲＯＵＴはＨレベルとなり、逆に
遅延回路の遅延時間より大きな位相差が２つのクロック
信号にある場合は信号ＲＯＵＴはＬレベルとなる。
【０１８１】このような構成とすることで、非常に検出
しにくいＤＬＬ回路の不具合を検出することが可能とな
る。
【０１８２】［実施の形態８］図１９は、実施の形態８
において用いられる内部クロック発生回路３３２の構成
を示す回路図である。
【０１８３】図１９を参照して、内部クロック発生回路
３３２は、内部クロック信号ｉｎｔ．ＣＬＫを受けて反
転するインバータ３３４をさらに含み、遅延ライン５２
はインバータ３３４の出力を受けて遅延し内部クロック
信号ｉｎｔ．ＣＬＫを出力する点が図１６に示した内部
クロック発生回路２８０の場合と異なる。他の構成は内
部クロック発生回路２８０と同様であるので説明は繰返
さない。
【０１８４】このような構成とすることで、非常に検出
しにくいＰＬＬ回路の不具合を検出することが可能とな
る。
【０１８５】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０１８６】
【発明の効果】請求項１〜４に記載の半導体装置は、内
部クロック発生回路に含まれるシフトレジスタの出力す
る制御信号の一部を取出して比較することにより、プロ
セス変動等で遅延ラインの遅延時間がずれたときの動作
周波数の範囲のずれを容易に検出できる。
【０１８７】請求項５、６記載の半導体装置は、請求項
１記載の半導体装置が奏する効果に加えて、ＤＬＬ回路
において遅延ラインの遅延時間がずれたときの動作周波
数の範囲のずれを容易に検出できる。
【０１８８】請求項７、８記載の半導体装置は、請求項
１記載の半導体装置が奏する効果に加えて、ＰＬＬ回路
において遅延ラインの遅延時間がずれたときの動作周波
数の範囲のずれを容易に検出できる。
【０１８９】請求項９に記載の半導体装置は、内部クロ
ック発生回路が出力する内部クロックを外部に直接出力
するテストモードを備えるため、内部クロック回路の動
作確認を容易に、かつ、確実に実施できる。
【０１９０】請求項１０に記載の半導体装置は、請求項
９に記載の半導体装置の奏する効果に加えて、遅延ライ
ンの遅延量を外部より設定可能なテストモードを備える
ため、内部クロック回路に含まれる遅延ラインの遅延量
の変化可能な幅の異常を容易に検出することが可能であ
る。
【０１９１】請求項１１、１２記載の半導体装置は、請
求項９記載の半導体装置が奏する効果に加えて、ＤＬＬ
回路において遅延ラインの遅延時間がずれたときの動作
周波数の範囲のずれを容易に検出できる。
【０１９２】請求項１３、１４記載の半導体装置は、請
求項９記載の半導体装置が奏する効果に加えて、ＰＬＬ
回路において遅延ラインの遅延時間がずれたときの動作
周波数の範囲のずれを容易に検出できる。
【０１９３】請求項１５に記載の半導体装置は、同じ構
成を有する遅延ラインを２つ備えその出力を比較するテ
ストモードを備えるため、非常に検出しにくい遅延ライ
ンの微妙な不具合を検出することが可能となる。
【０１９４】請求項１６、１７記載の半導体装置は、請
求項１５記載の半導体装置が奏する効果に加えて、ＤＬ
Ｌ回路において非常に検出しにくい遅延ラインの微妙な
不具合を検出することが可能となる。
【０１９５】請求項１８、１９記載の半導体装置は、請
求項１５記載の半導体装置が奏する効果に加えて、ＰＬ
Ｌ回路において非常に検出しにくい遅延ラインの微妙な
不具合を検出することが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の半導体装置の構成
を概略的に示す図である。
【図２】 図１における内部クロック発生回路２２の構
成を説明するためのブロック図である。
【図３】 図２に示した遅延ライン５２およびシフトレ
ジスタ５６の構成を説明するための回路図である。
【図４】 本発明の実施の形態１におけるシフトレジス
タ５６の基本構成を示す回路図である。
【図５】 本発明の実施の形態１における位相比較器５
４の構成を示す回路図である。
【図６】 位相比較器５４の動作を説明するための動作
波形図である。
【図７】 位相比較器５４から出力される信号ＤＯＷＮ
０、ＤＯＷＮ１、ＵＰ０、ＵＰ１と、シフトレジスタ５
６の出力する制御信号Ｃ（１）〜Ｃ（６）との関係を示
す動作波形図である。
【図８】 実施の形態２において内部クロック発生回路
２２に代えて用いられる内部クロック発生回路１７０の
構成を示すブロック図である。
【図９】 実施の形態３において用いられる内部クロッ
ク発生回路１７２の構成を示すブロック図である。
【図１０】 実施の形態４における内部クロック発生回
路１８０の構成を示すブロック図である。
【図１１】 実施の形態５において用いられる内部クロ
ック発生回路１９０の構成を示すブロック図である。
【図１２】 テストモード用アドレスバッファ１９２の
構成を示す回路図である。
【図１３】 図１１における位相比較器１９４の構成を
示す回路図である。
【図１４】 図１１におけるテストモード用アドレスバ
ッファ１９２および位相比較器１９４の動作を説明する
ための動作波形図である。
【図１５】 実施の形態６において用いられる内部クロ
ック発生回路２７０の構成を示す回路図である。
【図１６】 実施の形態７において用いられる内部クロ
ック発生回路２８０の構成を示すブロック図である。
【図１７】 テストモード位相判定回路２８２の構成を
示す回路図である。
【図１８】 実施の形態７において遅延ラインに不具合
が生じた例を説明するための図である。
【図１９】 実施の形態８において用いられる内部クロ
ック発生回路３３２の構成を示す回路図である。
【図２０】 ＤＤＲ ＳＤＲＡＭのアクセス時の動作を
示す動作波形図である。
【図２１】 従来のＤＬＬ回路の構成を示すブロック図
である。
【図２２】 図２１における位相比較器Ｂ１２の構成を
示す回路図である。
【図２３】 図２１におけるクロックバッファＢ１１の
構成を示す回路図である。
【図２４】 図２１におけるクロックバッファＢ１４の
構成を示す回路図である。
【図２５】 図２１におけるチャージポンプＢ１３およ
びループフィルタＢ１６の構成を示す回路図である。
【図２６】 図２１における電圧ディレイ回路Ｂ１５の
構成を示す回路図である。
【図２７】 図２１における外部クロック信号ｉｎｔ．
ＣＬＫと内部クロック信号ｉｎｔ．ＣＬＫの関係を説明
するための波形図である。
【符号の説明】
１ａａ，１ａｂ，１ｂａ，１ｂｂ メモリアレイ、２ａ
ａ，２ａｂ，２ｂａ，２ｂｂ Ｘデコーダ群、３ａａ，
３ａｂ，３ｂａ，３ｂｂ センスアンプ群、４ａａ，４
ａｂ，４ｂａ，４ｂｂ Ｙデコーダ群、５ａａ，５ａ
ｂ，５ｂａ，５ｂｂ 内部データバス、６ データ入出
力端子、２８ 入出力バッファ、８ａ，８ｂ バンクセ
レクタ、２６ セレクタ、１３，３２ 制御信号発生回
路、１４Ｘアドレスバッファ、１５ Ｙアドレスバッフ
ァ、１６ Ｙ アドレスオペレーション回路、９ａａ，
９ａｂ，９ｂａ，９ｂｂ ライトドライバ＆プリアン
プ、２０ クロックバッファ、２２，１７０，１７２，
１８０，１９０，２７０ 内部クロック発生回路、５
２，５２Ａ 遅延ライン、５６，７３．１〜７３．ｎシ
フトレジスタ、５４，１９４ 位相比較器、Ｃ（１）〜
Ｃ（ｎ） 制御信号、１９２ テストモード用アドレス
バッファ、２８２ テストモード位相判定回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３７１Ａ

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 基準クロックに同期した内部クロックを
    発生する内部クロック発生回路を備えた半導体装置であ
    って、 前記内部クロック発生回路は、 前記基準クロックに応じて生成される第１のクロックを
    ｎビット（ｎ：２以上の整数）の制御信号に応じて遅延
    して前記内部クロックを出力する遅延ラインと、 前記内部クロックと前記基準クロックとの位相を比較す
    る位相比較回路と、 前記位相比較回路の比較結果に応じて前記制御信号を出
    力するシフトレジスタとを含み、 前記シフトレジスタは、 前記制御信号の前記ｎビットにおいて下位ｍビット
    （ｍ：０以上前記ｎ以下の整数）が第１の論理値であ
    り、下位から数えて第ｍ＋１ビット〜第ｎビットが第２
    の論理値であるときの下位から数えて第ｍビットを切り
    換わりビットと称すると、前記制御信号における前記切
    り換わりビットの位置を前記比較結果に応じてシフトさ
    せ、 前記内部クロックが正規の発生状態である時に期待され
    る前記切り換わりビットの位置を下位から数えて第ｉビ
    ットとすると、前記制御信号の下位から数えて第ｊビッ
    ト（ｊ：０以上前記ｉ未満の整数）が前記第１の論理値
    であり前記制御信号の下位から数えて第ｋビット（ｋ：
    前記ｉを超え前記ｎ以下の整数）が前記第２の論理値で
    あることを判定して結果を出力する判定回路を備える、
    半導体装置。
  2. 【請求項２】 通常動作時に所定のデータを外部と授受
    するためのデータ端子と、 前記内部クロック発生回路の動作確認時に活性化される
    テストモード信号に応じて前記判定回路の出力を前記デ
    ータ端子に出力する切換回路とをさらに備える、請求項
    １記載の半導体装置。
  3. 【請求項３】 前記判定回路は、 前記第ｋビットの論理反転値と前記第ｊビットとの否定
    積を出力する論理ゲートを含む、請求項１記載の半導体
    装置。
  4. 【請求項４】 前記遅延ラインは、 直列に接続された複数の遅延素子と、 各前記遅延素子の出力ノードに対応してそれぞれ設けら
    れた複数の容量素子と、 前記制御信号の対応するビットの信号に応じて各前記遅
    延素子の出力ノードと対応する前記容量素子とを接続す
    る複数のスイッチ回路とを含む、請求項１記載の半導体
    装置。
  5. 【請求項５】 前記第１のクロックは、前記基準クロッ
    クであり、 前記内部クロック発生回路は、ディジタルＤＬＬ（Dela
    y Locked Loop ）回路である、請求項１記載の半導体装
    置。
  6. 【請求項６】 前記内部クロックに同期して記憶データ
    の授受を行う半導体記憶装置をさらに備える、請求項５
    記載の半導体装置。
  7. 【請求項７】 前記第１のクロックは、前記内部クロッ
    クの反転クロックであり、 前記内部クロック発生回路は、ディジタルＰＬＬ（Phas
    e Locked Loop ）回路である、請求項１記載の半導体装
    置。
  8. 【請求項８】 前記内部クロックに同期して記憶データ
    の授受を行う半導体記憶装置をさらに備える、請求項７
    記載の半導体装置。
  9. 【請求項９】 基準クロックに同期した内部クロックを
    発生する内部クロック発生回路を備えた半導体装置であ
    って、 前記内部クロック発生回路は、 前記基準クロックに応じて生成される第１のクロックを
    ｎビット（ｎ：２以上の整数）の制御信号に応じて遅延
    して前記内部クロックを出力する第１の遅延ラインと、 前記内部クロックと前記基準クロックとの位相を比較す
    る位相比較回路と、 前記位相比較回路の比較結果に応じて前記制御信号を出
    力するシフトレジスタとを含み、 前記シフトレジスタは、 前記制御信号の前記ｎビットにおいて下位ｍビット
    （ｍ：０以上前記ｎ以下の整数）が第１の論理値であ
    り、下位から数えて第ｍ＋１ビット〜第ｎビットが第２
    の論理値であるときの下位から数えて第ｍビットを切り
    換わりビットと称すると、前記制御信号における前記切
    り換わりビットの位置を前記比較結果に応じてシフトさ
    せ、 通常動作時に所定のデータを外部と授受するための第１
    のデータ端子と、 前記内部クロック発生回路の動作確認時に活性化される
    テストモード信号に応じて前記第１のデータ端子に前記
    内部クロックを出力する切換回路をさらに備える、半導
    体装置。
  10. 【請求項１０】 通常動作時に所定のデータを外部と授
    受するための第２のデータ端子をさらに備え、 前記位相比較回路は、 前記内部クロック発生回路の動作確認時に活性化される
    テストモード信号に応じて前記第２のデータ端子から入
    力される信号を前記比較結果に代えて出力する出力切換
    回路を含む、請求項９記載の半導体装置。
  11. 【請求項１１】 前記第１のクロックは、前記基準クロ
    ックであり、 前記内部クロック発生回路は、ディジタルＤＬＬ（Dela
    y Locked Loop ）回路である、請求項９記載の半導体装
    置。
  12. 【請求項１２】 前記内部クロックに同期して記憶デー
    タの授受を行う半導体記憶装置をさらに備える、請求項
    １１記載の半導体装置。
  13. 【請求項１３】 前記第１のクロックは、前記内部クロ
    ックの反転クロックであり、 前記内部クロック発生回路は、ディジタルＰＬＬ（Phas
    e Locked Loop ）回路である、請求項９記載の半導体装
    置。
  14. 【請求項１４】 前記内部クロックに同期して記憶デー
    タの授受を行う半導体記憶装置をさらに備える、請求項
    １３記載の半導体装置。
  15. 【請求項１５】 基準クロックに同期した内部クロック
    を発生する内部クロック発生回路を備えた半導体装置で
    あって、 前記内部クロック発生回路は、 前記基準クロックに応じて生成される第１のクロックを
    ｎビット（ｎ：２以上の整数）の制御信号に応じて遅延
    して前記内部クロックを出力する第１の遅延ラインと、 前記第１のクロックを前記制御信号に応じて遅延して第
    ２のクロックを出力する第２の遅延ラインと、 前記内部クロックと前記基準クロックとの位相を比較す
    る位相比較回路と、 前記位相比較回路の比較結果に応じて前記制御信号を出
    力するシフトレジスタとを含み、 前記内部クロックと前記第１のクロックとの位相差が所
    定の値以下であるか否かを判定する位相判定回路をさら
    に備える、半導体装置。
  16. 【請求項１６】 前記第１のクロックは、前記基準クロ
    ックであり、 前記内部クロック発生回路は、ディジタルＤＬＬ（Dela
    y Locked Loop ）回路である、請求項１５記載の半導体
    装置。
  17. 【請求項１７】 前記内部クロックに同期して記憶デー
    タの授受を行う半導体記憶装置をさらに備える、請求項
    １６記載の半導体装置。
  18. 【請求項１８】 前記第１のクロックは、前記内部クロ
    ックの反転クロックであり、 前記内部クロック発生回路は、ディジタルＰＬＬ（Phas
    e Locked Loop ）回路である、請求項１５記載の半導体
    装置。
  19. 【請求項１９】 前記内部クロックに同期して記憶デー
    タの授受を行う半導体記憶装置をさらに備える、請求項
    １８記載の半導体装置。
JP10238778A 1998-08-25 1998-08-25 半導体装置 Withdrawn JP2000065902A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10238778A JP2000065902A (ja) 1998-08-25 1998-08-25 半導体装置
US09/252,910 US6763079B1 (en) 1998-08-25 1999-02-19 Semiconductor device allowing easy confirmation of operation of built in clock generation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10238778A JP2000065902A (ja) 1998-08-25 1998-08-25 半導体装置

Publications (1)

Publication Number Publication Date
JP2000065902A true JP2000065902A (ja) 2000-03-03

Family

ID=17035148

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10238778A Withdrawn JP2000065902A (ja) 1998-08-25 1998-08-25 半導体装置

Country Status (2)

Country Link
US (1) US6763079B1 (ja)
JP (1) JP2000065902A (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001265288A (ja) * 2000-03-15 2001-09-28 Hitachi Ltd 液晶表示装置
JP2002237183A (ja) * 2001-02-07 2002-08-23 Fujitsu Ltd 電圧発生回路および半導体記憶装置
US6593786B2 (en) 2001-06-30 2003-07-15 Hynix Semiconductor Inc. Register controlled DLL reducing current consumption
KR100410632B1 (ko) * 2001-06-30 2003-12-18 주식회사 하이닉스반도체 소비전류와 레이아웃 면적의 감소를 위한 지연고정루프
US6944833B2 (en) 2002-09-12 2005-09-13 Hynix Semiconductor Inc. Delay model circuit for use in delay locked loop
JP2006064666A (ja) * 2004-08-30 2006-03-09 Fujitsu Ltd 半導体回路、半導体回路特性監視方法、半導体回路試験方法、半導体回路試験装置及び半導体回路試験プログラム
EP1768260A1 (en) * 2004-06-17 2007-03-28 Fujitsu Limited Clock adjustment apparatus and method thereof
US7251765B2 (en) 2003-12-03 2007-07-31 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and method for testing a semiconductor integrated circuit
JP2014233873A (ja) * 2013-05-31 2014-12-15 京セラドキュメントソリューションズ株式会社 画像処理装置、画像形成装置、駆動パルス生成方法
CN109147850A (zh) * 2017-06-28 2019-01-04 东芝存储器株式会社 半导体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4440658B2 (ja) * 2004-01-20 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置
KR100604888B1 (ko) * 2004-07-16 2006-07-31 삼성전자주식회사 개선된 테스트 회로를 구비하는 집적회로 장치 및집적회로 장치 테스트 방법
KR100829455B1 (ko) * 2006-11-13 2008-05-15 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 제어신호 생성회로 및방법
TWI358902B (en) * 2007-12-31 2012-02-21 Ind Tech Res Inst Signal delay circuit
US8258775B2 (en) * 2009-04-15 2012-09-04 Via Technologies, Inc. Method and apparatus for determining phase error between clock signals
JP6617879B2 (ja) * 2013-12-27 2019-12-11 パナソニックＩｐマネジメント株式会社 半導体集積回路、ラッチ回路およびフリップフロップ回路
US10295583B2 (en) * 2015-04-16 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for measuring flicker noise and method of using the same
JP6170596B1 (ja) * 2016-06-15 2017-07-26 ウィンボンド エレクトロニクス コーポレーション 半導体装置
TWI650567B (zh) * 2018-01-04 2019-02-11 瑞昱半導體股份有限公司 應用於比較器之自我測試電路及自我測試方法
FR3079374B1 (fr) * 2018-03-21 2020-04-17 Stmicroelectronics (Rousset) Sas Procede de gestion du fonctionnement d'une boucle a verrouillage de phase, et circuit integre correspondant

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0545422A (ja) 1991-08-16 1993-02-23 Fujitsu Ltd 同期化回路の試験方法
US5223772A (en) * 1992-02-28 1993-06-29 Sgs-Thomson Microelectronics, Inc. Method and apparatus for providing the lock of a phase-locked loop system from frequency sweep
US5430394A (en) 1994-03-11 1995-07-04 Advanced Micro Devices, Inc. Configuration and method for testing a delay chain within a microprocessor clock generator
JP3260048B2 (ja) * 1994-12-13 2002-02-25 株式会社東芝 クロック信号発生回路及び半導体装置
US6081550A (en) * 1997-02-26 2000-06-27 Alcatel Method of testing clock paths and network elements for carrying out the method
JP2954070B2 (ja) * 1997-03-26 1999-09-27 日本電気アイシーマイコンシステム株式会社 デジタルｐｌｌ回路
US6092030A (en) * 1997-04-02 2000-07-18 Credence Systems Corporation Timing delay generator and method including compensation for environmental variation
JP3901297B2 (ja) * 1997-09-09 2007-04-04 富士通株式会社 Ｄｌｌ回路及びそれを利用した半導体記憶装置
US6201829B1 (en) * 1998-04-03 2001-03-13 Adaptec, Inc. Serial/parallel GHZ transceiver with pseudo-random built in self test pattern generator
US6137334A (en) * 1998-07-06 2000-10-24 Micron Technology, Inc. Logic circuit delay stage and delay line utilizing same

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001265288A (ja) * 2000-03-15 2001-09-28 Hitachi Ltd 液晶表示装置
JP2002237183A (ja) * 2001-02-07 2002-08-23 Fujitsu Ltd 電圧発生回路および半導体記憶装置
US6593786B2 (en) 2001-06-30 2003-07-15 Hynix Semiconductor Inc. Register controlled DLL reducing current consumption
KR100410632B1 (ko) * 2001-06-30 2003-12-18 주식회사 하이닉스반도체 소비전류와 레이아웃 면적의 감소를 위한 지연고정루프
US6944833B2 (en) 2002-09-12 2005-09-13 Hynix Semiconductor Inc. Delay model circuit for use in delay locked loop
US7251765B2 (en) 2003-12-03 2007-07-31 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and method for testing a semiconductor integrated circuit
EP1768260A1 (en) * 2004-06-17 2007-03-28 Fujitsu Limited Clock adjustment apparatus and method thereof
US7535984B2 (en) * 2004-06-17 2009-05-19 Fujitsu Limited Clock adjustment apparatus and method thereof
JP2006064666A (ja) * 2004-08-30 2006-03-09 Fujitsu Ltd 半導体回路、半導体回路特性監視方法、半導体回路試験方法、半導体回路試験装置及び半導体回路試験プログラム
JP2014233873A (ja) * 2013-05-31 2014-12-15 京セラドキュメントソリューションズ株式会社 画像処理装置、画像形成装置、駆動パルス生成方法
CN109147850A (zh) * 2017-06-28 2019-01-04 东芝存储器株式会社 半导体装置
CN109147850B (zh) * 2017-06-28 2022-07-26 铠侠股份有限公司 半导体装置

Also Published As

Publication number Publication date
US6763079B1 (en) 2004-07-13

Similar Documents

Publication Publication Date Title
US6522599B2 (en) Operable synchronous semiconductor memory device switching between single data rate mode and double data rate mode
US6470467B2 (en) Synchronous semiconductor memory device capable of performing operation test at high speed while reducing burden on tester
US5892730A (en) Synchronous semiconductor memory device operable in a plurality of data write operation modes
US7254074B2 (en) Open digit line array architecture for a memory array
US7751261B2 (en) Method and apparatus for controlling read latency of high-speed DRAM
JP2000065902A (ja) 半導体装置
US7562269B2 (en) Semiconductor storage device
US7466623B2 (en) Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof
US6636444B2 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
US8134877B2 (en) Semiconductor device having delay control circuit
US6163491A (en) Synchronous semiconductor memory device which can be inspected even with low speed tester
US20010015927A1 (en) Synchronous semiconductor memory device having improved operational frequency margin at data input/output
US9190127B2 (en) Burst length control circuit
US6424592B1 (en) Semiconductor integrated circuit having circuit for correcting data output timing
JP2015216513A (ja) 半導体装置及びこれを備える半導体システム
US20030081490A1 (en) Semiconductor memory device allowing high density structure or high performance
US6809975B2 (en) Semiconductor memory device having test mode and memory system using the same
US20020087750A1 (en) Variable input/output control device in synchronous semiconductor device
US20040264260A1 (en) Semiconductor memory device
JPH11120769A (ja) 同期型半導体記憶装置
US6118730A (en) Phase comparator with improved comparison precision and synchronous semiconductor memory device employing the same
US6310826B2 (en) Semiconductor device having a test circuit
JPH09180435A (ja) 半導体記憶装置
US6552954B2 (en) Semiconductor integrated circuit device
US8107315B2 (en) Double data rate memory device having data selection circuit and data paths

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20051101