JPH0545422A - 同期化回路の試験方法 - Google Patents
同期化回路の試験方法Info
- Publication number
- JPH0545422A JPH0545422A JP3205346A JP20534691A JPH0545422A JP H0545422 A JPH0545422 A JP H0545422A JP 3205346 A JP3205346 A JP 3205346A JP 20534691 A JP20534691 A JP 20534691A JP H0545422 A JPH0545422 A JP H0545422A
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- signal
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- input
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Abstract
(57)【要約】
【目的】 本発明はＬＳＩ回路に内蔵された非同期の入
力信号をクロックに同期した信号に変換させる同期化回
路の試験方法に関し、ＬＳＩ回路に内蔵された同期化回
路の試験を容易に行なうようにした同期化回路の試験方
法を提供することを目的とする。 【構成】 ＬＳＩ回路に内蔵された同期化回路の試験方
法であって、ＬＳＩ回路１０内に、非同期に見たてた信
号を発生する擬似非同期信号発生手段２と、前記擬似非
同期信号発生手段２よりの信号を切替えて同期化回路１
１に入力する入力切替回路３と、同期化回路１１よりの
出力を測定端子に切替える出力切替回路４と、前記各回
路の制御を行なう制御回路５と、を備え、前記出力切替
回路４と接続された測定端子よりの出力信号を観測して
同期化状態を判断するようにする。
力信号をクロックに同期した信号に変換させる同期化回
路の試験方法に関し、ＬＳＩ回路に内蔵された同期化回
路の試験を容易に行なうようにした同期化回路の試験方
法を提供することを目的とする。 【構成】 ＬＳＩ回路に内蔵された同期化回路の試験方
法であって、ＬＳＩ回路１０内に、非同期に見たてた信
号を発生する擬似非同期信号発生手段２と、前記擬似非
同期信号発生手段２よりの信号を切替えて同期化回路１
１に入力する入力切替回路３と、同期化回路１１よりの
出力を測定端子に切替える出力切替回路４と、前記各回
路の制御を行なう制御回路５と、を備え、前記出力切替
回路４と接続された測定端子よりの出力信号を観測して
同期化状態を判断するようにする。
Description
【０００１】
【産業上の利用分野】本発明は非同期の入力信号をクロ
ックに同期した入力信号に変換させるＬＳＩ回路に内蔵
された同期化回路の試験方法に関する。
ックに同期した入力信号に変換させるＬＳＩ回路に内蔵
された同期化回路の試験方法に関する。
【０００２】
【従来の技術】近年、多くのデータ処理システムがオフ
ィスや工場などで使用されている。このようなデータ処
理システムは多くの装置や回路で構成され、これらの装
置や回路に入力される信号は、各装置や回路内のクロッ
クとは非同期の信号が入力されることも多くあり、この
場合はクロックに同期した信号に変換される同期化回路
を使用して入力信号を同期化している。
ィスや工場などで使用されている。このようなデータ処
理システムは多くの装置や回路で構成され、これらの装
置や回路に入力される信号は、各装置や回路内のクロッ
クとは非同期の信号が入力されることも多くあり、この
場合はクロックに同期した信号に変換される同期化回路
を使用して入力信号を同期化している。
【０００３】また、近年、このような同期化回路は、Ｌ
ＳＩ回路内に内蔵され、他の回路と一体化し、小形化
し、高信頼化および低価格化がはかられている。このよ
うにＬＳＩ回路に内蔵された同期化回路の試験は、図６
で示される構成によって行っていた。図６において、５
０はＬＳＩ回路で、その中に他の回路と一体化された同
期化回路５１が組込まれている。６０はクロック信号発
生器である。また、７０は非同期入力信号に対応する信
号を発生させるための信号パルス発生器で、信号パルス
発生器７０で発生したパルスは、パルス幅を変換するパ
ルス幅変換器８０を介してＬＳＩ回路の非同期信号入力
端子に入力する。
ＳＩ回路内に内蔵され、他の回路と一体化し、小形化
し、高信頼化および低価格化がはかられている。このよ
うにＬＳＩ回路に内蔵された同期化回路の試験は、図６
で示される構成によって行っていた。図６において、５
０はＬＳＩ回路で、その中に他の回路と一体化された同
期化回路５１が組込まれている。６０はクロック信号発
生器である。また、７０は非同期入力信号に対応する信
号を発生させるための信号パルス発生器で、信号パルス
発生器７０で発生したパルスは、パルス幅を変換するパ
ルス幅変換器８０を介してＬＳＩ回路の非同期信号入力
端子に入力する。
【０００４】ＬＳＩ回路はクロック信号の周波数を異に
する多くの種類のデータ処理装置に使用されるため、同
期化回路の試験においてはこれらのクロック信号に対応
する周波数のパルスをクロック信号発生器６０で発生し
て同期化回路の試験を行なう。
する多くの種類のデータ処理装置に使用されるため、同
期化回路の試験においてはこれらのクロック信号に対応
する周波数のパルスをクロック信号発生器６０で発生し
て同期化回路の試験を行なう。
【０００５】同期化回路の動作の確認（試験）はＬＳＩ
回路のデータ出力端子より出力される信号を監視するこ
とによって行なわれる。すなわち、ＬＳＩ回路の動作は
既知であり、非同期信号入力端子に入力される非同期信
号が判明すればデータ出力端子より出力される信号も決
定できる。したがって、同期化回路の動作確認は、非同
期信号入力端子に入力した信号に対応する出力データが
出力されたか否かによって行なわれる。
回路のデータ出力端子より出力される信号を監視するこ
とによって行なわれる。すなわち、ＬＳＩ回路の動作は
既知であり、非同期信号入力端子に入力される非同期信
号が判明すればデータ出力端子より出力される信号も決
定できる。したがって、同期化回路の動作確認は、非同
期信号入力端子に入力した信号に対応する出力データが
出力されたか否かによって行なわれる。
【０００６】
【発明が解決しようとする課題】前述したように、従来
のＬＳＩ回路に内蔵された同期化回路の試験方法は、Ｌ
ＳＩ回路の非同期信号入力端子に信号パルス発生器より
発生した非同期信号を入力させ、データ出力端子よりの
出力データが、ＬＳＩ回路の論理動作より決まる出力デ
ータと一致するか否かによって行なわれていた。
のＬＳＩ回路に内蔵された同期化回路の試験方法は、Ｌ
ＳＩ回路の非同期信号入力端子に信号パルス発生器より
発生した非同期信号を入力させ、データ出力端子よりの
出力データが、ＬＳＩ回路の論理動作より決まる出力デ
ータと一致するか否かによって行なわれていた。
【０００７】このため、同期化回路が組込まれているＬ
ＳＩ回路の論理動作が異なるＬＳＩ回路に対しては、そ
のつど論理動作による出力データを算出し、実際に出力
されデータと比較しなければならず、試験を容易に行な
うことができなかった。また試験においては非同期入力
信号を得るための信号発生器なども必要とし、試験のた
めのセットアップが大変であった。
ＳＩ回路の論理動作が異なるＬＳＩ回路に対しては、そ
のつど論理動作による出力データを算出し、実際に出力
されデータと比較しなければならず、試験を容易に行な
うことができなかった。また試験においては非同期入力
信号を得るための信号発生器なども必要とし、試験のた
めのセットアップが大変であった。
【０００８】本発明はＬＳＩ回路に内蔵された同期化回
路の試験を容易に行なうことができるようにした同期化
回路の試験法を提供することを目的とする。
路の試験を容易に行なうことができるようにした同期化
回路の試験法を提供することを目的とする。
【０００９】
【課題を解決するための手段】前述の課題を解決するた
めに本発明が採用した手段を図１を参照して説明する。
図１は本発明の原理図である。図１において、１０はＬ
ＳＩ回路であり、１１はＬＳＩ回路１０に内蔵された同
期化回路である。
めに本発明が採用した手段を図１を参照して説明する。
図１は本発明の原理図である。図１において、１０はＬ
ＳＩ回路であり、１１はＬＳＩ回路１０に内蔵された同
期化回路である。
【００１０】非同期の入力信号をクロックに同期した信
号に変換させるＬＳＩ回路に内蔵された同期化回路の試
験方法であって、ＬＳＩ回路１０内に、非同期に見たて
た信号を発生する擬似非同期信号発生手段２と、前記擬
似非同期信号発生手段２よりの信号とＬＳＩ回路１０に
入力される非同期信号を切替えて同期化回路１１に入力
する入力切替回路３と、同期化回路１１よりの出力を、
ＬＳＩ回路の内部回路と測定端子に切替える出力切替回
路４と、前記擬似非同期信号発生手段２と前記入力切替
回路３と前記出力切替回路４に対する同期化試験時に発
振および切替制御を行なう制御回路５と、を備え、前記
出力切替回路４と接続された測定端子よりの出力信号を
観測して同期化状態と判断するようにする。
号に変換させるＬＳＩ回路に内蔵された同期化回路の試
験方法であって、ＬＳＩ回路１０内に、非同期に見たて
た信号を発生する擬似非同期信号発生手段２と、前記擬
似非同期信号発生手段２よりの信号とＬＳＩ回路１０に
入力される非同期信号を切替えて同期化回路１１に入力
する入力切替回路３と、同期化回路１１よりの出力を、
ＬＳＩ回路の内部回路と測定端子に切替える出力切替回
路４と、前記擬似非同期信号発生手段２と前記入力切替
回路３と前記出力切替回路４に対する同期化試験時に発
振および切替制御を行なう制御回路５と、を備え、前記
出力切替回路４と接続された測定端子よりの出力信号を
観測して同期化状態と判断するようにする。
【００１１】
【作用】ＬＳＩ回路１０に試験用のクロックを入力す
る。制御回路５に同期化回路１１の試験中である制御信
号を入力すると制御回路５が動作し、擬似非同期信号発
生手段２より擬似非同期信号を発生するとともに、入力
切替回路３は同期化回路１１へ擬似非同期信号発生手段
２よりの出力信号が入力されるよう切替えられ、また、
出力切替回路４は同期化回路１１の出力を測定端子に出
力するように切替わる。
る。制御回路５に同期化回路１１の試験中である制御信
号を入力すると制御回路５が動作し、擬似非同期信号発
生手段２より擬似非同期信号を発生するとともに、入力
切替回路３は同期化回路１１へ擬似非同期信号発生手段
２よりの出力信号が入力されるよう切替えられ、また、
出力切替回路４は同期化回路１１の出力を測定端子に出
力するように切替わる。
【００１２】試験用クロックと擬似非同期信号発生手段
２より発生する信号は非同期であるため、色々な位相が
時間の経過とともに得られる。したがって、測定端子よ
り出力される信号観測し、論理レベルの高電位である
「Ｈ」および低電位の「Ｌ」のみが観測されれば同期化
回路１１は正常に動作しており、「Ｈ」でも「Ｌ」でも
無いレベルが観測されれば異常と判定する。
２より発生する信号は非同期であるため、色々な位相が
時間の経過とともに得られる。したがって、測定端子よ
り出力される信号観測し、論理レベルの高電位である
「Ｈ」および低電位の「Ｌ」のみが観測されれば同期化
回路１１は正常に動作しており、「Ｈ」でも「Ｌ」でも
無いレベルが観測されれば異常と判定する。
【００１３】以上のように、ＬＳＩ回路内に擬似の非同
期信号を発生する擬似非同期信号発生手段を内蔵させ、
同期化回路の試験時に、擬似非同期信号発生手段よりの
出力を同期化回路に入力させ、同期化回路よりの出力を
測定端子より出力させ、出力信号を観測して同期化状態
を判断するようにさせたため、試験のためのセットアッ
プも容易に行なわれ、ＬＳＩ回路の論理動作を知ること
もなく容易に試験を行なうことができる。
期信号を発生する擬似非同期信号発生手段を内蔵させ、
同期化回路の試験時に、擬似非同期信号発生手段よりの
出力を同期化回路に入力させ、同期化回路よりの出力を
測定端子より出力させ、出力信号を観測して同期化状態
を判断するようにさせたため、試験のためのセットアッ
プも容易に行なわれ、ＬＳＩ回路の論理動作を知ること
もなく容易に試験を行なうことができる。
【００１４】
【実施例】本発明の一実施例を図２〜４を参照して説明
する。図２は本発明の実施例の構成図、図３は同実施例
のリング発振器の具体例、図４は同実施例の動作タイミ
ングチャートである。
する。図２は本発明の実施例の構成図、図３は同実施例
のリング発振器の具体例、図４は同実施例の動作タイミ
ングチャートである。
【００１５】図２において、ＬＳＩ回路１０、同期化回
路１１、入力切替回路３、出力切替回路４および制御回
路５は図１で説明したとおりである。また、実施例では
擬似非同期信号発生手段２はリング発振器２０で構成さ
れる。
路１１、入力切替回路３、出力切替回路４および制御回
路５は図１で説明したとおりである。また、実施例では
擬似非同期信号発生手段２はリング発振器２０で構成さ
れる。
【００１６】リング発振器２０は、図３に示すように、
奇数個のインバータ２１ａ〜ｎが従続接続され、アンド
回路２２を介してリング状に接続される。また２３ａお
よびｂはフリップフロップである。アンド回路２２の制
御回路５よりの入力が「０」ならば、アンド回路２２の
出力は「０」となり、初段のインバータ２１ａに「０」
が入力される。したがって、奇数個従続接続された最終
段のインバータ２１ｎの出力は「１」となり、アンド回
路２２に入力されるが、制御回路５よりの入力が「０」
であるため、アンド回路２２で阻止されて出力は「０」
となる。
奇数個のインバータ２１ａ〜ｎが従続接続され、アンド
回路２２を介してリング状に接続される。また２３ａお
よびｂはフリップフロップである。アンド回路２２の制
御回路５よりの入力が「０」ならば、アンド回路２２の
出力は「０」となり、初段のインバータ２１ａに「０」
が入力される。したがって、奇数個従続接続された最終
段のインバータ２１ｎの出力は「１」となり、アンド回
路２２に入力されるが、制御回路５よりの入力が「０」
であるため、アンド回路２２で阻止されて出力は「０」
となる。
【００１７】そこで、制御回路５よりの信号が「１」に
なると、最終段のインバータ２１ｎの出力と同じレベル
の「１」がアンド回路２２より出力され、初段のインバ
ータ２１ａに入力される。入力された信号は従続接続さ
れたインバータの伝ぱん遅延時間に相当する時間後に最
終段のインバータ２１ｎのレベルを「１」から「０」に
変化し、アンド回路２２を通って初段のインバータ２１
ａに入力される。したがってアンド回路２２の制御回路
５よりの信号レベルが「１」であるかぎり、アンド回路
２２の出力にはインバータの伝ぱん遅延時間に相当した
時間毎に「０」と「１」が繰返えされる。
なると、最終段のインバータ２１ｎの出力と同じレベル
の「１」がアンド回路２２より出力され、初段のインバ
ータ２１ａに入力される。入力された信号は従続接続さ
れたインバータの伝ぱん遅延時間に相当する時間後に最
終段のインバータ２１ｎのレベルを「１」から「０」に
変化し、アンド回路２２を通って初段のインバータ２１
ａに入力される。したがってアンド回路２２の制御回路
５よりの信号レベルが「１」であるかぎり、アンド回路
２２の出力にはインバータの伝ぱん遅延時間に相当した
時間毎に「０」と「１」が繰返えされる。
【００１８】ＬＳＩ回路内に前述したインバータで構成
したリング発振器を内蔵させることは容易であり、ま
た、リングの発振器で構成させることによって、発振さ
せるに必要な、例えば水晶などの部品が不必要となる。
リング発振器の発振周波はクロック信号の周波数より低
い周波数を発振させる。クロック信号の周波数以下の周
波数を発振させるには、一般にインバータ１個の伝ぱん
遅延時間は短かく、そのため非常に多くのインバータを
従続接続させなければならない。そこで、インバータの
個数を低減させるために、フリップフロップ（ＦＦ）２
３ａおよびｂが使用される。すなわち、ＦＦ２３は発振
周波数を分周し、ＦＦ１個で１／２、２個接続すれば１
／４に分周した出力が得られ、ＦＦの個数を増加するこ
とによって容易にクロック信号の周波数以下の周波数を
得ることができる。
したリング発振器を内蔵させることは容易であり、ま
た、リングの発振器で構成させることによって、発振さ
せるに必要な、例えば水晶などの部品が不必要となる。
リング発振器の発振周波はクロック信号の周波数より低
い周波数を発振させる。クロック信号の周波数以下の周
波数を発振させるには、一般にインバータ１個の伝ぱん
遅延時間は短かく、そのため非常に多くのインバータを
従続接続させなければならない。そこで、インバータの
個数を低減させるために、フリップフロップ（ＦＦ）２
３ａおよびｂが使用される。すなわち、ＦＦ２３は発振
周波数を分周し、ＦＦ１個で１／２、２個接続すれば１
／４に分周した出力が得られ、ＦＦの個数を増加するこ
とによって容易にクロック信号の周波数以下の周波数を
得ることができる。
【００１９】つぎに、図４を参照して、動作を説明す
る。図４（Ａ）はリング発振器２０よりの出力信号、
（Ｂ）はＬＳＩ回路１０に入力されるクロック信号、
（Ｃ）は同期化回路１１よりの出力信号である。制御回
路５に同期化回路１１の試験を行うための制御信号が入
力されると、制御回路５より「１」信号がリング発振器
２０に出力され、前述したようにリング発振器２０が発
振し、図４（Ａ）に示す信号を出力する。また、入力切
替回路３は同期化回路１１へリング発振器２０よりの出
力信号が入力される切替が行われ、出力切替回路４も、
同期化回路１１の出力が測定端子に出力されるよう切替
えが行なわれる。
る。図４（Ａ）はリング発振器２０よりの出力信号、
（Ｂ）はＬＳＩ回路１０に入力されるクロック信号、
（Ｃ）は同期化回路１１よりの出力信号である。制御回
路５に同期化回路１１の試験を行うための制御信号が入
力されると、制御回路５より「１」信号がリング発振器
２０に出力され、前述したようにリング発振器２０が発
振し、図４（Ａ）に示す信号を出力する。また、入力切
替回路３は同期化回路１１へリング発振器２０よりの出
力信号が入力される切替が行われ、出力切替回路４も、
同期化回路１１の出力が測定端子に出力されるよう切替
えが行なわれる。
【００２０】同期化回路１１では、同期化回路が正常に
動作した場合は、リング発振器２０とクロック信号との
アンド出力が「１」であれば、次のアンドが取られる期
間まで「１」を出力する。次のアンドを取ったときも
「１」ならば、続けて「１」が出力され、「０」ならば
「０」を出力してクロック信号に同期化させる。
動作した場合は、リング発振器２０とクロック信号との
アンド出力が「１」であれば、次のアンドが取られる期
間まで「１」を出力する。次のアンドを取ったときも
「１」ならば、続けて「１」が出力され、「０」ならば
「０」を出力してクロック信号に同期化させる。
【００２１】同期化回路が異常の場合は、「１」，
「０」と云った確定レベルが得られず、発振現象を呈す
る。したがって、測定端子よりの出力信号を観測し、
「１」，「０」の確定レベルが出力されているか否か
で、同期化回路が正常に動作しているか否かの試験を行
なうことができる。
「０」と云った確定レベルが得られず、発振現象を呈す
る。したがって、測定端子よりの出力信号を観測し、
「１」，「０」の確定レベルが出力されているか否か
で、同期化回路が正常に動作しているか否かの試験を行
なうことができる。
【００２２】また、動作が正常であるか否かの判定は、
通常のロジックテスタを使用し、入力クロックでトリガ
を掛ければ、異常時は「１」，「０」以外の値が出力さ
れ、容易に判定することができる。クロック信号とリン
グ発振器出力信号とは非同期であるため、時間の経過と
ともに両者の位相関係色々と変化するため、あらゆる状
態での試験を容易に行える。また、クロック信号の周波
数を変化させることによって、同期化回路の動作が規定
周波数内で確実に動作するか否かの試験が行える。
通常のロジックテスタを使用し、入力クロックでトリガ
を掛ければ、異常時は「１」，「０」以外の値が出力さ
れ、容易に判定することができる。クロック信号とリン
グ発振器出力信号とは非同期であるため、時間の経過と
ともに両者の位相関係色々と変化するため、あらゆる状
態での試験を容易に行える。また、クロック信号の周波
数を変化させることによって、同期化回路の動作が規定
周波数内で確実に動作するか否かの試験が行える。
【００２３】つぎに、本発明の他の実施例を、図５の構
成図を参照して説明する。ＬＳＩ回路の設計において
は、ＬＳＩ回路内に他の新しい機能を実現する回路を追
加することは容易に行えるが、その機能を実現する回路
を追加することによってＬＳＩ回路の入出力端子数が増
加することは非常に制約を受け、多くの場合、端子数の
増加によって機能を実現させるための回路を追加できな
くなる。
成図を参照して説明する。ＬＳＩ回路の設計において
は、ＬＳＩ回路内に他の新しい機能を実現する回路を追
加することは容易に行えるが、その機能を実現する回路
を追加することによってＬＳＩ回路の入出力端子数が増
加することは非常に制約を受け、多くの場合、端子数の
増加によって機能を実現させるための回路を追加できな
くなる。
【００２４】図５で示す実施例の構成は、前述した同期
化回路の試験を行なう回路を追加しても、ＬＳＩ回路の
入出力端子数を増加させないようにした構成を示す。図
５において、切替回路６１，６２および６３以外は、図
１および図２で説明したとおりである。
化回路の試験を行なう回路を追加しても、ＬＳＩ回路の
入出力端子数を増加させないようにした構成を示す。図
５において、切替回路６１，６２および６３以外は、図
１および図２で説明したとおりである。
【００２５】ＰＩ1 〜ＰＩn およびＰＯ1 〜ＰＯn は、
それぞれＬＳＩ回路のデータ入力および出力端子であ
り、クロックおよび非同期信号は、それぞれの信号が入
力される端子である。ＬＳＩ回路には、この他、ＬＳＩ
単体の試験を行うために、スキャンイン信号を入力する
ＳＤＩ端子，スキャンクロックを入力するＸＡＣＫおよ
びＢＣＫ端子，ＬＳＩをスキャンモードで動作させるた
めの信号を入力するＸＳＭ端子、およびキャンアウト信
号を出力するＳＤＯ端子があり、図５の構成においては
ＰＯn とＳＤＯを共用している。また、実施例では更に
本発明の試験を行うための測定用の端子を共用させた場
合を示している。
それぞれＬＳＩ回路のデータ入力および出力端子であ
り、クロックおよび非同期信号は、それぞれの信号が入
力される端子である。ＬＳＩ回路には、この他、ＬＳＩ
単体の試験を行うために、スキャンイン信号を入力する
ＳＤＩ端子，スキャンクロックを入力するＸＡＣＫおよ
びＢＣＫ端子，ＬＳＩをスキャンモードで動作させるた
めの信号を入力するＸＳＭ端子、およびキャンアウト信
号を出力するＳＤＯ端子があり、図５の構成においては
ＰＯn とＳＤＯを共用している。また、実施例では更に
本発明の試験を行うための測定用の端子を共用させた場
合を示している。
【００２６】まず、ＬＳＩ回路の単体試験を行なう場合
は、所定のＳＤＩ，ＸＡＣＫおよびＢＡＣに所定の信号
を入力する。そして、ＸＳＭ端子にＬＳＩ回路をスキャ
ンモードで動作させる信号、例えば「１」を入力する。
ＸＳＭ端子に「１」が入力されると切替回路６３は切替
回路６２よりの入力をＰＯn ／ＳＤＯ／測定端子に出力
するように切替えが行なわれる。したがって、スキャン
モードによるスキャンアウト信号ＳＯは切替回路６２を
通ってＰＯn ／ＳＤＯ／測定端子に出力され、ＬＳＩ回
路の単体試験が行なわれる。
は、所定のＳＤＩ，ＸＡＣＫおよびＢＡＣに所定の信号
を入力する。そして、ＸＳＭ端子にＬＳＩ回路をスキャ
ンモードで動作させる信号、例えば「１」を入力する。
ＸＳＭ端子に「１」が入力されると切替回路６３は切替
回路６２よりの入力をＰＯn ／ＳＤＯ／測定端子に出力
するように切替えが行なわれる。したがって、スキャン
モードによるスキャンアウト信号ＳＯは切替回路６２を
通ってＰＯn ／ＳＤＯ／測定端子に出力され、ＬＳＩ回
路の単体試験が行なわれる。
【００２７】本発明の同期化回路の試験においては、Ｘ
ＳＭ端子およびＰＩn ／制御信号端子に「１」を入力す
る。ＸＳＭ端子に「１」が入力されたことによって切替
回路６１はＰＩn ／制御信号端子に入力された信号を制
御回路５に入力されるよう切替えが行なわれる。
ＳＭ端子およびＰＩn ／制御信号端子に「１」を入力す
る。ＸＳＭ端子に「１」が入力されたことによって切替
回路６１はＰＩn ／制御信号端子に入力された信号を制
御回路５に入力されるよう切替えが行なわれる。
【００２８】また、切替回路６３も、前述したと同様
に、切替回路６２よりの出力がＰＯn ／ＳＤＯ／測定端
子に出力されるよう切替が行なわれる。したがって、Ｐ
Ｉn ／制御信号端子に入力された信号「１」は切替回路
６１を通って制御回路５に入力される。
に、切替回路６２よりの出力がＰＯn ／ＳＤＯ／測定端
子に出力されるよう切替が行なわれる。したがって、Ｐ
Ｉn ／制御信号端子に入力された信号「１」は切替回路
６１を通って制御回路５に入力される。
【００２９】制御回路５に信号「１」が入力されると、
前述した擬似非同期信号発生手段２，入力切替回路３お
よび出力切替回路４に対して制御信号を出力する他、切
替回路６２に対しても出力切替回路４よりの出力を切替
回路６３に出力するよう制御が行なわれる。したがっ
て、同期化回路１１に対する試験出力信号はＰＯn ／Ｓ
ＤＯ／測定端子より出力され、試験を行なうことができ
る。
前述した擬似非同期信号発生手段２，入力切替回路３お
よび出力切替回路４に対して制御信号を出力する他、切
替回路６２に対しても出力切替回路４よりの出力を切替
回路６３に出力するよう制御が行なわれる。したがっ
て、同期化回路１１に対する試験出力信号はＰＯn ／Ｓ
ＤＯ／測定端子より出力され、試験を行なうことができ
る。
【００３０】なお、その他の回路の動作および同期化回
路の試験方法は図２で説明したとおりである。また、実
施例においては、制御信号を入力する端子をＰＩn と共
用させていたが、切替回路６１を非同期信号入力端子に
接続して共用させることもでき、その他非同期回路の試
験時に使用されない端子と共用させることもできる。ま
た測定端子も、同様に試験に影響を与えない他の端子と
共用することができる。
路の試験方法は図２で説明したとおりである。また、実
施例においては、制御信号を入力する端子をＰＩn と共
用させていたが、切替回路６１を非同期信号入力端子に
接続して共用させることもでき、その他非同期回路の試
験時に使用されない端子と共用させることもできる。ま
た測定端子も、同様に試験に影響を与えない他の端子と
共用することができる。
【００３１】以上、本発明の一実施例について説明した
が、本発明はこの実施例に限定されるものではなく、そ
の発明の主旨に従った各種変形が可能である。
が、本発明はこの実施例に限定されるものではなく、そ
の発明の主旨に従った各種変形が可能である。
【００３２】
【発明の効果】以上説明したように、本発明によれば次
の諸効果が得られる。 ＬＳＩ回路内に擬似の非同期信号を発生する擬似非同
期信号発生手段を内蔵させ、同期化回路の試験時に、擬
似非同期信号発生手段よりの出力を同期化回路に入力さ
せ、同期化回路よりの出力を測定端子より出力させ、出
力信号を観測して同期化状態を判断するようにさせたた
め、試験のためのセットアップも容易に行なわれ、ＬＳ
Ｉ回路の論理動作を知ることもなく容易に試験を行なう
ことができる。
の諸効果が得られる。 ＬＳＩ回路内に擬似の非同期信号を発生する擬似非同
期信号発生手段を内蔵させ、同期化回路の試験時に、擬
似非同期信号発生手段よりの出力を同期化回路に入力さ
せ、同期化回路よりの出力を測定端子より出力させ、出
力信号を観測して同期化状態を判断するようにさせたた
め、試験のためのセットアップも容易に行なわれ、ＬＳ
Ｉ回路の論理動作を知ることもなく容易に試験を行なう
ことができる。
【００３３】擬似非同期信号発生手段をリング発振器
で構成するようにさせたので、ＬＳＩ内に容易に組込む
ことができ、外部に付加部品を必要とせずに非同期信号
を発生させることができる。 また、リング発振器をインバータの従続接続と分周回
路とで構成するようにさせたので、簡易な回路で非同期
信号を発生させることができる。
で構成するようにさせたので、ＬＳＩ内に容易に組込む
ことができ、外部に付加部品を必要とせずに非同期信号
を発生させることができる。 また、リング発振器をインバータの従続接続と分周回
路とで構成するようにさせたので、簡易な回路で非同期
信号を発生させることができる。
【００３４】同期化回路試験のために必要とする信号
入出力端子をＬＳＩ回路の他の信号ピンと共用させるよ
うにさせたので、試験のため回路をＬＳＩ内に容易に内
蔵させることができる。
入出力端子をＬＳＩ回路の他の信号ピンと共用させるよ
うにさせたので、試験のため回路をＬＳＩ内に容易に内
蔵させることができる。
【図１】本発明の原理図である。
【図２】本発明の実施例の構成図である。
【図３】同実施例のリング発振器の具体例である。
【図４】同実施例の動作タイミングチャートである。
【図５】本発明の他の実施例の構成図である。
【図６】従来のＬＳＩ回路の同期化回路試験法の説明図
である。
である。
２ 擬似非同期信号発生手段 ３ 入力切替回路 ４ 出力切替回路 ５ 制御回路 １０，５０ ＬＳＩ回路 １１，５１ 同期化回路 ２０ リング発振器 ２１ インバータ ２２ アンド回路 ２３ フリップフロップ（ＦＦ） ６０ クロック信号発生器 ６１，６２，６３ 切替回路 ７０ 信号パルス発生器 ８０ パルス幅変換器 ９０ データ出力端子
Claims (3)
- 【請求項１】 非同期の入力信号をクロックに同期した
信号に変換させるＬＳＩ回路に内蔵された同期化回路の
試験方法であって、 ＬＳＩ回路１０内に、 非同期に見たてた信号を発生する擬似非同期信号発生手
段２と、 前記擬似非同期信号発生手段２よりの信号とＬＳＩ回路
１０に入力される非同期信号を切替えて同期化回路１１
に入力する入力切替回路３と、 同期化回路１１よりの出力を、ＬＳＩ回路の内部回路と
測定端子に切替える出力切替回路４と、 前記擬似非同期信号発生手段２と前記入力切替回路３と
前記出力切替回路４に対する同期化試験時に発振および
切替制御を行なう制御回路５と、 を備え、 前記出力切替回路４と接続された測定端子よりの出力信
号を観測して同期化状態を判断するようにしたことを特
徴とする同期化回路の試験方法。 - 【請求項２】 前記擬似非同期信号発生手段２をリング
発振器で構成したことを特徴とする請求項１記載の同期
化回路の試験方法。 - 【請求項３】 前記制御回路５の制御信号入力端子と、
前記出力切替回路４に接続され測定端子を、ＬＳＩ回路
の他の信号ピンと共用させたことを特徴とする請求項１
記載の同期化回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205346A JPH0545422A (ja) | 1991-08-16 | 1991-08-16 | 同期化回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3205346A JPH0545422A (ja) | 1991-08-16 | 1991-08-16 | 同期化回路の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0545422A true JPH0545422A (ja) | 1993-02-23 |
Family
ID=16505370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3205346A Withdrawn JPH0545422A (ja) | 1991-08-16 | 1991-08-16 | 同期化回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0545422A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763079B1 (en) | 1998-08-25 | 2004-07-13 | Renesas Technology Corp. | Semiconductor device allowing easy confirmation of operation of built in clock generation circuit |
| JP2007178255A (ja) * | 2005-12-28 | 2007-07-12 | Oki Electric Ind Co Ltd | 半導体集積回路およびその試験方法 |
-
1991
- 1991-08-16 JP JP3205346A patent/JPH0545422A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763079B1 (en) | 1998-08-25 | 2004-07-13 | Renesas Technology Corp. | Semiconductor device allowing easy confirmation of operation of built in clock generation circuit |
| JP2007178255A (ja) * | 2005-12-28 | 2007-07-12 | Oki Electric Ind Co Ltd | 半導体集積回路およびその試験方法 |
| JP4703398B2 (ja) * | 2005-12-28 | 2011-06-15 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路およびその試験方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |