JPH01210875A

JPH01210875A - プリスケーラのテスト方法

Info

Publication number: JPH01210875A
Application number: JP63036034A
Authority: JP
Inventors: Eiki Arasawa; 荒沢　永樹
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1988-02-18
Filing date: 1988-02-18
Publication date: 1989-08-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、プリスケーラの動作限界を短時間で測定する
ことができるテスト方法に関するものである。

〔従来の技術〕

プリスケーラとは、単純なＥＣＬのフリップフロップ（
以下Ｆ／Ｆと記す）を用いた分周器のことである。プリ
スケーラはＩＧＨ２付近の動作周波数を有し、無線装置
や周波数測定器などに使用されるＩＣである。

第５図にプリスケーラの具体的構成例を示す。

通常、Ｆ／Ｆは第５図のような構成をしており、クロッ
クゲート２と主Ｆ／Ｆ３とより成る構造を基本としてい
る。クロックゲート２の後にマスタースレーブ構造を設
けたものもあるが、本明細書では説明を分り易くするな
め第５図の構造（所謂り形フリップフロップ）で説明す
る。

第５図においてＤ端子とぐ端子が接続され、ｃｋ線端子
クロック信号が加えられた場合を想定する。

ここでクロック周波数が高くなってプリスケーラが動作
できなくなるのは、 ■　第５図の各ゲート素子０１〜Ｇ５が持つ周波数特性
を越える周波数の信号が入力し、各ゲート素子を信号が
通過できなくなった時 ■　第５図に示す主Ｆ／Ｆの１順伝搬時間よりもクロッ
ク信号の変化が早くなった時である。

このようなプリスケーラの動作限界をテストする従来手
段を第４図に示す、同図において、正弦波発生器１０か
ら高周波信号をプリスケーラ１であるＦ／Ｆのクロック
端子（以下ｃｋ端子と記す）に加え、プリスケーラ１の
Ｑ出力を例えばスペクトムアナライザ２０へ導入する。

そして、正弦波発生器１０の出力周波数を変化させて、
プリスケーラ１の動作状態をスペクトラムアナライザ２
０で観測し、プリスケーラ１の動作限界を測定している
。

スペクトラムアナライザの代りにカウンタを用いる場合
もある。

〔発明が解決しようとする課題〕

以上のような従来手段は、プリスケーラの検査に時間が
多く係るので多数のプリスケーラを効率良く検査するこ
とができない。また、スペクトラムアナライザのデータ
出力は、ＡＴＥ向きでないなどの問題もある。即ちスペ
クトラムアナライザの出力は自動テストを行なうには適
していないのでこの出力を更にデータ処理しなければな
らず複雑な構成を必要とし問題である。

本発明の目的は、短い検査時間でプリスケーラの動作限
界を効率良くテストすることができるプリスケーラ−の
テスト方法を提供することである。

〔問題点を解決するための手段〕

本発明は、上記問題点を解決するために第１のパルス列
信号（ｃ１）と、第２のパルス列信号（ｃ２）と、第１
のパルス列信号（ｃ１）と同期したタイミング信号（ｃ
３）と、を出力するパルスパターン発生器と、前記第２のパルス列信号（ｃ２）と、プリスケーラのＱ
端子からの信号とを切替えてプリスケーラのＤ端子に導
入するスイッチと、前記タイミング信号（ｃ３）に同期してプリスケーラの
出力信号を検出するパルスパターン検出器と、を備える
と共に、任意のタイミングで発生する第１のパルス列信号（ｃ１
）をプリスケーラのクロック端子（以下ｃｋ端子と記す
）へ加えるとともに、第１のパルス列信号（ｃ１）の発
生時より検査時間ＴＳ前（検査時間７８とはセットアツ
プ・タイム化Ｓを保証するに足る時間の意味）に立上が
るパルスと、第１のパルス列信号（ｃ１）の発生時より
検査時間ＴＨ後（検査時間ＴＲＩとはホールド・タイム
ｔＨを保証するに足る時間）に立下がるパルスとを含む
第２のパルス列信号（ｃ２）をプリスケーラのＤ端子へ
加える工程と、動作限界のパルス幅を持つ第１のパルス列信号（ｃ１）
をプリスケーラのｃｋ線端子加えるとともに、プリスケ
ーラのぐ端子からの信号をプリスケーラのＤ端子に加え
る工程と、を備えるようにしたものである。

〔作用〕

本発明では、　第１のパルス列信号（ｃ１）の発生時よ
り検査時間Ｔ　、前に立上がるパルスと、第１のパルス
列信号（ｃ１）の発生時より検査時間ＴＨ後に立下がる
パルスとを含む第２のパルス列信号（ｃ２）をプリスケ
ーラのＤ端子へ加えることでセットアツプ・タイムとホ
ールド・タイムの検査行い、動作限界のパルス幅を持つ第１のパルス列信号（ｃ１）
をプリスケーラのｃｋ線端子加えるとともに、プリスケ
ーラのＱ端子からの信号をグリスゲーラのＤ端子に加え
ることでプリスケーラの動作周波数の検査を行なうこと
ができる。

〔実施例〕

以下、図面を用いて本発明の詳細な説明する。

第１図は本発明に係る方法を具体化したテスト装置のブ
ロック図、第２図は第１歯で示したパルスパターン発生
器の構成例を示す図、第３図は本発明の動作を示ずタイ
ムチャートである。

第１図において、１はパルスパターン発生器であり、第
１のパルス列信号Ｃ１と、第２のパルス列信号Ｃ２と、
第１のパルス列信号Ｃ１と同期したタイミング信号Ｃ３
と、を出力するものである１本発明は信号ｃｌ、　ｃ２
のパルスパターンに特徴があるが、このような信号ｃ１
．　ｃ２を具体的に発生させる手段、即ちパルスパター
ン発生器は、各種の構成をとることができるので、この
パルスパターン発生器の構成自体は限定しない。しかし
、発明を分り易くするなめ第２図にその要部構成例を示
す。

パルス列信号Ｃ１はプリスケーラ３のｃｋ端子に加えら
れ、パルス列信号Ｃ２はスイッチＳＷの一方の接点Ａを
介してプリスケーラ３のＤ端子に加えられ、プリスケー
ラ３の原端子からの信号はスイッチＳＷの別の接点Ｂを
介してＤ端子に加えられる。

２はパルスパターン検出器であり、プリスケーラ３の出
力信号、例えばＱ出力を導入するとともに、パルスパタ
ーン発生器１からタイミング信号Ｃ３も導入し、タイミ
ング信号Ｃ３に同期してプリスケーラの出力信号を検出
する。このようなパルスパターン検出器は公知の技術を
用いて構成することができるので、本明細書では具体的
な構成説明を省略する。

第３図を参照しながら本発明の詳細な説明する。

第５図に示したＤ形Ｆ／Ｆは、Ｄ入力にのみ依存する回
路であり、動作原理的には、クロック信号の立上がり時
点でのＤ端子の状態（旧（７ｈ又は１０１以下、ｈｉｇ
ｈを“１”とし、ｌｏｗを“０”とする）をクロック信
号の立上がりで出力Ｑに転送させる機能を有している。

しかし、動作限界に近い高周波領域になると、第５図に
示す各ゲート素子Ｇ、〜Ｇ５における遅延時間などが問
題となる０例えば、第５図において、Ｃ１信号が立上が
る時点ｔ１を中心として、充分なパルス幅の信号ｐａ（
第３図（３）の点線パルス）をＤ端子に加えると、ゲー
トＧ１を経由してゲートＧ２．Ｇ、に加えられる信号は
既に安定しているので、Ｃ１信号の立上がりでプリスケ
ーラは正常に動作する。しかし、信号ｐａのパルス幅を
次第に狭くして行くと、ついには、第５図のプリスケー
ラは誤動作を起こす０例えば、Ｄ端子に加えた信号がゲ
ートＧ１で遅延している間に、ｃｋ端子に加えられたク
ロック信号が先にゲー）Ｇ２．Ｇ３に到達すると誤動作
を起こす。

従って正常なフリップフロップ動作を行なうためには、
ｃｋ端子へ加える信号Ｃ１が立上がる時点をセンターに
考えると、Ｄ端子に加える信号Ｃ２として必要最小限の
パルス幅が必要である（第３図（３）のパルスル１参照
）、即ち、このパルス幅とは、信号Ｃ１の立上がり時点
より前の時間ｔｓと、後の時間ｔＨを合せたものである
。

信号Ｃ１の立上がり時点より前の時間ｔｓをセットアツ
プ・タイムと呼び、後の時間ｔＨをホールド・タイムと
呼ぶ、製造メーカは、プリスケーラの動作性能を指標す
る項目としてｔｓ値、ｔＨ（ａを用い、このｔｓとｔＨ
以上のパルス幅を持つ周波数領域では、確実に動作する
ことをユーザに保証する必要がある。

本発明は、以下の方法によりプリスケーラのｔＳとｔ　
Ｈの良否判別を行なうことができる。

即ち、パルス列信号Ｃ１の発生時より検査時間ＴＳ前に
立上がるパルスｐ２と、パルス列信号Ｃ１の発生時より
検査時間ＴＨ後に立下がるパルスｐ３を含む（この２つ
のパルスｐ２．　ｐ３の代りにこの２つのパルスを合成
したパルスｐ１であっても良い）第２のパルス列信号Ｃ
２をパルスパターン発生器１から発生させ、これをプリ
スケーラ３のＤ端子に加え、その時のプリスケーラの出
力をパルスパターン検出器２で検出すれば、プリスケー
ラのセットアツプ・タイムとホールド・タイムの良否検
査を行なうことができる。

検査時間ＴＳとは、セットアップ・タイムｔＳを保証す
るに足る時間の意味であり、通常、ＴＳ≦ｔｓである。

同じく検査時間ＴＨとは、ホールド・タイムｔＨを保証
する足る時間の意味であり、通常、ＴＨ≦ｔＨである。

これを具体的に説明する。第１図において、スイッチＳ
Ｗを接点ＡｆｆｌＪに接続する。そしてパルスパターン
発生器１から第３図（２）に示すパルス列信号Ｃ１を出
力する。このパルス列信号Ｃ１の立上がりは、例えば第
３図（１）に示す時刻ｔ１．　ｔ２．　ｔ３．であると
する。セットアップ・タイムｔＳとホールド・タイムｔ
Ｈのテスト期間（第３図（６）参照）において生ずる第
１のパルス列信号Ｃ１の発生周期は特に限定しない（通
常は一定である方が設計容易）し、また、そのパルス幅
は、プリスケーラが動作可能なパルス幅であれば良い。

一方、第２のパルス列信号Ｃ２は、この信号Ｃ１に対し
て第３図（３）のような位相関係で出力される。

即ち時刻ｔ１を中心に２つの検査時間を合せた時間幅（
ＴＳ＋ＴＨ）のパルスｐ１と、時刻ｔ２より検査時間Ｔ
Ｓ前に立上がるパルスｐ２と、時刻ｔ３より検査時間Ｔ
Ｈ後に立下がるパルスｐ３とから構成される。

なおパルスｐ２のパルス幅は、（ＴＳ＋ＴＭ）であり、
パルスｐ３のパルス幅は、（ＴＨ＋ＴＮ）である。ここ
で’ｒ、、、’ｒＮはプリスケーラが誤動作を起こさな
い充分な時間幅を意味する。即ち、パルスＯ２を加えた
際にプリスケーラが誤動作を起こした場合は、セットア
ップ・タイムｔＳを満足していない個体と断定すること
ができる。

以上のような位相間係にある信号Ｃ１とＣ２がプリスケ
ーラのＣｋ端子とＤ端子に加えられると、このプリスケ
ーラが正常に動作する個体であるとすれば、ｃｋ端子に
加えられた信号ｃ１（第３図（２））の立上がりエツジ
において、プリスケーラのＤ端子は“１”であると認識
され、この時のＤ端子の“１パレベルがプリスケーラの
Ｑ出力に現れるので、Ｑ端子は第３図（４）となる、従
って、第３図（５）に示すように信号Ｃ１に同期した検
出タイミング信号Ｃ３によりパルスパターン検出器がプ
リスケーラのＱ出力をサンプリングし、この時のレベル
（第３図（４）の０印参照）を判別することで、プリス
ケーラが、仕様通りのセットアップ・タイムｔＳ及びホ
ールド・タイムｔＨを満足する個体か否かを判別できる
。

なお、第３図では第２のパルス列信号Ｃ２として３つの
パルスｐ１〜ｐ３を含む例で説明したが、３つ総べてを
含まなくても良い０例えば、パルスｐ１だけ有する（ｐ
２．　ｐ３は無し）パルス列信号Ｃ２であっても良い、
しかしこの場合は、パルスｐ１を加えた時に、Ｑ端子の
出力が“０”となった場合（誤動作）、この検査プリス
ケーラがセットアップ・タイムｔＳを満たさないのか、
ホールド・タイムｔＨを満たさないのかの判別はできな
い。

このようにスイッチＳＷを接点Ａとし、上述したような
方法で、セットアップ・タイムｔＳと、ホールド・タイ
ムｔ　Ｈのテストを行なう。

スイッチＳＷの接点をＢに切替えた場合は、プリスケー
ラのＦ／Ｆ　（第５図参照）の−逐時性を検査すること
ができる。この場合、プリスケーラ３のＤ端子は、スイ
ッチＳＶＩを介してプリスケーラの互端子と接続される
ので、プリスケーラ３は１／２分周器として動作する。

スイッチＳＶ＋が接点Ｂとなった工程では、プリスケー
ラ３のＣｋ端子に加えられる第１のパルス列信号Ｃ１の
パルス幅は第３図（２）に示すように次第に変化する。

この場合、プリスケーラ３は１／２分周器と動作してい
るので、Ｑ端子は第３図（４）のように信号Ｃ１の立上
がりエツジがある度に変化する。

しかし、第１のパルス列信号ｃ１のパルス幅が次第に狭
くなり、成る限界を越えるとプリスケーラ３はもはや動
作しなくなる。第３図では、信号Ｃ１のパルスｐｘに対
してプリスケーラが動作できなくなった場合を示してお
り、この現象は、パルスｐ×と同期して発生する検査タ
イミング信号ｐｙにより知ることができる。即ち、パル
スパターン検出器２は、タイミング信号ｐｙの時点で、
“１゛°を検出すべきであったものが“０″を検出しな
ので、プリスケーラ３が誤動作したことを知ることがで
きる。

ここで、パルスパターン発生器１から出力されるパルス
ｐ×のパルス幅は知ることができるので、検査対象のプ
リスケーラ３の動作限界周波数を知ることができる。

プリスケーラの動作限界周波数を知る必要がなく、単に
プリスケーラが動作周波数の仕様を満たすか否かを検査
する場合は、次の方法をとることができる。即ち、予め
検査対象のプリスケーラが満たさなくてはならない信号
Ｃ１のパルス幅（動作限界のパルス幅と言う）を設定し
、このパルス幅の信号Ｃ１をプリスケーラに加え、この
ときプリスケーラのＱ出力が反転するか否かをパルスパ
ターン検出器２で検出することによってプリスケーラが
動作周波数の仕様を満足するか否かを判別できる。

この誤動作は、次の理由で発生する。第５図において、
ｃｋ端子に０→１へ変化するパルス列信号Ｃ１が加えら
れると、この変化が、ゲートＧ２→Ｇ４→Ｇ５→Ｑ端子
−Ｇ、のルートで伝達するが、その結果、ゲートＧ、か
らゲートＧ２とＧ３に加えられる信号が変化する前に、
ｃｋ端子に加えられている信号Ｃ１が１→０になってし
まうと、ゲートＧ２と０３は閉じられ、主Ｆ／Ｆ３を初
期状態にセットすることができなくなるからである。

第２図に以上に説明したパルス列信号ｃ１．　Ｃ２と検
査タイミング信号ｃ３を出力するパルスパターン発生器
の要部構成例を示す。

同図において１１は、ガリウム砒素Ｇａ　Ａｓ等の論理
素子を用いたシフトレジスタである。即ち、ガリウム砒
素ＧａＡｓを用いているので、ＥＣＬのフリップフロッ
プの周波数特性と比べて格段に高く、第３図に示したパ
ルス列信号ｃ１．　Ｃ２を容易に得ることができる。こ
のようなシフトレジスタ１１は既に市販（例えば米国ギ
ヵビットロジック社）されている。このようなシフトレ
ジスタ１１へ図示していないコンピュータより予め第３
図（２）のＣ１信号や（３）のＣ２信号のパターンデー
タを書込みクロヅク信号を加えれば、シフトレジスタ１
１からは信号ｃ１．　Ｃ２のシリアルデータが出力され
る。

〔本発明の効果〕

本発明によれば信号ｃ１．　Ｃ２として少ないパターン
数を出力し、これに同期してプリスケーラの出力信号の
単なるレベルを検出するのみで、動作限界の特性を測定
することができるので、従来のスペクトラムアナライザ
などを用いた検査方法より格段に短時間でテストを行な
うことができる。

【図面の簡単な説明】

第１図は本発明に係る方法を具体化したテスト装置のブ
ロック図、第２図は第１図で示したパルスパターン発生
器の要部構成例を示す図、第３図は本発明の動作を示す
タイムチャート、第４図は従来例を示す図、第５図はプ
リスケーラの構成例を示す図である。１・・・パルスパターン発生器、２・・・パルスパター
ン検出器、３・・・プリスケーラ。第１図第２図バターシテ−タ

Claims

【特許請求の範囲】第１のパルス列信号（ｃ１）と、第２のパルス列信号（
ｃ２）と、第１のパルス列信号（ｃ１）と同期したタイ
ミング信号（ｃ３）と、を出力するパルスパターン発生
器と、前記第２のパルス列信号（ｃ２）と、プリスケーラの＠
Ｑ＠端子からの信号とを切替えてプリスケーラのＤ端子
に導入するスイッチと、前記タイミング信号（ｃ３）に同期してプリスケーラの
出力信号を検出するパルスパターン検出器と、を備える
と共に、任意のタイミングで発生する第１のパルス列信号（ｃ１
）をプリスケーラのクロック端子（以下ｃｋ端子と記す
）へ加えるとともに、第１のパルス列信号（ｃ１）の発
生時より検査時間Ｔ＿Ｓ前（検査時間Ｔ＿Ｓとはセット
アップ・タイムｔ＿Ｓを保証するに足る時間の意味）に
立上がるパルスと、第１のパルス列信号（ｃ１）の発生
時より検査時間Ｔ＿Ｈ後（検査時間Ｔ＿Ｈとはホールド
・タイムｔ＿Ｈを保証するに足る時間）に立下がるパル
スとを含む第２のパルス列信号（ｃ２）をプリスケーラ
のＤ端子へ加える工程と、動作限界のパルス幅を持つ第１のパルス列信号（ｃ１）
をプリスケーラのｃｋ端子へ加えるとともに、プリスケ
ーラの＠Ｑ＠端子からの信号をプリスケーラのＤ端子に
加える工程と、を備えたプリスケーラのテスト方法。