JPH04265873A - 遅延時間測定回路付論理回路 - Google Patents
遅延時間測定回路付論理回路Info
- Publication number
- JPH04265873A JPH04265873A JP3027034A JP2703491A JPH04265873A JP H04265873 A JPH04265873 A JP H04265873A JP 3027034 A JP3027034 A JP 3027034A JP 2703491 A JP2703491 A JP 2703491A JP H04265873 A JPH04265873 A JP H04265873A
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- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- delay time
- logic circuit
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は遅延時間測定回路付論理
回路に関する。
回路に関する。
【０００２】
【従来の技術】従来、この種の論理回路は、遅延時間測
定回路が付加されていなかった。
定回路が付加されていなかった。
【０００３】
【発明が解決しようとする課題】上述した従来の論理回
路は、遅延時間測定回路が付加されていない為、該論理
回路の遅延時間を正確に測定する事ができないという欠
点がある。
路は、遅延時間測定回路が付加されていない為、該論理
回路の遅延時間を正確に測定する事ができないという欠
点がある。
【０００４】
【課題を解決するための手段】本発明の遅延時間測定回
路付論理回路は、論理回路の入力前段と出力後段にレジ
スタ回路を付加し、さらに遅延時間の比較参照の為に該
論理回路の入力から出力へ該論理回路を通らないパスを
有している。
路付論理回路は、論理回路の入力前段と出力後段にレジ
スタ回路を付加し、さらに遅延時間の比較参照の為に該
論理回路の入力から出力へ該論理回路を通らないパスを
有している。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。 遅延時間の測定対象である論理回路１の入力前段には、
通常入力３１と遅延時間測定テストデータ入力１１を切
換える為のセレクタ回路３０が付加される。さらにセレ
クタ回路３０のテストデータ入力にはレジスタ回路１０
が挿入されている。テストデータ入力１１からのデータ
をレジスタ回路１０に取り込み出力する為の制御は、テ
ストクロックＡ１２を用いて行なう。又、通常入力３１
とテストデータ入力の切変えは、テストモード入力３２
を用いて行なう。
る。図１は本発明の一実施例を示すブロック図である。 遅延時間の測定対象である論理回路１の入力前段には、
通常入力３１と遅延時間測定テストデータ入力１１を切
換える為のセレクタ回路３０が付加される。さらにセレ
クタ回路３０のテストデータ入力にはレジスタ回路１０
が挿入されている。テストデータ入力１１からのデータ
をレジスタ回路１０に取り込み出力する為の制御は、テ
ストクロックＡ１２を用いて行なう。又、通常入力３１
とテストデータ入力の切変えは、テストモード入力３２
を用いて行なう。
【０００６】論理回路１の出力後段には、論理回路１の
入力からのリファレンスパス３３の信号を切変える為の
セレクタ回路４０が付加され、その切換えはリファレン
スモード入力４１を用いて行なう。セレクタ回路４０の
出力は、通常出力４２とテストデータ出力を取り込む為
のレジスタ回路２０の入力に接続される。レジスタ回路
２０への取り込み出力の制御は、テストクロックＢ２１
を用いて行なわれ、テストデータ出力２２において観測
される。通常に論理回路１を用いる時は、セレクタ回路
３０の出力をテストモード入力３２によって通常入力３
１の信号に選択し、セレクタ回路４０の出力をリファレ
ンスモード入力４１によって論理回路１の出力信号に選
択する事により通常入力３１→セレクタ回路３０→論理
回路１→セレクタ回路４０→通常出力４２のパスを生成
する。
入力からのリファレンスパス３３の信号を切変える為の
セレクタ回路４０が付加され、その切換えはリファレン
スモード入力４１を用いて行なう。セレクタ回路４０の
出力は、通常出力４２とテストデータ出力を取り込む為
のレジスタ回路２０の入力に接続される。レジスタ回路
２０への取り込み出力の制御は、テストクロックＢ２１
を用いて行なわれ、テストデータ出力２２において観測
される。通常に論理回路１を用いる時は、セレクタ回路
３０の出力をテストモード入力３２によって通常入力３
１の信号に選択し、セレクタ回路４０の出力をリファレ
ンスモード入力４１によって論理回路１の出力信号に選
択する事により通常入力３１→セレクタ回路３０→論理
回路１→セレクタ回路４０→通常出力４２のパスを生成
する。
【０００７】次に図２に示すタイムチャートを用いて論
理回路１の遅延時間を測定する方法について説明する。 初めにテストモード入力３２によってセレクタ回路３０
を切換えてテストデータ入力１１側の信号を選択する。 又、リファレンスモード入力４１によってセレクタ回路
４０を切換えてリファレンスパス３３の信号を選択する
。さて、テストクロックＡ１２の信号を立上げるとテス
トデータ入力１１の信号がレジスタ回路１０に取り込ま
れ次段のセレクタ回路３０を通り、リファレンスパス３
３を経由してセレクタ回路４０を通ってレジスタ回路４
０のデータ入力に伝搬する。
理回路１の遅延時間を測定する方法について説明する。 初めにテストモード入力３２によってセレクタ回路３０
を切換えてテストデータ入力１１側の信号を選択する。 又、リファレンスモード入力４１によってセレクタ回路
４０を切換えてリファレンスパス３３の信号を選択する
。さて、テストクロックＡ１２の信号を立上げるとテス
トデータ入力１１の信号がレジスタ回路１０に取り込ま
れ次段のセレクタ回路３０を通り、リファレンスパス３
３を経由してセレクタ回路４０を通ってレジスタ回路４
０のデータ入力に伝搬する。
【０００８】その後テストクロックＢ２１の信号を立上
げるとレジスタ回路４０に伝搬した信号が取り込まれテ
ストデータ出力２２に出力される。そこで、テストクロ
ックＢ２１の信号を立上げる時間をテストクロックＡ１
２の信号を立上げた時間に近づけて行くとレジスタ回路
２０のデータ入力への信号伝搬が間に合わず、レジスタ
回路２０に信号が取り込めないポイントがある。その時
のテストクロックＡ１２の信号の立上がりからテストク
ロックＢ２１の信号の立上がりまでの遅延時間ｔｐｄ１
はレジスタ回路１０のテストクロックＡ１２からの遅延
時間，セレクタ回路３０の遅延時間，セレクタ回路４０
の遅延時間、及びレジスタ回路２０のセットアップ時間
の和を表わす。
げるとレジスタ回路４０に伝搬した信号が取り込まれテ
ストデータ出力２２に出力される。そこで、テストクロ
ックＢ２１の信号を立上げる時間をテストクロックＡ１
２の信号を立上げた時間に近づけて行くとレジスタ回路
２０のデータ入力への信号伝搬が間に合わず、レジスタ
回路２０に信号が取り込めないポイントがある。その時
のテストクロックＡ１２の信号の立上がりからテストク
ロックＢ２１の信号の立上がりまでの遅延時間ｔｐｄ１
はレジスタ回路１０のテストクロックＡ１２からの遅延
時間，セレクタ回路３０の遅延時間，セレクタ回路４０
の遅延時間、及びレジスタ回路２０のセットアップ時間
の和を表わす。
【０００９】次にリファレンスモード入力４１によって
セレクタ回路４０を切換えて論理回路１の出力信号を選
択して、上述したと同様な操作を行なった時のテストク
ロックＡ１２の信号の立上がりからテストクロックＢ２
１の信号の立上がりまでの遅延時間ｔｐｄ２は、レジス
タ回路１０のテストクロックＡ１２からの遅延時間，セ
レクタ回路３０の遅延時間，論理回路１の遅延時間，セ
レクタ回路４０の遅延時間，及びレジスタ回路２０のセ
ットアップ時間の和を表わす。従ってｔｐｄ２とｔｐｄ
１の遅延時間の差はまさしく論理回路１の遅延時間に他
ならない。なお、論理回路１への通常入力にレジスタ回
路が付加していても実使用上問題がない時は、セレクタ
回路３０は無くても良い。
セレクタ回路４０を切換えて論理回路１の出力信号を選
択して、上述したと同様な操作を行なった時のテストク
ロックＡ１２の信号の立上がりからテストクロックＢ２
１の信号の立上がりまでの遅延時間ｔｐｄ２は、レジス
タ回路１０のテストクロックＡ１２からの遅延時間，セ
レクタ回路３０の遅延時間，論理回路１の遅延時間，セ
レクタ回路４０の遅延時間，及びレジスタ回路２０のセ
ットアップ時間の和を表わす。従ってｔｐｄ２とｔｐｄ
１の遅延時間の差はまさしく論理回路１の遅延時間に他
ならない。なお、論理回路１への通常入力にレジスタ回
路が付加していても実使用上問題がない時は、セレクタ
回路３０は無くても良い。
【００１０】
【発明の効果】以上説明したように本発明は、論理回路
の入力前段と出力後段にレジスタ回路を付加し、さらに
遅延時間の比較参照の為に該論理回路の入力から出力へ
該論理回路を通らないパスを設けてやる事により、該論
理回路の遅延時間を正確に測定できる効果がある。
の入力前段と出力後段にレジスタ回路を付加し、さらに
遅延時間の比較参照の為に該論理回路の入力から出力へ
該論理回路を通らないパスを設けてやる事により、該論
理回路の遅延時間を正確に測定できる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の動作を説明するためのタイムチャートで
ある。
ある。
【符号の説明】
１ 論理回路
１０，２０ レジスタ回路
３０ セレクタ回路
３３ リファレンスパス
４０ セレクタ回路
Claims (1)
- 【請求項１】 集積回路内部の特定の論理回路の遅延
時間を測定する為に該論理回路の入力前段と出力後段に
レジスタ回路を付加し、さらに遅延時間の比較参照の為
に該論理回路の入力から出力へ該論理回路を通らないパ
スを設けた事を特徴とする遅延時間測定回路付論理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027034A JPH04265873A (ja) | 1991-02-21 | 1991-02-21 | 遅延時間測定回路付論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027034A JPH04265873A (ja) | 1991-02-21 | 1991-02-21 | 遅延時間測定回路付論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04265873A true JPH04265873A (ja) | 1992-09-22 |
Family
ID=12209787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3027034A Pending JPH04265873A (ja) | 1991-02-21 | 1991-02-21 | 遅延時間測定回路付論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04265873A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0792235A (ja) * | 1993-09-25 | 1995-04-07 | Nec Corp | 半導体装置及びその遅延時間測定方法 |
| JP2001266593A (ja) * | 2000-03-23 | 2001-09-28 | Oki Micro Design Co Ltd | 半導体集積回路 |
| CN103163449A (zh) * | 2013-04-01 | 2013-06-19 | 河海大学常州校区 | 信号电路时延检测系统 |
-
1991
- 1991-02-21 JP JP3027034A patent/JPH04265873A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0792235A (ja) * | 1993-09-25 | 1995-04-07 | Nec Corp | 半導体装置及びその遅延時間測定方法 |
| JP2001266593A (ja) * | 2000-03-23 | 2001-09-28 | Oki Micro Design Co Ltd | 半導体集積回路 |
| CN103163449A (zh) * | 2013-04-01 | 2013-06-19 | 河海大学常州校区 | 信号电路时延检测系统 |
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