JPH06160490A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06160490A JPH06160490A JP4317399A JP31739992A JPH06160490A JP H06160490 A JPH06160490 A JP H06160490A JP 4317399 A JP4317399 A JP 4317399A JP 31739992 A JP31739992 A JP 31739992A JP H06160490 A JPH06160490 A JP H06160490A
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- Japan
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- signal
- test
- input terminal
- input
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Abstract
(57)【要約】
【目的】 信号入力端子、クロック入力端子及びリセッ
ト入力端子の各入力バッファのテストを、テスト専用の
出力端子を新たに設けることなく実施する。 【構成】 半導体装置１は、テスト信号処理回路７を備
えており、各信号入力端子２にテスト信号が与えられ、
各入力バッファ２ａから出力された信号を受けてテスト
出力信号として出力する。マルチプレクサ９は、内部回
路６の１出力と、テスト信号処理回路７からのテスト出
力信号とが与えられ、このうち一方を出力する。マルチ
プレクサ１０は、マルチプレクサ９の出力と、クロック
入力端子３の入力バッファ３ａのテスト出力信号となる
ＮＡＮＤゲート８1 の出力とが与えられ、このうちいず
れか一方を出力する。リセット入力端子４の入力バッフ
ァ４ａのテスト出力信号となるＮＡＮＤゲート８2 の出
力信号によって、マルチプレクサ１０の選択制御信号と
する。
ト入力端子の各入力バッファのテストを、テスト専用の
出力端子を新たに設けることなく実施する。 【構成】 半導体装置１は、テスト信号処理回路７を備
えており、各信号入力端子２にテスト信号が与えられ、
各入力バッファ２ａから出力された信号を受けてテスト
出力信号として出力する。マルチプレクサ９は、内部回
路６の１出力と、テスト信号処理回路７からのテスト出
力信号とが与えられ、このうち一方を出力する。マルチ
プレクサ１０は、マルチプレクサ９の出力と、クロック
入力端子３の入力バッファ３ａのテスト出力信号となる
ＮＡＮＤゲート８1 の出力とが与えられ、このうちいず
れか一方を出力する。リセット入力端子４の入力バッフ
ァ４ａのテスト出力信号となるＮＡＮＤゲート８2 の出
力信号によって、マルチプレクサ１０の選択制御信号と
する。
Description
【０００１】
【産業上の利用分野】各入力端子に接続された入力バッ
ファのテストを行う回路を備えた半導体装置に関するも
のである。
ファのテストを行う回路を備えた半導体装置に関するも
のである。
【０００２】
【従来の技術】従来の半導体装置における一般的な回路
構成を図２に示す。半導体装置２０は、多数の信号入力
端子２１、クロック入力端子２２及びリセット入力端子
２３を備えており、この各入力端子は、それぞれ入力バ
ッファ２１ａ，２２ａ，２３ａを介して内部回路２４に
接続されている。また、各信号入力端子２１の入力バッ
ファ２１ａのテストを行うために必要なテスト信号処理
回路２５が設けられており、入力バッファ２１ａの出力
側に、この内部回路２４と並列に接続されている。
構成を図２に示す。半導体装置２０は、多数の信号入力
端子２１、クロック入力端子２２及びリセット入力端子
２３を備えており、この各入力端子は、それぞれ入力バ
ッファ２１ａ，２２ａ，２３ａを介して内部回路２４に
接続されている。また、各信号入力端子２１の入力バッ
ファ２１ａのテストを行うために必要なテスト信号処理
回路２５が設けられており、入力バッファ２１ａの出力
側に、この内部回路２４と並列に接続されている。
【０００３】このテスト信号処理回路２５は、ＮＡＮＤ
ゲート２６を図示のように一連に接続した、いわゆるＮ
ＡＮＤ−ＴＲＥＥを形成しており、各信号入力端子から
それぞれ入力されたテスト入力信号を受けて、その結果
を１つのテスト出力信号として出力するものである。こ
のテスト出力信号は、マルチプレクサ２７を介して、図
示の例では最下部の出力端子２８T に与えられ、このテ
スト出力信号を検出することにより、各入力バッファ２
１ａの検査を行っている。
ゲート２６を図示のように一連に接続した、いわゆるＮ
ＡＮＤ−ＴＲＥＥを形成しており、各信号入力端子から
それぞれ入力されたテスト入力信号を受けて、その結果
を１つのテスト出力信号として出力するものである。こ
のテスト出力信号は、マルチプレクサ２７を介して、図
示の例では最下部の出力端子２８T に与えられ、このテ
スト出力信号を検出することにより、各入力バッファ２
１ａの検査を行っている。
【０００４】このマルチプレクサ２７は、テスト出力信
号と内部回路２４からの１本の出力信号とを受け、内部
回路２４で発生する選択制御信号に基づいて、このうち
いずれか一方の信号を選択的に出力する機構となってい
る。このようにマルチプレクサ２７を用いてテスト出力
信号と内部回路２４の出力信号とを切り替えることで、
テスト専用の出力端子を別に設けることなく、限られた
数の出力端子２８の有効利用が計られている。
号と内部回路２４からの１本の出力信号とを受け、内部
回路２４で発生する選択制御信号に基づいて、このうち
いずれか一方の信号を選択的に出力する機構となってい
る。このようにマルチプレクサ２７を用いてテスト出力
信号と内部回路２４の出力信号とを切り替えることで、
テスト専用の出力端子を別に設けることなく、限られた
数の出力端子２８の有効利用が計られている。
【０００５】
【発明が解決しようとする課題】しかし、このような回
路構成では、例えばリセット入力端子２３の入力バッフ
ァ２３ａのテストを実行しようとすると、リセット入力
端子２３から入力されたテスト信号によって内部回路２
４がリセット状態となる。内部回路２４がリセット状態
となった場合には、通常、マルチプレクサ２７が選択制
御信号によって内部回路側に切り替わるように回路設計
されているため、出力端子２８T には内部回路２４の出
力信号が与えられることになり、このため入力バッファ
２３ａの出力信号を検査することはできなかった。
路構成では、例えばリセット入力端子２３の入力バッフ
ァ２３ａのテストを実行しようとすると、リセット入力
端子２３から入力されたテスト信号によって内部回路２
４がリセット状態となる。内部回路２４がリセット状態
となった場合には、通常、マルチプレクサ２７が選択制
御信号によって内部回路側に切り替わるように回路設計
されているため、出力端子２８T には内部回路２４の出
力信号が与えられることになり、このため入力バッファ
２３ａの出力信号を検査することはできなかった。
【０００６】また、クロック入力端子２２の入力バッフ
ァ２２ａのテストを行うには、入力バッファ２２ａの出
力が内部回路２４を通して検出されるため、クロック入
力端子２２には複雑なテストパターン信号を入力しなけ
ればならないという欠点があった。
ァ２２ａのテストを行うには、入力バッファ２２ａの出
力が内部回路２４を通して検出されるため、クロック入
力端子２２には複雑なテストパターン信号を入力しなけ
ればならないという欠点があった。
【０００７】本発明は、これらの課題を解決すべくなさ
れたものであり、その目的は、信号入力端子、クロック
入力端子、及びリセット入力端子の各入力バッファのテ
ストをテスト専用の出力端子を新たに設けることなく、
これら各入力バッファのテストを容易に行い得る回路を
備えた半導体装置を提供することにある。
れたものであり、その目的は、信号入力端子、クロック
入力端子、及びリセット入力端子の各入力バッファのテ
ストをテスト専用の出力端子を新たに設けることなく、
これら各入力バッファのテストを容易に行い得る回路を
備えた半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明にかかる半導体装
置は、複数の信号入力端子、クロック入力端子及びリセ
ット入力端子を有し、これら各入力端子がそれぞれ入力
バッファを介して内部回路に接続された半導体装置にお
いて、各信号入力端子の各入力バッファから出力された
信号を受けて、所定の論理演算を行い、その結果をテス
ト出力信号として出力するテスト信号処理回路と、この
テスト出力信号と内部回路の出力信号とが与えられ、こ
の内部回路から与えられる選択制御信号に基づき、この
うちいずれか一方を出力する第１の選択回路と、第１の
選択回路の出力信号と、クロック入力端子における入力
バッファの出力側に接続された論理ゲートの出力信号と
が与えられ、リセット入力端子における入力バッファの
出力側に接続された論理ゲートの出力信号に基づき、こ
のうちいずれか一方を出力する第２の選択回路とを備え
たものとして構成する。
置は、複数の信号入力端子、クロック入力端子及びリセ
ット入力端子を有し、これら各入力端子がそれぞれ入力
バッファを介して内部回路に接続された半導体装置にお
いて、各信号入力端子の各入力バッファから出力された
信号を受けて、所定の論理演算を行い、その結果をテス
ト出力信号として出力するテスト信号処理回路と、この
テスト出力信号と内部回路の出力信号とが与えられ、こ
の内部回路から与えられる選択制御信号に基づき、この
うちいずれか一方を出力する第１の選択回路と、第１の
選択回路の出力信号と、クロック入力端子における入力
バッファの出力側に接続された論理ゲートの出力信号と
が与えられ、リセット入力端子における入力バッファの
出力側に接続された論理ゲートの出力信号に基づき、こ
のうちいずれか一方を出力する第２の選択回路とを備え
たものとして構成する。
【０００９】
【作用】各信号入力端子の入力バッファのテストを行う
場合、テスト信号処理回路から出力されるテスト出力信
号は、マルチプレクサ等で構成する第１及び第２の選択
回路を介して、所定の出力端子で直接検出される。ま
た、クロック入力端子における入力バッファの出力側に
接続された論理ゲートの出力信号は、この入力バッファ
のテスト時のテスト出力信号となり、この信号は第２の
選択回路に直接与えられる。従って、この第２の選択回
路において、この信号を選択して出力させれば、前述し
た同じ出力端子でこの出力信号が検出される。
場合、テスト信号処理回路から出力されるテスト出力信
号は、マルチプレクサ等で構成する第１及び第２の選択
回路を介して、所定の出力端子で直接検出される。ま
た、クロック入力端子における入力バッファの出力側に
接続された論理ゲートの出力信号は、この入力バッファ
のテスト時のテスト出力信号となり、この信号は第２の
選択回路に直接与えられる。従って、この第２の選択回
路において、この信号を選択して出力させれば、前述し
た同じ出力端子でこの出力信号が検出される。
【００１０】一方、この第２の選択回路には、リッセト
入力端子における入力バッファの出力側に接続された論
理ゲートの出力信号が、選択制御信号として与えられる
が、この信号は、入力バッファのテスト時のテスト出力
信号となる。従って、第２の選択回路から出力される信
号が切り替わったか否かで、このテスト出力信号が間接
的に検出される。
入力端子における入力バッファの出力側に接続された論
理ゲートの出力信号が、選択制御信号として与えられる
が、この信号は、入力バッファのテスト時のテスト出力
信号となる。従って、第２の選択回路から出力される信
号が切り替わったか否かで、このテスト出力信号が間接
的に検出される。
【００１１】このように、いづれも同じ出力端子を利用
して、各入力端子の入力バッファのテストが実行され
る。
して、各入力端子の入力バッファのテストが実行され
る。
【００１２】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。図１に発明にかかる半導体装置の回路構成を
示す。半導体装置１は、多数の信号入力端子２、クロッ
ク入力端子３及びリセット入力端子４を有し、各入力端
子は、それぞれ入力バッファ２ａ，３ａ，４ａを介して
内部回路６に接続されている。この内部回路６の出力側
は、直接又は間接的に、出力バッファ５ａを介して多数
の出力端子５、５T に接続されている。
説明する。図１に発明にかかる半導体装置の回路構成を
示す。半導体装置１は、多数の信号入力端子２、クロッ
ク入力端子３及びリセット入力端子４を有し、各入力端
子は、それぞれ入力バッファ２ａ，３ａ，４ａを介して
内部回路６に接続されている。この内部回路６の出力側
は、直接又は間接的に、出力バッファ５ａを介して多数
の出力端子５、５T に接続されている。
【００１３】また、半導体装置１は入力バッファ２ａの
テストを行うために必要なテスト信号処理回路７を備え
ており、入力バッファ２ａの出力側に対し、内部回路６
と並列に接続されている。
テストを行うために必要なテスト信号処理回路７を備え
ており、入力バッファ２ａの出力側に対し、内部回路６
と並列に接続されている。
【００１４】このテスト信号処理回路７は、各入力バッ
ファ２ａ毎に、入力バッファ２ａの出力信号を２入力の
うちの一方の入力信号とするＮＡＮＤゲート８を備え、
前段のＮＡＮＤゲート８の出力を後段のＮＡＮＤゲート
８の残る一方の入力信号とし、多数のＮＡＮＤゲート８
を一連に接続した、いわゆるＮＡＮＤ−ＴＲＥＥを構成
している。このテスト信号処理回路７は、各信号入力端
子２にそれぞれテスト信号が入力された際、各入力バッ
ファ２ａから出力された信号を受けて、その演算結果を
１本のテスト出力信号として出力するものである。この
テスト信号処理回路７の出力は、内部回路６から出力さ
れる１本の信号ラインと共にマルチプレクサ９に接続さ
れている。
ファ２ａ毎に、入力バッファ２ａの出力信号を２入力の
うちの一方の入力信号とするＮＡＮＤゲート８を備え、
前段のＮＡＮＤゲート８の出力を後段のＮＡＮＤゲート
８の残る一方の入力信号とし、多数のＮＡＮＤゲート８
を一連に接続した、いわゆるＮＡＮＤ−ＴＲＥＥを構成
している。このテスト信号処理回路７は、各信号入力端
子２にそれぞれテスト信号が入力された際、各入力バッ
ファ２ａから出力された信号を受けて、その演算結果を
１本のテスト出力信号として出力するものである。この
テスト信号処理回路７の出力は、内部回路６から出力さ
れる１本の信号ラインと共にマルチプレクサ９に接続さ
れている。
【００１５】このマルチプレクサ９は、内部回路６で発
生される選択制御信号に基づいて、この入力された２つ
の信号のうちの一方を出力する。また、このマルチプレ
クサ９の出力は、入力バッファ３ａのテスト出力信号と
なるＮＡＮＤゲート８1 の出力と共に、マルチプレクサ
１０に与えられる。マルチプレクサ１０は、入力バッフ
ァ４ａのテスト出力信号となるＮＡＮＤゲート８2 から
の出力信号を選択制御信号とし、入力された２つの信号
のうちの一方を出力するものである。
生される選択制御信号に基づいて、この入力された２つ
の信号のうちの一方を出力する。また、このマルチプレ
クサ９の出力は、入力バッファ３ａのテスト出力信号と
なるＮＡＮＤゲート８1 の出力と共に、マルチプレクサ
１０に与えられる。マルチプレクサ１０は、入力バッフ
ァ４ａのテスト出力信号となるＮＡＮＤゲート８2 から
の出力信号を選択制御信号とし、入力された２つの信号
のうちの一方を出力するものである。
【００１６】次に、以上のように構成する半導体装置１
において、各入力バッファ２ａ，３ａ，４ａのテストを
行う方法について説明する。信号入力端子２の入力バッ
ファ２ａについてテストを行う場合には、各信号入力端
子２にそれぞれ所定のテスト信号を入力すると、テスト
信号処理回路７においてＮＡＮＤ−ＴＲＥＥを構成する
各ＮＡＮＤゲート８に、各入力バッファ２ａの出力が与
えられる。テスト信号処理回路７からは、このＮＡＮＤ
−ＴＲＥＥにおける論理演算結果としてのテスト出力信
号が出力される。このテスト出力信号はマルチプレクサ
９に与えられるため、マルチプレクサ９の選択制御信号
によって、このマルチプレクサ９からはこのテスト出力
信号が選択的に出力されるように設定しておく。また、
マルチプレクサ１０では、マルチプレクサ１０の選択制
御信号となるＮＡＮＤゲート８2 からの出力によって、
マルチプレクサ９の出力信号が出力されるように設定し
ておく。これらの設定によって、テスト信号処理回路７
から出力されたテスト出力信号は、マルチプレクサ９及
びマルチプレクサ１０を介して出力端子５T に与えられ
ることになる。
において、各入力バッファ２ａ，３ａ，４ａのテストを
行う方法について説明する。信号入力端子２の入力バッ
ファ２ａについてテストを行う場合には、各信号入力端
子２にそれぞれ所定のテスト信号を入力すると、テスト
信号処理回路７においてＮＡＮＤ−ＴＲＥＥを構成する
各ＮＡＮＤゲート８に、各入力バッファ２ａの出力が与
えられる。テスト信号処理回路７からは、このＮＡＮＤ
−ＴＲＥＥにおける論理演算結果としてのテスト出力信
号が出力される。このテスト出力信号はマルチプレクサ
９に与えられるため、マルチプレクサ９の選択制御信号
によって、このマルチプレクサ９からはこのテスト出力
信号が選択的に出力されるように設定しておく。また、
マルチプレクサ１０では、マルチプレクサ１０の選択制
御信号となるＮＡＮＤゲート８2 からの出力によって、
マルチプレクサ９の出力信号が出力されるように設定し
ておく。これらの設定によって、テスト信号処理回路７
から出力されたテスト出力信号は、マルチプレクサ９及
びマルチプレクサ１０を介して出力端子５T に与えられ
ることになる。
【００１７】また、クロック入力端子３の入力バッファ
３ａのテストの際には、ＮＡＮＤゲート８2 から出力さ
れる選択制御信号を操作して、マルチプレクサ１０から
は、ＮＡＮＤゲート８1 からのテスト出力信号が選択的
に出力されるように設定しておく。このような状態に設
定し、クロック入力端子３にテスト信号を入力すると、
ＮＡＮＤゲート８1 からこのテスト出力信号が出力さ
れ、この信号はマルチプレクサ１０を介して出力端子５
T に与えられる。
３ａのテストの際には、ＮＡＮＤゲート８2 から出力さ
れる選択制御信号を操作して、マルチプレクサ１０から
は、ＮＡＮＤゲート８1 からのテスト出力信号が選択的
に出力されるように設定しておく。このような状態に設
定し、クロック入力端子３にテスト信号を入力すると、
ＮＡＮＤゲート８1 からこのテスト出力信号が出力さ
れ、この信号はマルチプレクサ１０を介して出力端子５
T に与えられる。
【００１８】さらに、リセット入力端子４の入力バッフ
ァ４ａのテストは、このリセット入力端子４のＮＡＮＤ
ゲート８2 から出力されるテスト出力信号によって、マ
ルチプレクサ１０の出力が切り替わることを利用して実
施する。即ち、このテストの際、リセット入力端子４に
テスト信号を入力すると、入力バッファ４ａのＮＡＮＤ
ゲート８2 から出力されるテスト出力信号は、選択制御
信号としてマルチプレクサ１０に与えられる。マルチプ
レクサ１０はこの選択制御信号を受けて出力が切り替わ
るので、出力端子５T において、マルチプレクサ９から
の出力とＮＡＮＤゲート８1 からの出力のうち、いずれ
の信号が出力されているかを検出することにより、入力
バッファ４ａのテストを間接的に行うことができる。
ァ４ａのテストは、このリセット入力端子４のＮＡＮＤ
ゲート８2 から出力されるテスト出力信号によって、マ
ルチプレクサ１０の出力が切り替わることを利用して実
施する。即ち、このテストの際、リセット入力端子４に
テスト信号を入力すると、入力バッファ４ａのＮＡＮＤ
ゲート８2 から出力されるテスト出力信号は、選択制御
信号としてマルチプレクサ１０に与えられる。マルチプ
レクサ１０はこの選択制御信号を受けて出力が切り替わ
るので、出力端子５T において、マルチプレクサ９から
の出力とＮＡＮＤゲート８1 からの出力のうち、いずれ
の信号が出力されているかを検出することにより、入力
バッファ４ａのテストを間接的に行うことができる。
【００１９】以上のようにして、各入力端子の入力バッ
ファ２ａ，３ａ，４ａのテストを実施することができ、
しかも、テスト出力信号を検出する出力端子として、従
来と同様に出力端子５T の１つで測定が実施できるの
で、新たなテスト用の信号出力端子を設けることなく実
施することが可能である。
ファ２ａ，３ａ，４ａのテストを実施することができ、
しかも、テスト出力信号を検出する出力端子として、従
来と同様に出力端子５T の１つで測定が実施できるの
で、新たなテスト用の信号出力端子を設けることなく実
施することが可能である。
【００２０】また、これらのテスト終了後、各選択制御
信号の設定によって、出力端子５T には、マルチプレク
サ９、１０を介して内部回路６の１つの出力信号が与え
られるように各選択制御信号を設定する。これによって
出力端子５T を、他の出力端子５と同様に、内部回路６
の１つの出力が与えられる出力端子として、他の出力端
子と同様に利用できる。
信号の設定によって、出力端子５T には、マルチプレク
サ９、１０を介して内部回路６の１つの出力信号が与え
られるように各選択制御信号を設定する。これによって
出力端子５T を、他の出力端子５と同様に、内部回路６
の１つの出力が与えられる出力端子として、他の出力端
子と同様に利用できる。
【００２１】本実施例では、テスト信号処理回路を「Ｎ
ＡＮＤ−ＴＲＥＥ」で構成する例を示したが、ＮＯＲゲ
ートを組み合わせて構成するなど、各信号入力端子に入
力されたテスト信号を受けて、その所定の論理演算結果
を出力する回路構成であれば、何等限定するものではな
い。
ＡＮＤ−ＴＲＥＥ」で構成する例を示したが、ＮＯＲゲ
ートを組み合わせて構成するなど、各信号入力端子に入
力されたテスト信号を受けて、その所定の論理演算結果
を出力する回路構成であれば、何等限定するものではな
い。
【００２２】
【発明の効果】以上説明したように、本発明にかかる半
導体装置は、このようにテスト信号処理回路、第１の選
択回路、及び第２の選択回路を備えたので、各信号入力
端子における入力バッファのテスト出力信号は、テスト
信号処理回路から出力され、第１及び第２の選択回路を
介して検出できる。また、クロック入力端子における入
力バッファのテスト出力信号は、入力バッファの出力側
に接続された論理ゲートから出力され、第２の選択回路
を介して検出できる。さらに、リセット入力端子の入力
バッファのテスト出力信号については、この入力バッフ
ァの出力側に接続された論理ゲートから出力され、第２
の選択回路の選択制御信号となっているので、第２の選
択回路からはいずれの信号が出力されているか、即ち、
出力信号の切り換えの有無を検出することにより、この
入力バッファのテストを間接的に実施することができ
る。
導体装置は、このようにテスト信号処理回路、第１の選
択回路、及び第２の選択回路を備えたので、各信号入力
端子における入力バッファのテスト出力信号は、テスト
信号処理回路から出力され、第１及び第２の選択回路を
介して検出できる。また、クロック入力端子における入
力バッファのテスト出力信号は、入力バッファの出力側
に接続された論理ゲートから出力され、第２の選択回路
を介して検出できる。さらに、リセット入力端子の入力
バッファのテスト出力信号については、この入力バッフ
ァの出力側に接続された論理ゲートから出力され、第２
の選択回路の選択制御信号となっているので、第２の選
択回路からはいずれの信号が出力されているか、即ち、
出力信号の切り換えの有無を検出することにより、この
入力バッファのテストを間接的に実施することができ
る。
【００２３】また、このような回路構成とすることによ
り、従来の回路構成に大幅な変更を加えることなく、僅
かな変更で容易に構成することができる。しかも、テス
ト出力信号は、常に第２の選択回路から出力されること
になるので、テスト用の信号出力端子を新たに増設する
ことなく、各入力バッファのテストを実施することが可
能となる。
り、従来の回路構成に大幅な変更を加えることなく、僅
かな変更で容易に構成することができる。しかも、テス
ト出力信号は、常に第２の選択回路から出力されること
になるので、テスト用の信号出力端子を新たに増設する
ことなく、各入力バッファのテストを実施することが可
能となる。
【図１】本発明にかかる半導体装置の回路構成を示す回
路図である。
路図である。
【図２】従来の半導体装置の回路構成を示す回路図であ
る。
る。
１…半導体装置、２…信号入力端子、３…クロック入力
端子、４…リセット入力端子、２ａ，３ａ，４ａ…入力
バッファ、６…内部回路、７…テスト信号処理回路、９
…マルチプレクサ（第１の選択回路）、１０…マルチプ
レクサ（第２の選択回路）。
端子、４…リセット入力端子、２ａ，３ａ，４ａ…入力
バッファ、６…内部回路、７…テスト信号処理回路、９
…マルチプレクサ（第１の選択回路）、１０…マルチプ
レクサ（第２の選択回路）。
Claims (1)
- 【請求項１】 複数の信号入力端子、クロック入力端子
及びリセット入力端子を有し、これら各入力端子がそれ
ぞれ入力バッファを介して内部回路に接続された半導体
装置において、 前記各信号入力端子の各入力バッファから出力された信
号を受けて、所定の論理演算を行い、その結果をテスト
出力信号として出力するテスト信号処理回路と、 前記
テスト出力信号と前記内部回路の出力信号とが与えら
れ、この内部回路から与えられる選択制御信号に基づ
き、このうちいずれか一方を出力する第１の選択回路
と、 前記第１の選択回路の出力信号と、前記クロック入力端
子における入力バッファの出力側に接続された論理ゲー
トの出力信号とが与えられ、前記リセット入力端子にお
ける入力バッファの出力側に接続された論理ゲートの出
力信号に基づき、このうちいずれか一方を出力する第２
の選択回路とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317399A JPH06160490A (ja) | 1992-11-26 | 1992-11-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317399A JPH06160490A (ja) | 1992-11-26 | 1992-11-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06160490A true JPH06160490A (ja) | 1994-06-07 |
Family
ID=18087815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4317399A Pending JPH06160490A (ja) | 1992-11-26 | 1992-11-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06160490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114968910A (zh) * | 2022-07-29 | 2022-08-30 | 中国人民解放军国防科技大学 | 一种电路功能可裁剪的数字信号处理芯片 |
-
1992
- 1992-11-26 JP JP4317399A patent/JPH06160490A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114968910A (zh) * | 2022-07-29 | 2022-08-30 | 中国人民解放军国防科技大学 | 一种电路功能可裁剪的数字信号处理芯片 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent (=grant) or registration of utility model |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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