JP2885126B2 - 入力試験回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入力試験回路に関し、特
にマイクロプロセッサまたはマイクロコントローラ等を
形成する半導体集積回路に適用される、入力電圧測定用
として使用される入力試験回路に関する。

【０００２】

【従来の技術】従来、一般にマイクロプロセッサまたは
マイクロコントローラ等の、半導体集積回路を構成要素
とするシステムにおいては、当該システムの内部回路に
おいて外部からの入力レベルを判定し、対応するレベル
信号を外部回路に出力する機能回路が設けられている。
例えば、その１例として、特開平５−２６９８１号公報
においては、半導体集積回路において、当該半導体集積
回路の入力バッファの出力を半導体集積回路の外部に出
力することにより、入力印加電圧レベルの高低が正しく
検出されているか否かをテストパタンにより試験する技
術が開示されている。図５は、特開平５−２６９８１号
公報に記載されている半導体集積回路のテスト回路の構
成を示すブロック図である。図５に示されるように、半
導体集積回路の入力端子６０、６１および６４、入出力
端子６２、出力端子６３および内部回路５６に対応し
て、直列接続されるインバータにより構成された入力バ
ッファ５１、５２および５３と、ＡＮＤゲート５４と、
３ステートバッファ５５と、ＮＡＮＤゲート５７と、セ
レクタ５８と、直列接続されるインバータにより構成さ
れた出力バッファ５９とを備えて構成される。

【０００３】図５において、入力端子６０、６１および
入出力端子６２より入力される入力電圧は、それぞれ入
力バッファ５１、５２および５３を介して内部回路５６
に入力されるが、これらの入力バッファの出力レベル
は、内部回路５６に対する入出力には関係なく、ＮＡＮ
Ｄゲート５７、セレクタ５８、ＡＮＤゲート５４および
３ステートバッファ５５等を含むテスト回路により外部
に出力されて、当該入力電圧が検出されるように構成さ
れている。入力バッファ５１、５２および５３の出力信
号はＮＡＮＤ回路５７に入力されており、ＮＡＮＤ回路
５７を介してセレクタ５８に入力される。セレクタ５８
においては、ＮＡＮＤ回路５７の出力信号と内部回路５
６の出力信号５０２の入力を受けて、入力端子６４より
入力されて、テストモードおよび通常動作モードの切替
制御を行う制御信号５０４により、何れか一方の信号が
選択されて出力され、出力バッファ５９を介して出力端
子６３に出力される。また、ＡＮＤゲート５４において
は、内部回路５６の出力信号５０３と制御信号５０４と
の論理積がとられて、その出力信号は制御信号として３
ステートバッファ５５に入力される。テストモード時に
おいて、入力端子６０、６１および入出力端子６２の入
力レベルを測定する場合には、制御信号５０４は“０”
レベルで入力される。これにより、ＡＮＤゲート５４の
出力信号のレベルは“０”レベルとなり、３ステートバ
ッファ５５はオフ状態になって入出力端子６２が入力端
子として機能する。またセレクタ５８においては、制御
信号５０４によりＮＡＮＤゲート５７の出力信号が選択
されて出力バッファ５９に入力され、出力端子６３より
外部に出力されて、入力バッファ５１、５２および５３
の出力レベルが検出される。一方、通常動作時には、制
御信号５０４は“１”レベルで入力され、内部回路５６
の出力信号５０３はＡＮＤゲート５４を介して出力さ
れ、３ステートバッファ５５に対する制御信号として入
力される。従って、入出力端子６２が入力モードまたは
出力モードの何れに対応する端子として機能するかは、
内部回路５６の出力信号５０３のレベルにより制御され
る。また、セレクタ５８からは、内部回路５６の出力信
号５０２と同レベルが出力されて、出力バッファ５９を
介して出力端子５９に出力される。例えば、制御信号５
０４および出力信号５０３が共に“１”レベルの場合に
は、３ステートバッファ５５がオンの状態となって、内
部回路５６の出力信号５０１が、３ステートバッファ５
５を介して入出力端子６２に出力される。

【０００４】また、ＩＣテスタによる入力レベルを測定
する従来技術として、各端子ごとに予め正しい入力レベ
ルを設定しておき、当該設定レベル値と測定レベル値と
を比較照合することにより、入力レベルを測定する方法
がよく知られている。またＪＴＡＧスキャンによる入力
レベル測定技術として、内部回路とバッファとを回路的
に切離し、各端子ごとに正しい入力レベルを予め設定し
ておいて、当該設定レベル値と測定レベル値とを比較照
合することにより、入力レベルを測定する方法もよく知
られている。

【０００５】

【発明が解決しようとする課題】上述した従来の入力試
験回路においては、特開平５−２６９８１号公報に開示
されている半導体集積回路のテスト回路の場合には、入
力端子に対する入力印加電圧の入力期間を決定する回路
が設けられていないために、半導体集積回路を試験する
同一のＩＣテスタ上において、既存の方式に加えて、入
力電圧テストのための特別な回路を設けることが必要に
なるとともに、更にまた、テストのために特別なテスト
パタンを作成しなければならないという欠点がある。そ
して更に、入力電圧レベルの高低を、同一回路構成によ
り測定して出力しているために、何れの入力電圧を測定
しているのかを決定するための手段を予め決めておかね
ばならず、半導体集積回路のテスト時間が増大するとい
う欠点がある。

【０００６】また、ＩＣテスタにより入力電圧レベルを
測定する場合には、当該入力電圧を測定するために特別
な正しい設定レベル値を予め用意することが必要であ
り、更にこの測定のためのテスト・プログラムを工夫す
ることが必要となって、これにより、半導体集積回路の
テスト時間が増大するという欠点がある。

【０００７】そして、ＪＴＡＧスキャンによる入力レベ
ル測定技術の場合には、内部回路とバッファとを切離す
ための複雑な回路が必要であり、半導体集積回路そのも
のの面積が増大してまう状態となり、製造時の半導体集
積回路の歩留りなどにも多大な影響を与えるという欠点
がある。

【０００８】

【課題を解決するための手段】第１の発明の入力試験回
路は、半導体集積回路に対する入力電圧レベルを測定す
る手段として、前記入力電圧レベルがハイレベルである
かローレベルであるかを判定するレベル判定手段と、前
記入力電圧レベルの測定期間においてのみアクティブ・
レベルに設定されるテスト時同期信号と所定のストロー
ブ信号との論理和をとって出力する論理和回路と、前記
論理和回路の論理和出力信号と所定のクロック同期信号
との論理積をとって出力する第１の論理積手段と、前記
レベル判定手段の出力信号を入力して、前記第１の論理
積手段を介した前記クロック同期信号のタイミングに応
じて前記レベル判定手段の出力信号を保持し、或はまた
出力するラッチ手段と、前記入力電圧レベルのローレベ
ル測定時において有効となるローレベル有効信号と前記
ラッチ手段の出力信号との論理積をとって、当該入力電
圧のローレベル検出に対応する測定結果信号を出力する
第２の論理積手段と、前記入力電圧レベルのハイレベル
測定時において有効となるハイレベル有効信号と前記ラ
ッチ手段の出力信号との論理積をとって、当該入力電圧
のハイレベル検出に対応する測定結果信号を出力する第
３の論理積手段と、を少なくとも備えて構成されること
を特徴としている。

【０００９】また、第２の発明の入力試験回路は、半導
体集積回路に対する複数の入力電圧レベルを測定する手
段として、前記複数の入力電圧レベルが、それぞれハイ
レベルであるかローレベルであるかを判定するＮ（Ｎは
３以上の自然数）個の第１乃至第Ｎのレベル判定手段
と、前記複数の入力電圧レベルの測定期間においてのみ
アクティブ・レベルに設定されるテスト時同期信号と所
定のストローブ信号との論理和をとって出力する、前記
複数の入力電圧のそれぞれに対応して設けられるＮ個の
第１乃至第Ｎの論理和回路と、前記Ｎ個の論理和回路の
それぞれの論理和出力信号と所定のクロック同期信号と
の論理積をとって出力する、前記複数の入力電圧のそれ
ぞれに対応して設けられるＮ個の第１群の第１乃至第Ｎ
の論理積回路と、前記Ｎ個のレベル判定手段の出力信号
をそれぞれ入力して、前記第１乃至第Ｎの論理積回路を
介した前記クロック同期信号のタイミングに応じて前記
第１乃至第Ｎのレベル判定手段の出力信号をそれぞれ保
持し、或はまた出力するＮ個の第１乃至第Ｎのラッチ手
段と、前記複数の入力電圧レベルのローレベル測定時に
おいて有効となるローレベル有効信号と前記第１のラッ
チ手段の出力信号との論理積をとって出力する第２群の
第１の論理積回路と、直前の論理積回路の出力信号と前
記第ｉ（ｉは２乃至（Ｎ−１）の自然数）のラッチ手段
の出力信号との論理積をとって次の論理積回路に出力す
る第２群の第ｉの論理積回路と、前記複数の入力電圧レ
ベルのハイレベル測定時において有効となるハイレベル
有効信号と前記第１のラッチ手段の出力信号との論理積
をとって出力する第３群の第１の論理積回路と、直前の
論理積回路の出力信号と前記第ｉ（ｉは２乃至（Ｎ−
１）の自然数）のラッチ手段の出力信号との論理積をと
って次の論理積回路に出力する第３群の第ｉの論理積回
路と、前記テスト時同期信号と前記第２群の第（Ｎ−
１）の論理積回路の出力信号との論理積をとって出力す
る第２群の第Ｎの論理積回路と、前記テスト時同期信号
と前記第３群の第（Ｎ−１）の論理積回路の出力信号と
の論理積をとって出力する第３群の第Ｎの論理積回路
と、前記第２群の第Ｎの論理積回路の出力信号と、前記
第３群の第Ｎの論理積回路の出力信号とを入力して、所
定の切替信号を介して何れか一方の論理積出力信号を出
力する選択手段と、を少なくとも備えて構成され、前記
選択手段より出力される論理積出力信号を、所定の出力
手段を介して前記入力電圧レベルの測定結果信号として
外部に出力することを特徴としている。

【００１０】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１１】図１は、半導体集積回路に含まれる本発明
の第１の実施例の構成を示すブロック図である。図１に
示されるように、本実施例は、メインバッファ１０２
と、プリバッファ１０３と、ラッチ１０４と、ＯＲゲー
ト１０５と、ＡＮＤゲート１０６と、ＮＡＮＤゲート１
０７と、ＡＮＤゲート１０８とを備えて構成される。

【００１２】図１において、半導体集積回路の外部入力
端子（図示されない）より入力される入力電圧１１２
は、メインバッファ１０２を介してプリバッファ１０３
に入力され、入力電圧測定時においては、プリバッファ
１０３において入力電圧レベルが決定される。プリバッ
ファ１０３からは当該入力電圧が出力されてラッチ１０
４に入力される。他方において、外部からのテスト時同
期信号１０９とストローブ信号１１０がＯＲゲート１０
５に入力されており、これらの両信号の論理和出力はＡ
ＮＤゲート１０６に入力される。ＡＮＤゲート１０６に
おいては、ＯＲゲート１０５の出力とクロック同期信号
１１１の論理積がとられて、その出力はラッチ１０４に
入力される。テスト時同期信号１０９は、入力電圧測定
期間においてのみアクティブ・レベルに設定される信号
であり、当該テスト時同期信号１０９またはストローブ
信号１１０の何れかがアクティブ・レベルになっている
時間帯に入力電圧測定期間が設定される。そして、この
入力電圧測定期間において、クロック同期信号１１１の
タイミングに応じて、プリバッファ１０３より出力され
る前述の入力電圧は、ラッチ１０４に入力されて保持さ
れるかまたはラッチ１０４より出力される。

【００１３】入力電圧測定期間に入力される入力電圧１
１２は、上述のように、プリバッファ１０３において入
力電圧レベルが決定された後に、クロック同期信号１１
１のタイミングに応じてラッチ１０４よりデータ信号１
１９として出力される。このデータ信号１１９は、ＮＡ
ＮＤゲート１０７およびＡＮＤゲート１０８に入力され
ており、ＮＡＮＤゲート１０７においては、内部回路か
ら送られてくるロウレベル有効信号１１７との論理積が
とられて入力電圧の測定結果信号１１４が出力され、ま
たＡＮＤゲート１０８においては、内部回路から送られ
てくるハイレベル有効信号１１８との論理積がとられて
入力電圧の測定結果信号１１５が出力される。ロウレベ
ル有効信号１１７は、入力電圧のローレベルを測定して
いる期間において有効となる信号であり、ハイレベル有
効信号１１８は、入力電圧のハイレベルを測定している
期間において有効となる信号で、相互に排他的に選択さ
れて入力試験回路に入力される。従って、入力電圧のロ
ーレベルを測定している期間においては、上記のローレ
ベル有効信号１１７を介して、ＮＡＮＤゲート１０７か
らはローレベルの検出に対応する測定結果信号１１４が
出力され、また入力電圧のハイレベルを測定している期
間においては、上記のハイレベル有効信号１１８を介し
て、ＮＡＮＤゲート１０８からはハイレベルの検出に対
応する測定結果信号１１５が出力される。

【００１４】図２（ａ）、（ｂ）、（ｃ）、（ｄ）およ
び（ｅ）は、ローレベルの入力電圧測定時における各信
号のタイミング図である。Ｔ₁ の期間においては、入力
電圧測定時においてのみアクティブとなるテスト時同期
信号１０９（図２（ｂ）参照）がアクティブとなってい
る期間に、外部端子から、プリバッファ１０３において
「ローレベル」であると判定することのできない入力電
圧１１２（図２（ｃ）参照）が入力されている状態が示
されている。このような場合には、ローレベル有効信号
１１７（図２（ｄ）参照）がアクティブな状態になって
いても、ローレベル検出に対応する測定結果信号１１４
が、ＮＡＮＤゲート１０７からハイレベルで出力される
ことはない。次に、Ｔ₂ の期間においては、テスト時同
期信号１０９がアクティブとなっている期間に、外部端
子から、プリバッファ１０３において「ローレベル」で
あると判定することのできる入力電圧１１２が入力され
ている状態が示されており、この場合においては、ロー
レベル有効信号１１７がアクティブな状態になっている
期間において、ローレベル検出に対応する測定結果信号
１１４がＮＡＮＤゲート１０７から出力される。そし
て、更にＴ₃ の期間においては、ロウレベル有効信号１
１７がインアクティブの状態となっているために、ロー
レベルの入力電圧測定時においては、ＮＡＮＤゲート１
０７からは測定結果信号１１４が出力されることはな
い。

【００１５】図３（ａ）、（ｂ）、（ｃ）、（ｄ）およ
び（ｅ）は、同様に、ハイレベルの入力電圧測定時にお
ける各信号のタイミング図である。Ｔ₁ の期間において
は、入力電圧試験時においてのみアクティブとなるテス
ト時同期信号１０９（図３（ｂ）参照）がアクティブと
なっている期間において、プリバッファ１０３において
「ハイレベル」であると判定することのできない入力電
圧１１２（図３（ｃ）参照）が入力されている状態が示
されている。この場合には、ハイレベル有効信号１１８
（図３（ｄ）参照）がアクティブな状態になっていて
も、ハイレベル検出に対応する測定結果信号１１５が、
ＡＮＤゲート１０８から出力されることはない。またＴ
₂ の期間においては、テスト時同期信号１０９がアクテ
ィブとなっている期間において、プリバッファ１０３に
おいて「ハイレベル」であると判定することのできる入
力電圧１１２が入力される状態が示されており、この場
合には、ハイレベル有効信号１１８がアクティブな期間
において、ハイレベル検出に対応する測定結果信号１１
５がＡＮＤゲート１０８から出力される。そしてＴ₃の
期間においては、ハイレベル有効信号１１８がインアク
ティブとなっているために、ハイレベルの入力電圧測定
時においては、ＡＮＤゲート１０８からは測定結果信号
１１５が出力されることはない。

【００１６】即ち、本実施例においては、入力電圧測定
期間においてのみ外部からのテスト時同期信号１０９を
アクティブに設定することにより、従来の半導体集積回
路の入力試験方法に準ずるクロック同期測定が可能とな
り、しかも当該入力試験に対して特別な測定期間を設け
ることが不要となって、入力電圧測定時間を短縮するこ
とができる。また、入力電圧のローレベルの測定期間に
おいてのみアクティブとなるローレベル有効信号１１
７、およびハイレベルの測定期間においてのみアクティ
ブとなるハイレベル有効信号１１８を設けることによ
り、何れの入力電圧を測定対象とするのかが明確に認定
されるため、入力試験時に、入力電圧高低に伴なう特別
な期間を設けることが不要となり、同様に入力電圧測定
時間を短縮することが可能となる。

【００１７】図４は、本発明の第２の実施例の構成を示
すブロック図であり、マイクロプロセッサに適用されて
いる入力試験回路の１実施例である。図４に示されるよ
うに、本実施例は、メインバッファ４０２、プリバッフ
ァ４０３、ラッチ４０４、ＯＲゲート４０５、ＡＮＤゲ
ート４０６、ＮＡＮＤゲート４０７およびＡＮＤゲート
４０８を含む第１のユニットと、同じくメインバッファ
４０９、プリバッファ４１０、ラッチ４１１、ＯＲゲー
ト４１２、ＡＮＤゲート４１３、ＮＡＮＤゲート４１４
およびＡＮＤゲート４１５を含む第２のユニットと、メ
インバッファ４１６と、プリバッファ４１７と、ラッチ
４１８と、ＯＲゲート４１９と、ＡＮＤゲート４２０
と、ＡＮＤゲート４２１および４２２と、セレクタ４２
３とを備えて構成される。図４より明らかなように、本
実施例は測定対象の入力電圧として、入力電圧４２４お
よび入力電圧４３０の２つの入力電圧が存在する場合の
１例である。

【００１８】図４において、前記第１および第２のユニ
ット内の回路構成は前述の第１の実施例の構成と同一で
あり、第１ユニット内のメインバッファ４０２、プリバ
ッファ４０３、ラッチ４０４、ＯＲゲ−ト４０５、ＡＮ
Ｄゲート４０６、ＮＡＮＤゲート４０７およびＡＮＤゲ
ート４０８と、第２ユニット内のメインバッファ４０
９、プリバッファ４１０、ラッチ４１１、ＯＲゲ−ト４
１２、ＡＮＤゲート４１３、ＮＡＮＤゲート４１４およ
びＡＮＤゲート４１５とは、それぞれ第１の実施例の場
合と同様の動作機能を有している。

【００１９】まず、半導体集積回路の外部入力端子より
入力される入力電圧４２４および４３０が、入力信号測
定期間において「ローレベル」であると認識される場合
には、アクティブなローレベル有効信号４２７の入力を
受けて、第１のユニット内のＮＡＮＤゲート４０７から
はハイレベルが出力されて、第２のユニット内のＮＡＮ
Ｄゲート４１４に入力される。ＮＡＮＤゲート４１４に
おいては、ＮＡＮＤゲート４０７のハイレベル出力を受
けて、同様にハイレベルの信号が出力されてＡＮＤゲー
ト４２１に入力される。一方においてＡＮＤゲート４２
１に対してはテスト時同期信号４２６がハイレベルで入
力されており、ＡＮＤゲート４２１からはハイレベルの
信号が出力されてセレクタ４２３に入力される。セレク
タ４２３においては、選択信号４３３により制御され
て、ＡＮＤゲート４２１から入力される、ローレベル側
のハイレベルの信号が選択されて測定結果信号４３４と
して出力され、ラッチ４１８に入力される。

【００２０】他方、第１の実施例において前述したよう
に、外部からのテスト時同期信号４２６とストローブ信
号４２５がＯＲゲート４１９に入力されており、これら
の両信号の論理和出力はＡＮＤゲート４２０に入力され
る。ＡＮＤゲート４２０においては、ＯＲゲート４１９
の出力とクロック同期信号４２８の論理積がとられ、そ
の論理積出力はラッチ４１８に入力される。テスト時同
期信号４２６は入力電圧測定期間においてアクティブ・
レベルに設定されており、ＡＮＤゲート４２０を介し
て、クロック同期信号４２８のタイミングに応じて、セ
レクタ４２３より出力される測定結果信号４３４は、ラ
ッチ４１８に入力されて保持されるかまたはラッチ４１
８より出力されて、プリバッファ４１７およびメインバ
ッファ４１６を経由して、測定結果信号４３５として外
部に出力される。

【００２１】次に、入力電圧４２４および４３０の電圧
レベルが、入力信号測定期間において、その内の１つで
も「ローレベル」であると認識することができない場合
には、インアクティブのローレベル有効信号４２７の入
力を受けて、第１のユニット内のＮＡＮＤゲート４０７
および第２のユニット内のＮＡＮＤゲート４１４は共に
閉じられた状態となって信号が出力されることがなく、
この結果、セレクタ４２３からの測定結果信号４３４お
よびメインバーファ４１６からの測定結果信号４３５が
出力されることはない。このことは、複数の入力電圧が
全て「ローレベル」であると認識できない場合において
も同様である。

【００２２】また、半導体集積回路の入力電圧４２４お
よび４３０が、入力信号測定期間において「ハイレベ
ル」であると認識される場合には、アクティブなハイレ
ベル有効信号４２９の入力を受けて、ＡＮＤゲート４０
８からはハイレベルの信号が出力されて、ＡＮＤゲート
４１５に入力される。ＮＡＮＤゲート４１５において
は、ＡＮＤゲート４０８のハイレベル出力を受けて、同
様にハイレベルの信号が出力されてＡＮＤゲート４２２
に入力される。ＡＮＤゲート４２２に対してはテスト時
同期信号４２６がハイレベルにて入力されており、ＡＮ
Ｄゲート４２２からはハイレベルの信号が出力されてセ
レクタ４２３に入力される。セレクタ４２３において
は、選択信号４３３により制御されて、ハイレベル側の
ハイレベルの信号が選択されて測定結果信号４３６とし
て出力され、ラッチ４１８に入力される。他方、前述の
ように、テスト時同期信号４２６とストローブ信号４２
５の論理和出力が、ＡＮＤゲート４２０を介してラッチ
４１８にハイレベルで入力されており、ラッチ４１８に
おいては、クロック同期信号４２８のタイミングに応じ
て、セレクタ４２３より入力される測定結果信号４３６
が入力されて保持されるかまたはラッチ４１８より出力
されて、プリバッファ４１７およびメインバッファ４１
６を経由して、測定結果信号４３７として外部に出力さ
れる。この場合においても、入力電圧レベルが、その内
の１つでも「ハイレベル」であると認識できない場合に
は、インアクティブのハイレベル有効信号４２９の入力
を受けて、ＡＮＤゲート４０８およびＡＮＤゲート４１
５は共に閉じられた状態となって信号が出力されること
がなく、この結果、セレクタ４２３からの測定結果信号
４３６およびメインバッファ４１６からの測定結果信号
４２７が出力されることはない。このことは、複数の入
力電圧が全て「ハイレベル」であると認識することがで
きない場合においても同様である。

【００２３】なお、通常動作時においては、入力電圧４
２４および４３０は、それぞれデータ信号４３１および
４３２として内部回路に送出され、また内部回路からの
データ信号４３８は、ラッチ４１８、プリバッファ４１
７およびメインバッファ４１６を介してデータ信号４３
９として外部に出力される。また、前記第２ユニットに
おいて、入出力切替信号４４０を介してプリバッファ４
１０の入出力機能を切替えることにより、内部回路から
のデータ信号４４１は、メインバッファ４０９よりデー
タ信号４４２として外部に出力される。

【００２４】即ち、第２の実施例においては、入力電圧
測定時に、外部出力端子の出力信号をＩＣテスタにより
測定することにより、既存のクロック同期に準ずる測定
結果信号が得られるため、ＩＣテスタによる入力電圧測
定時間を短縮することが可能となる。また、入力電圧の
測定条件を設定することができるために、ＩＣテスタに
よるテストパタンの作成に特別な労力を必要としないと
いう利点がある。更に、半導体チップにおける既存の出
力端子を入力電圧試験時の外部出力端子として利用する
ことができるため、外部端子数を低減することが可能と
なりハードウェア使用料が節減される。そして、更に、
ローレベル有効信号およびハイレベル有効信号に関連す
る信号が、全て同一のゲートにより構成されているため
に回路構成が単純化され、半導体チップのレイアウトも
縮小簡易化される。

【００２５】

【発明の効果】以上説明したように、本発明は、入力電
圧試験時においてのみアクティブとなるテスト時同期信
号と、ハイレベル有効信号ならびにローレベル有効信号
とを導入して、外部からの入力電圧測定条件を規制する
ことにより、下記の効果を得ることができる。 （１）従来の半導体集積回路の試験に準ずるクロック同
期による入力電圧測定が可能となり、これにより、半導
体集積回路の試験に対して特別な測定期間を設定するこ
とが不要となって試験時間を短縮することができるとと
もに、当該試験に関連するテストパタンの作成が容易に
なるという効果がある。 （２）半導体集積回路の製造時におけるＬＳＩテスタの
使用時において、半導体チップの既存出力端子を入力試
験時の外部入力端子として利用することができるため
に、ハードウェア使用量の節減が可能となり、入力電圧
測定専用の信号端子を不要にすることができるという効
果がある。 （３）前記ハイレベル有効信号ならびに前記ローレベル
有効信号にかかわる信号が、全て同一のゲートにより形
成されているめに回路構成が単純化され、半導体チップ
のレイアウトが縮小化されるという効果がある。 （４）前記テスト時同期信号を長時間アクティブに設定
することにより、クロック信号に同期しない入力電圧試
験も可能となり、入力電圧測定時間の効率化を図ること
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】前記実施例のローレベルの電圧入力時における
信号タイミング図である。

【図３】前記実施例のハイレベルの電圧入力時における
信号タイミング図である。

【図４】本発明の第２の実施例の構成を示すブロック図
である。

【図５】従来例の構成を示すブロック図である。

【符号の説明】

１０１、４０１ 入力試験回路 １０２、４０２、４０９、４１６ メインバッファ １０３、４０３、４１０、４１７ プリバッファ １０４、４０３、４１０、４１７ ラッチ １０５、４０５、４１２、４１９ ＯＲゲート １０６、１０８、４０６、４０８、４１３、４１５、４
２０、４２１、４２２ＡＮＤゲート １０７、４０７、４１４、 ＮＡＮＤゲート １０９、４２６ テスト時同期信号 １１０、４２５ ストローブ信号 １１１、４２８ クロック同期信号 １１２、４２４、４３０ 入力電圧 １１９、１２０、４３１、４３２、４３８、４３９、４
４１ データ信号 １１４、１１５、４３１、４３４、４３５、４３６
測定結果信号 ４４０ 入出力切替信号 １１７ ローレベル有効信号 １１８ ハイレベル有効信号 ４２３ セレクタ ４３３ 選択信号

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体集積回路に対する入力電圧レベル
   を測定する手段として、前記入力電圧レベルがハイレベ
   ルであるかローレベルであるかを判定するレベル判定手
   段と、 前記入力電圧レベルの測定期間においてのみアクティブ
   ・レベルに設定されるテスト時同期信号と所定のストロ
   ーブ信号との論理和をとって出力する論理和回路と、 前記論理和回路の論理和出力信号と所定のクロック同期
   信号との論理積をとって出力する第１の論理積手段と、 前記レベル判定手段の出力信号を入力して、前記第１の
   論理積手段を介した前記クロック同期信号のタイミング
   に応じて前記レベル判定手段の出力信号を保持し、或は
   また出力するラッチ手段と、 前記入力電圧レベルのローレベル測定時において有効と
   なるローレベル有効信号と前記ラッチ手段の出力信号と
   の論理積をとって、当該入力電圧のローレベル検出に対
   応する測定結果信号を出力する第２の論理積手段と、 前記入力電圧レベルのハイレベル測定時において有効と
   なるハイレベル有効信号と前記ラッチ手段の出力信号と
   の論理積をとって、当該入力電圧のハイレベル検出に対
   応する測定結果信号を出力する第３の論理積手段と、 を少なくとも備えて構成されることを特徴とする入力試
   験回路。
2. 【請求項２】 半導体集積回路に対する複数の入力電圧
   レベルを測定する手段として、前記複数の入力電圧レベ
   ルが、それぞれハイレベルであるかローレベルであるか
   を判定するＮ（Ｎは３以上の自然数）個の第１乃至第Ｎ
   のレベル判定手段と、 前記複数の入力電圧レベルの測定期間においてのみアク
   ティブ・レベルに設定されるテスト時同期信号と所定の
   ストローブ信号との論理和をとって出力する、前記複数
   の入力電圧のそれぞれに対応して設けられるＮ個の第１
   乃至第Ｎの論理和回路と、 前記Ｎ個の論理和回路のそれぞれの論理和出力信号と所
   定のクロック同期信号との論理積をとって出力する、前
   記複数の入力電圧のそれぞれに対応して設けられるＮ個
   の第１群の第１乃至第Ｎの論理積回路と、 前記Ｎ個のレベル判定手段の出力信号をそれぞれ入力し
   て、前記第１乃至第Ｎの論理積回路を介した前記クロッ
   ク同期信号のタイミングに応じて前記第１乃至第Ｎのレ
   ベル判定手段の出力信号をそれぞれ保持し、或はまた出
   力するＮ個の第１乃至第Ｎのラッチ手段と、 前記複数の入力電圧レベルのローレベル測定時において
   有効となるローレベル有効信号と前記第１のラッチ手段
   の出力信号との論理積をとって出力する第２群の第１の
   論理積回路と、 直前の論理積回路の出力信号と前記第ｉ（ｉは２乃至
   （Ｎ−１）の自然数）のラッチ手段の出力信号との論理
   積をとって次の論理積回路に出力する第２群の第ｉの論
   理積回路と、 前記複数の入力電圧レベルのハイレベル測定時において
   有効となるハイレベル有効信号と前記第１のラッチ手段
   の出力信号との論理積をとって出力する第３群の第１の
   論理積回路と、 直前の論理積回路の出力信号と前記第ｉ（ｉは２乃至
   （Ｎ−１）の自然数）のラッチ手段の出力信号との論理
   積をとって次の論理積回路に出力する第３群の第ｉの論
   理積回路と、 前記テスト時同期信号と前記第２群の第（Ｎ−１）の論
   理積回路の出力信号との論理積をとって出力する第２群
   の第Ｎの論理積回路と、 前記テスト時同期信号と前記第３群の第（Ｎ−１）の論
   理積回路の出力信号との論理積をとって出力する第３群
   の第Ｎの論理積回路と、 前記第２群の第Ｎの論理積回路の出力信号と、前記第３
   群の第Ｎの論理積回路の出力信号とを入力して、所定の
   切替信号を介して何れか一方の論理積出力信号を出力す
   る選択手段と、 を少なくとも備えて構成され、前記選択手段より出力さ
   れる論理積出力信号を、所定の出力手段を介して前記入
   力電圧レベルの測定結果信号として外部に出力すること
   を特徴とする入力試験回路。