JPH0295284A

JPH0295284A - 半導体集積回路装置

Info

Publication number: JPH0295284A
Application number: JP63247613A
Authority: JP
Inventors: Toshihiro Yoshida; 吉田　利弘
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1990-04-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体集積回路装置に関し、さらに具体的
にはスキャンパスを用いた半導体集積回路装置のテスト
回路に関するものである。

〔従来の技術〕

第４図は例えば特開昭６３−３８１８３号公報に示され
た従来のスキャンパスを用いた半導体集積回路装置のテ
スト回路を示す回路図であり、図において、１は前段回
路ブロックからの出力を受けるデータ入力端子、２は上
記データ入力端子からデータを受けるタイミングを入力
するデータクロツタ入力端子、３は前段スキャンレジス
タの出力を受けるスキャンデータ入力端子、４は上記ス
キャンデータ入力端子からデータを受けるタイミングを
入力する第１スキヤンクロツタ入力端子、５はスキャン
レジスタの前段ランチから後段ラッチへデータを伝送す
るタイミングを入力する第２スキヤンクロツク入力端子
、６はスキャンレジスタの出力を次段回路ブロックへデ
ータを出力するためのラッチ回路へ、データを伝送する
タイミングを入力するラッチ回路用クロック入力端子、
７は次段スキャンレジスタへスキャンデータを出力する
スキャンデータ出力端子、８は次段回路プロソクヘデー
タを出力するデータ出力端子、９〜１２はゲート、１３
〜１９はインバータである。

第５図に非同期な順序回路を含む回路ブロックを対象と
した従来のスキャンパス方式のテスト回路の一部の例を
示す。２０と２１は順序回路を含む非同期回路ブロック
、２２と２３は第４図に示したスキャンレジスタ・ラッ
チ回路、２４は外部からデータクロック入力端子２にタ
イミングを与える外部データクロック入力端子、２５は
スキャン動作時に外部からスキャンデータを与える外部
スキャンデータ入力端子、２６は外部から第１スキヤン
クロツク入力端子４にタイミングを与える外部第１スキ
ヤンクロフク入力端子、２７は外部から第２スキヤンク
ロツク入力端子５にタイミングを与える外部第２スキヤ
ンクロツク入力端子、２８は外部からラッチ用クロック
入力端子６にタイミングを与える外部ラッチ用クロック
入力端子、２９はスキャン動作時にスキャンデータを外
部へ出力する外部スキャンデータ出力端子である。

次に動作について説明する。

レベルセンシティブな同期回路に関するスキャンテスト
方式の基本的なアイデアは特開昭５２−２８６１４号公
報に示されている。

ここでは対象とする回路として非同期な順序回路をも含
めるので、従来例として特開昭６３−３８１８３号公報
を参考に説明する。

まずスキャン動作について説明する。外部スキャンデー
タ入力端子２５からスキャンデータを入力し、外部第１
スキヤンクロツク入力端子２６と外部第２スキヤンクロ
ツク入力端子２７に交互にクロックを与えることによっ
て、スキャンレジスタ・ラッチ回路２２と２３の内部回
路のうち、インバータ１３とインバータ１４で構成され
るスキャンレジスタの前段ラッチと、インバータ１５と
インバータ１６で構成されるスキャンレジスタの後段ラ
ッチに順次データが送り込まれる。所要のデータを各ス
キャンレジスタに設定し終わったら、外部ラッチ用クロ
ック端子２８に“Ｈ”を与えることによって、インバー
タ１７とインバータ１８で構成されるラッチ回路及びイ
ンバータ１９を通って次段回路ブロック２１ヘデータが
入力される。

前段回路ブロック２０の出力データは、外部データクロ
ック入力端子２４を“Ｈ”にすることによって、インバ
ータ１３とインバータ１４で構成されるスキャンレジス
タの前段ラッチにデータかたくわえられ、外部データク
ロック入力端子２４を“Ｌ”にし、外部第１スキヤンク
ロツク入力端子２６と外部スキャン入力端子２７とに交
互にクロックを与えることによって、スキャンレジスタ
・ラッチ回路２２とスキャンレジスタ・ラッチ回路２３
のスキャンレジスタを順次通って、外部スキャンデータ
出力端子２９に出力される。

次に通常動作について説明する。外部第１スキヤンクロ
ツク入力端子２６に”Ｌ”、外部第２スキヤンクロツタ
入力端子２７と外部ラッチ用クロック入力端子２８及び
外部データクロツタ入力端子２４をＨ″にすることによ
って、スキャンレジスタ・ラッチ回路２２及び２３のゲ
ート１０が禁止され、スキャンパスが切断される。そし
てゲート９，１１．１２はＯＮ状態に保持されるので、
データ入力端子１からデータ出力端子８までスルーでデ
ータが伝送されるようになり、前段回路ブロック２０と
後段回路ブロック２１はダイレクトに接続されたのと同
じになる。

〔発明が解決しようとする課題〕

従来のスキャンパスを用いた半導体集積回路装置のテス
ト回路は以上のように構成されているので、回路ブロッ
ク間にデータのタイミングのずれがある場合、通常動作
時に所要のデータを次段回路ブロックに伝送するために
遅延調整のための回路をテスト回路の前段に付加するこ
とが必要で、またそのための回路をテスト回路とは別に
考慮する必要があるなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、テスト回路自身が遅延調整の機能を持つこと
ができるようにするとともに、その遅延調整の時間を任
意に設定できるスキャンパスを用いた半導体集積回路装
置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るスキャンパスを用いた半導体集積回路装
置は、スキャンレジスタ・ラッチ回路内のデータライン
間に、チャンネル幅、チャンネル長の異なるバッファ群
を置くとともに、そのうちの１つのバッファを選択して
データを通過させるようにすることにより、テスト回路
自身により回路ブロック間の遅延調整ができるようにし
たものである。

〔作用〕

この発明においては、スキャンレジスタ・ラッチ回路内
のデータライン間に挿入したバ・ソファ群は、チャンネ
ル幅及びチャンネル長がそれぞれ異なるので、個々のバ
ッファの遅延時間も異なり、これらのうち１つのバッフ
ァを選択することによって、回路ブロック間の任意の遅
延時間の調整ができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による半導体集積回路装置を
示し、図において、３０は遅延調整回路、３１及び３２
はこの遅延調整回路３０の中のバッファ群のうち１つの
バッファを選択する遅延設定入力端子、３３は調整整合
のためのインバータである。

第２図に遅延調整回路３０の回路図を示す。第２図にお
いて、３３．３４．３５．３６はそれぞれ異なるチャン
ネル幅とチャンネル長を持つトランジスタで構成される
バッファ、３７はバッファ３３．３４．３５．３６のう
ち１つのバッファを選択する選択回路、３８．３９は選
択回路３７にバッファの選択を与えるバッファ選択入力
端子、４０はデータ入力端子、４１はデータ出力端子で
ある。

次に動作について説明する。

まずスキャン動作についての説明であるが、これは従来
技術とまったく同じであるので、ここでは省略する。

次に通常動作について説明する。

あらかじめ遅延設定入力端子３１及び３２で遅延調整の
値を設定しておく。これらは遅延調整回路３０のバッフ
ァ選択入力端子３８及び３９に接、続されているから、
バッファ選択回路３７により任意のバッファがバッファ
３３．３４．３５．３６の中から選択され、データ入力
端子４０から入ったデータはこの選択されたバッファを
通してデータ出力端子４１に出力される。通常動作時は
スキャンレジスタ・ラッチ回路のデータ入力端子１から
データ出力端子８は従来技術と同じくスルーとなるから
、データ入力端子１から入ったデータは、遅延調整回路
３０のデータ入力端子４０に入り、設定されたバッファ
の遅延調整回路３０で論理が反転しているので、インバ
ータ３３によって論理を直し、以降スキャンレジスタ・
ラッチ回路のゲート９、インバータ１３、ゲート１１、
インバータ１５、ゲート１２、インバータ１７、インバ
ータ１９の順にデータが通過し、データ出力端子８から
次段回路ブロックに出力される。

遅延調整回路３０は各スキャンレジスタ・ラッチ回路ご
とに設けられているから、それぞれの遅延設定入力端子
３１．３２を任意に設定することによって、前段図ブロ
ックから後段回路ブロックに至るデータラインごとに任
意に遅延を設定できる。

なお、上記実施例では遅延調整回路３０をスキャンレジ
スタ・ラッチ回路のデータ入力端子１側に設けたものを
示したが、これは第３図に示すようにデータ出力端子８
側に設けてもよい。

第３図の場合、通常動作は第２図と変わりないが、スキ
ャン動作時でも遅延調整回路３０による遅延カインバー
タ１７とインバータ１８で構成されるラッチ回路に保持
されたデータに付加され、データ出力端子８より次段回
路ブロックに与えられる。

〔発明の効果〕

以上のようにこの発明によれば、スキャンパスを用いた
半導体集積回路装置のテスト回路に遅延調整回路を付加
し、またこの遅延を任意に設定できるように構成したの
で、スキャンテストにおける回路ブロック間の遅延調整
のための回路を考慮しなくてもよく、また、遅延調整も
任意の値が設定できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるスキャンレジスタ・
ラッチ回路を示す回路図、第２図は上記実施例の回路内
の遅延調整回路を示す回路図、第３図はこの発明の他の
実施例によるスキャンレジスタ・ラッチ回路の回路図、
第５図は従来のスキャンパス方式のテスト回路の一部の
例の回路図である。１・・・データ入力端子、２・・・データクロツタ入力
端子、３・・・スキャンデータ入力端子、４・・・第１
スキヤンクロツク入力端子、５・・・第２スキヤンクロ
ツク入力端子、６・・・う′ラチ用クロック入力端子、
７・・・スキャンデータ出力端子、８・・・デニタ出力
・端子、９〜１２・・・ゲート、１３〜１９・・・イン
バータ、２０．２１・・・非同期な順序回路を含む回路
ブロック、２２．２３・・・スキャンレジスタ・ラッチ
回路、２４・・・外部データクロック入力端子、２５・
・・外部スキャンデータ入力端子、２６・・・外部第１
スキヤンクロツタ入力端子、２８・・・外部ラッチ用ク
ロック入力端子、２９・・・外部スキャンデータ出力端
子、３０・・・遅延調整回路、３１．３２・・・遅延設
定入力端子、３３・・・インバータ、３３〜３６・・・
バッファ。３７・・・選択回路、３８．３９・・・バッファ選択入
力端子、４０・・・データ入力端子、４１・・・データ
出力端子。なお図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）少なくともそのうちの１つは順序回路を含む複数
個の回路ブロック間でデータ伝送を行うとともに、上記
各回路ブロックをスキャンテスト方式でテスト可能とし
た半導体集積回路装置であって、該テスト回路は、上記複数個の回路ブロック間の各々に、伝播されるデー
タのビット数に対応して設けられ、テスト動作時は前段
回路ブロックの出力データ又はスキャンテスト用のテス
トデータを外部クロックに同期して保持、出力し、全体
で１つのシフトレジスタ機能を有するよう各回路相互間
がシフトレジスタバスで接続されてなるスキャンレジス
タと、テスト動作時のスキャンモードにおいてはスキャ
ン動作前の対応するスキャンレジスタの出力データを保
持してこれを出力し続け、テストモードにおいては対応
するスキャンレジスタの出力データを外部クロックに同
期して保持、出力するラッチ回路とで構成されるスキャ
ンパスを備えたものである半導体集積回路装置において
、上記スキャンレジスタ、ラッチ回路内にて前段回路ブロ
ックから次段回路ブロックへのデータラインに設けられ
、遅延時間を外部より調整可能な遅延調整回路を備えた
ことを特徴とする半導体集積回路装置。