JPS624024B2

JPS624024B2 -

Info

Publication number: JPS624024B2
Application number: JP54160752A
Authority: JP
Inventors: Kengo Fujita; Kiichi Matsuda; Toshihiro Pponma; Yutaka Fukuda
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1979-12-13
Filing date: 1979-12-13
Publication date: 1987-01-28
Also published as: JPS5685127A

Description

【発明の詳細な説明】本発明はデイジタル信号処理装置に関する。

デイジタル信号処理装置は入力されたデータに
対して所定のデイジタル演算を加えてデータ出力
を得る装置であり、近年のデイジタル処理技術の
発展に伴いあらゆる分野で使用されている。例え
ばカラー画像伝送システム、PCM通信システム
等である。このデイジタル信号処理装置は一般に
シリアル接続された複数の機能ブロツクユニツト
から構成され、前段の機能ブロツクユニツトか
ら、それに固有の演算処理を加えて出力された処
理結果を使つて次段の機能ブロツクユニツトがそ
れに固有の演算処理を加え、これをさらに次段の
機能ブロツクユニツトに転送し、所望のデータ出
力を得るという構成をとる。又、この場合、各該
機能ブロツクユニツトは、外部から供給されたク
ロツクによつて、それぞれの演算処理を行なう。
この外部から供給されるクロツクは、対応する前
記機能ブロツクユニツト毎に異なる予め一定の遅
延を加えたクロツクである。なぜなら、処理すべ
き入力データが、各該機能ブロツクユニツトを通
過する毎に一定の遅延が加えられるから、この一
定の遅延に相当する遅延を各対応のクロツクに与
えておかなければならないからである。もし、こ
れら遅延を考慮しないとすれば、各処理結果は全
く無意味な誤つたデータとなつてしまう。

ところで、入力データを出力データとして取り
出す場合、デイジタル信号処理内のデータの流れ
は常に一定とは限らない。例えば、入力データを
出力データとして折り返す場合、全機能ブロツク
ユニツトを経由して折り返す場合もあれば、その
中の１又は２以上の機能ブロツクユニツトを飛び
越してその折り返しを行なう場合もある。特に後
者の飛び越しを含む折り返しは、デイジタル信号
処理装置の特性試験のためとして、あるいはデイ
ジタル信号処理装置内に発生した障害探索のため
として、重要な意味を持つ。このような飛び越し
を含む折り返しを実行する場合に考慮すべき重要
な事項の１つとして、前述した遅延を挙げること
ができる。というのは、機能ブロツクユニツトの
飛び越しがあれば、演算処理結果の伝送時間はそ
れだけ短縮されることになり、その飛び越し後の
処理結果を受信する機能ブロツクユニツトに供給
すべきクロツクも又、予め定めた遅延よりもその
飛び越し分だけ短い遅延が与えられなければなら
ないからである。すなわち、既述の様に、データ
とクロツクの同期を常に確保するためである。結
局、外部クロツクの供給源としては、前記折り返
しのモードに応じた最適のクロツクを、対応する
機能ブロツクユニツトに供給する必要がある。

ところが、前記特性試験等においてはその折り
返しモードは単一ではなく多数種に及ぶ。このた
め、多数種のモードに応じて、常に最適クロツク
を対応機能ブロツクユニツトに供給し得る回路手
段を準備し、且つこれをモード毎に切り替えて使
用しなければならないという不都合があつた。

従つて本発明の目的は、上記不都合を排除し、
折り返しモードが如何ように変化しようともデー
タとクロツクの同期に関して一切気にすることな
く、しかも前記回路手段を導入する必要のないデ
イジタル信号処理装置を提案することにある。

上記目的に従い本発明は、各前記機能ブロツク
ユニツト毎にそれぞれ固有のクロツク遅延回路を
付帯せしめ、且つクロツクも又処理すべきデータ
同様に各該クロツク遅延回路をシリアルに転送さ
れるようになし、データとクロツクが常に同一の
遅延をもつて、対の形で伝送されるようにしたこ
とを特徴とするものである。

以下図面に従つて本発明を説明する。

第１図は一般的なデイジタル信号処理装置の構
成を示すブロツク図である。本図において、Ｄ_io
は処理すべき入力データ、Ｄ_putは所望の出力デ
ータである。入力データＤ_ioは複数の機能ブロツ
クユニツト（図では３つ）１１−１，１１−２お
よび１１−３を経由して出力データＤ_putとな
る。つまり、前段の処理データｄ１を受信してこ
れを演算処理し、次段への処理データｄ２とする
操作を繰り返しシリアルに行なう。図ではユニツ
ト１１−３の処理データｄ３が出力データＤ_put
となつている。なお、ユニツト１１−１，１１−
２および１１−３は、基準発振器１２からのマス
タ・クロツクCLK０を受信してそれぞれのハー
ドウエアを駆動している。

一方、信号処理用クロツクは、副発振器１３よ
り、クロツクCLK１，CLK２およびCLK３とし
て各対応のユニツト１１−１，１１−２および１
１−３に供給される。これらクロツクCLK１，
CLK２およびCLK３は信号処理用のクロツクで
あるから、処理データｄ１，ｄ２の伝搬ならびに
処理遅延を考慮し、該処理データｄ１，ｄ２に対
して同期が常に確保されていなければならない。
従つて、入力データＤ_ioがユニツト１１−１を経
由し、処理データｄ１としてユニツト１１−２に
印加されるまでの遅延時間をτ１とすれば、クロ
ツクCLK２はクロツクCLK１に対し、τ１だけ
遅延している必要がある。同様に、処理データｄ
１がユニツト１１−２を経由し処理データｄ２と
してユニツト１１−３に印加されるまでの遅延時
間をτ２とすれば、クロツクCLK３はクロツク
CLK２に対しτ２だけ遅延している必要があ
る。これら遅延を得るために設けられたのが遅延
回路（τ１）１５および遅延回路（τ２）１６で
ある。なお、クロツクCLK１は、マスタ・クロ
ツクCLK０によつて駆動される発振器１４より
直接与えられる。

第２図は、以上の動作を説明するための、要部
信号のタイムチヤートである。本図において第
１）欄はマスタ・クロツクCLK０のクロツクパ
ルス波形を示す。処理すべき入力データＤ_ioが第
２）欄の如く現われたとし、これを、ユニツト１
１−１が第３）欄に示す如きクロツクCLK１で
信号処理するものとする。この信号処理の間に生
ずるデータの遅延は既述の如くτ１であり、この
τ１を第４）欄に示す。一方、このτ１の遅延を
もつたデータｄ１と対になるべきクロツクCLK
２もまた第５）欄に示す如く同等の遅延が与えら
れる。これは第１図の遅延回路１５による。同様
に、τ２の遅延を与えられたデータｄ２（第６）
欄）に対しも、これと同期すべく、τ２の遅延を
もつたクロツクCLK３（第７）欄）が供給され
る。

ここで、前述した折り返しモードについて説明
する。第３図は従来のデイジタル信号処理装置に
おいて実行された折り返しモードの手法を説明す
るためのブロツク図である。本図において、第１
図と同様の参照番号又は記号が付されたものは相
互に同様の構成要素である。なお、説明の都合
上、第１図に示した基準発振器１２、副発振器１
３等についてはその記載を省略した。本図におい
て、入力データＤ_ioは、基本的には、機能ブロツ
クユニツト１１−１→１１−２→１１−３→１１
−４→１１−５→１１−６のルートで、出力デー
タＤ_putとして折り返されるものとする。ところ
が、既述のとおり、特性試験等のために、種々折
り返しモードが形成される。この種々の折り返し
を実行すべく、第１切替えスイツチ３１および第
２切替えスイツチ３２等の回路手段が導入され
る。これら回路手段は各モード毎に切り替えられ
る。以下、各モード毎のスイツチ３１の接点（
〜）位置と、スイツチ32のON，OFFとを表示
する。

モード：No.１スイツチ31：スイツチ32：
ON モード：No.２スイツチ31：スイツチ32：
OFF モード：No.３スイツチ31：スイツチ32：
OFF モード：No.４スイツチ31：スイツチ32：
OFF なお、モードNo.１は最長折り返しモード、モー
ドNo.４は最短折り返しモードである。

上記折り返しモードのいずれのモードを採るか
によつて、各機能ブロツクユニツト１１−１〜１
１−６に与えられるクロツクCLK１〜CLK６も
当然異なつてくる。例えば、モードNo.１のときク
ロツクCLK２，CLK３，CLK４，CLK５，CLK
６に与えるべき遅延時間はそれぞれ、（τ１）、
（τ１＋τ２）、（τ１＋τ２＋τ３）、（τ１＋τ
２＋τ３＋τ４）、（r1＋τ２＋τ３＋τ４＋τ
５）であるが、モードNo.４のときには、クロツク
CLK５，CLK６に与えるべき遅延時間は（τ
１）、（τ１＋τ５）となる。この場合、クロツク
CLK２，CLK３，CLK４はデータの飛び越しに
より不要である。かくの如く、モードが切り替わ
る毎にかなり繁雑なクロツク制御が要求され、モ
ードの種類がさらに増加すると、該クロツク制御
を経済的且つ能率的に実施することは極めて困難
となる。

そこで本発明は第４図の如き構成のデイジタル
信号処理装置を提案する。なお、第１図と同一の
参照番号又は記号が付されたものは相互に同様の
構成要素である。本図において、４１−１，４１
−２および４１−３が新たに設けられた各機能ブ
ロツクユニツト対応のクロツク遅延回路である。
そしてこれらユニツトおよびクロツク遅延回路の
対（１１−１，４１−１）（１１−２，４１−
２）および（１１−３，４１−３）によつてそれ
ぞれ信号処理ユニツト４２−１，４２−２および
４２−３を構成する。これらユニツト４２−１〜
４２−３の各ハードウエアを駆動するクロツク
は、基準発振器１２からのマスタ・クロツク
CLK0である。一方、信号処理用クロツクCLK１
は発振器１４から供給されたユニツト１１−１に
印加される。ユニツト１１−２へ印加すべきクロ
ツクCLK２は、クロツクCLK１を、遅延回路４
１−１を経由させることにより得られその遅延は
τ１である。同様に、ユニツト１１−３へ印加す
べきクロツクCLK３は、クロツクCLK２を遅延
回路４１−２を経由させることにより得られる。
この様な構成を採ることにより、前述した繁雑な
クロツク制御は一切不要となる。すなわち、前述
したいかなるモードを採ろうとも、何の操作をも
加えることなく、データとクロツクの同期は常に
確保される。第５図および第６図は、それぞれ本
発明に基づくデイジタル信号処理装置における折
り返し動作を示すブロツク図およびその要部信号
のタイムチヤートである。第５図において、ルー
プＬ１は前述したモードNo.１における信号経路を
示し、ループＬ３は前述したモードNo.３における
信号経路を示す。ここで注意すべきことは、どの
ようなループを採ろうとも、クロツク系回路（４
１−１〜４１−６）に対し外部からの繁雑なクロ
ツク制御ぎ不要となることである。これは、信号
経路上のいずれの時点をとつても、常にデータと
クロツクが対になつて転送されるからに他ならな
い。この様子を第６図のタイムチヤートで示す
と、その第１）欄は入力データＤ_ioであり、ユニ
ツト１１−１においてクロツクCLK１（第２）
欄）のタイミングで信号処理される。仮りにモー
ドNo.１に対応するループＬ１をとつたとすれば、
信号処理ユニツト４２−５を基準にして考察する
と、データｄ４がユニツト１１−５に印加される
のは、第３）欄に示す如く、遅延時間（τ１＋τ
２＋τ３＋τ４）経路後である。一方、該データ
ｄ４に随伴するクロツクCLK５の遅延時間も同
じく（τ１＋τ２＋τ３＋τ４）となる（第４）
欄）。又、仮りにモードNo.３に対応するループＬ
３をとつたとすれば、データｄ２がユニツト１１
−５に印加されるのは、遅延時間（τ１＋τ２）
経過後である。一方、該データｄ２に随伴するク
ロツクCLK３の遅延時間も同じく（τ１＋τ
２）となる（第６）欄）。かくの如く、入力デー
タＤ_ioのビツト“１”、“４”、“７”（第１）欄参
照）に対しクロツクCLK１の“イ”、“ロ”、
“ハ”（第２）欄参照）が対向するとすれば、モー
ドNo.１であつてもデータのビツト“１”，“４”…
はクロツク“イ”、“ロ”…に対向し（第３）、
４）欄）、モードNo.３であつてもデータのビツト
“１”、“４”、“７”…はクロツク“イ”、“ロ”、
“ハ”…に対向する。かくして、データとクロツ
クの対応関係はいかなるモードにおいても崩され
ることはない。

以上説明したように本発明によれば、デイジタ
ル信号処理装置において機能ブロツクユニツト間
にいかなる折り返しモードが発生しても、データ
に対する信号処理用クロツクのクロツク制御を一
切不要とすることができ、多種多様の特性試験を
任意に実行することが可能となる。又、このよう
な特性試験に限らず、システム設計において十分
なフレキシビリテイーが得られる利点もある。さ
らに又、障害探索、保守に関しても、従来に比し
て大幅に簡単化される。

【図面の簡単な説明】

第１図は一般的なデイジタル信号処理装置を示
すブロツク図、第２図は第１の装置における要部
信号を表わしたタイムチヤート、第３図は従来の
デイジタル信号処理装置において実行された折り
返しモードの手法を説明するためのブロツク図、
第４図は本発明に基づくデイジタル信号処理装置
を示すブロツク図、第５図は本発明のデイジタル
信号処理装置において実行される折り返しモード
の手法を説明するためのブロツク図、第６図は第
５図における要部信号を表わしたタイムチヤート
である。図において、１１−１〜１１−６はそれぞれ機
能ブロツクユニツト、１４は発振器、４１−１〜
４１−６はそれぞれクロツク遅延回路、４２−１
〜４２−６はそれぞれ信号処理ユニツト、Ｄ_ioは
入力データ、Ｄ_putは出力データ、ｄ１〜ｄ６は
それぞれ処理データ、CLK１〜CLK６はそれぞ
れクロツクである。

Claims

【特許請求の範囲】

１各々がデータ入力およびクロツクを別々の信
号線を介して受けて所定のデイジタル演算処理を
し所定のデータ出力を得る機能ブロツクユニツト
が複数個シリアルに接続されてなり、入力データ
を初段の前記機能ブロツクユニツトに与えて所望
の出力データを最終段の前記機能ブロツクユニツ
トより得ると共に、各段の該機能ブロツクユニツ
トからの前記データ出力を折り返して前記出力デ
ータを得ることにより各該機能ブロツクユニツト
での折り返し試験を行うようにしたデイジタル信
号処理装置であつて、シリアルに接続された複数
の信号処理ユニツトから構成され、各該信号処理
ユニツトはそれぞれ対応する前記機能ブロツクユ
ニツトを含み且つ、前記クロツクをクロツク入力
として受けこれを当該機能ブロツクユニツトに供
給すると共に該クロツクに、当該機能ブロツクユ
ニツトが要するデイジタル演算処理時間とほぼ等
しい時間遅延を与えて次段の機能ブロツクユニツ
トへのクロツク出力となすクロツク遅延回路を有
し、さらに１の前記信号処理ユニツトにおける前
記データ出力側および前記クロツク出力側は他の
前記信号処理ユニツトにおける前記データ入力側
およびクロツク入力側にそれぞれ接続可能とする
ことにより１又は２以上の前記機能ブロツクユニ
ツトを飛び越して前記の折り返し試験を実行する
ことを特徴とするデイジタル信号処理装置。