JPH1141299A - インタフェース回路 - Google Patents
インタフェース回路Info
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- JPH1141299A JPH1141299A JP9192405A JP19240597A JPH1141299A JP H1141299 A JPH1141299 A JP H1141299A JP 9192405 A JP9192405 A JP 9192405A JP 19240597 A JP19240597 A JP 19240597A JP H1141299 A JPH1141299 A JP H1141299A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Liquid Crystal Display Device Control (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 クロック信号ＣＫの周波数を１／２にしてデ
ータ転送を行うことにより、消費電力の抑制とＥＭＩ雑
音の低減を図る。 【解決手段】 データタイミング信号ＴＭはＦＦ（フリ
ップフロップ）１１で１／２に分周され、相補的なクロ
ック信号ＣＫ，／ＣＫとしてＦＦ３１，３２のクロック
端子Ｃに与えられる。逐次入力されるデータＤＴの内、
奇数番目の奇数データ信号ＤＴＯがＦＦ３１で保持さ
れ、偶数番目の偶数データ信号ＤＴＦがＦＦ３２で保持
されて、それぞれ出力される。ｎ段の保持部を有するシ
フトレジスタ２０によって、データＤＴの開始を示す開
始信号ＳＴが順次後段にシフトされ，各保持部からパル
ス幅の長いラッチ信号Ｌ１〜Ｌｎが出力される。ラッチ
信号Ｌ１〜Ｌｎに基づいて、奇数データ信号ＤＴＯ及び
偶数データ信号ＤＴＥが、データラッチ４０内の各ラッ
チ４１１〜４１ｎで保持されて出力される。
ータ転送を行うことにより、消費電力の抑制とＥＭＩ雑
音の低減を図る。 【解決手段】 データタイミング信号ＴＭはＦＦ（フリ
ップフロップ）１１で１／２に分周され、相補的なクロ
ック信号ＣＫ，／ＣＫとしてＦＦ３１，３２のクロック
端子Ｃに与えられる。逐次入力されるデータＤＴの内、
奇数番目の奇数データ信号ＤＴＯがＦＦ３１で保持さ
れ、偶数番目の偶数データ信号ＤＴＦがＦＦ３２で保持
されて、それぞれ出力される。ｎ段の保持部を有するシ
フトレジスタ２０によって、データＤＴの開始を示す開
始信号ＳＴが順次後段にシフトされ，各保持部からパル
ス幅の長いラッチ信号Ｌ１〜Ｌｎが出力される。ラッチ
信号Ｌ１〜Ｌｎに基づいて、奇数データ信号ＤＴＯ及び
偶数データ信号ＤＴＥが、データラッチ４０内の各ラッ
チ４１１〜４１ｎで保持されて出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、中央処理
装置（以下、「ＣＰＵ」という）等から液晶表示装置
（以下、「ＬＣＤ」という）等の周辺装置に対して、高
速にデータを転送するためのインタフェース回路、特に
その高速データ転送に伴うノイズ対策に関するものであ
る。
装置（以下、「ＣＰＵ」という）等から液晶表示装置
（以下、「ＬＣＤ」という）等の周辺装置に対して、高
速にデータを転送するためのインタフェース回路、特に
その高速データ転送に伴うノイズ対策に関するものであ
る。
【０００２】
【従来の技術】図２は、従来のＬＣＤに対するインタフ
ェース回路の一例を示す概略の構成図である。このイン
タフェース回路は、図示しないＣＰＵ等からデータ転送
タイミングを示すクロック信号ＣＫと、データ転送の開
始を示す開始信号ＳＴとが与えられるシフトレジスタ１
と、ＣＰＵ等からの表示用のデータＤＴが順次与えら
れ、これらのデータＤＴを表示のために保持するデータ
ラッチ２とで構成されている。シフトレジスタ１は、ｎ
段の縦続接続された遅延型のフリップフロップ（以下、
「ＦＦ」という）１１，１２，…，１ｎで構成されてい
る。そして、初段のＦＦ１１の入力端子Ｄに開始信号Ｓ
Ｔが与えられ、各段のＦＦ１１〜１ｎのクロック端子Ｃ
にはクロック信号ＣＫが共通に与えられている。また、
データラッチ２は、ｎ個のラッチ２１，２２，…，２ｎ
で構成されており、これらのラッチ２１〜２ｎの入力端
子Ｄには、データＤＴが共通に与えられている。また、
各ラッチ２ｉ（但し、ｉ＝１〜ｎ）のイネーブル端子Ｇ
は、シフトレジスタ１内の対応するＦＦ１ｉの出力側に
接続され、ＣＰＵ等から順次与えられるｎ個のデータＤ
Ｔをその順番に保持するようになっている。ｎ個のラッ
チ２１〜２ｎの出力端子Ｑは，更にラッチ回路３の入力
側に接続され、ラッチ信号ＬＡに基づいて同一タイミン
グで、このラッチ回路３に表示用のデータＤＴが保持さ
れるようになっている。ラッチ回路３の出力側は、ドラ
イバ回路４の入力側に接続されている。ドライバ回路４
は、各データＤＴをＬＣＤ駆動用の駆動信号に変換する
ものであり、このドライバ回路４の出力側にＬＣＤ５が
接続されている。
ェース回路の一例を示す概略の構成図である。このイン
タフェース回路は、図示しないＣＰＵ等からデータ転送
タイミングを示すクロック信号ＣＫと、データ転送の開
始を示す開始信号ＳＴとが与えられるシフトレジスタ１
と、ＣＰＵ等からの表示用のデータＤＴが順次与えら
れ、これらのデータＤＴを表示のために保持するデータ
ラッチ２とで構成されている。シフトレジスタ１は、ｎ
段の縦続接続された遅延型のフリップフロップ（以下、
「ＦＦ」という）１１，１２，…，１ｎで構成されてい
る。そして、初段のＦＦ１１の入力端子Ｄに開始信号Ｓ
Ｔが与えられ、各段のＦＦ１１〜１ｎのクロック端子Ｃ
にはクロック信号ＣＫが共通に与えられている。また、
データラッチ２は、ｎ個のラッチ２１，２２，…，２ｎ
で構成されており、これらのラッチ２１〜２ｎの入力端
子Ｄには、データＤＴが共通に与えられている。また、
各ラッチ２ｉ（但し、ｉ＝１〜ｎ）のイネーブル端子Ｇ
は、シフトレジスタ１内の対応するＦＦ１ｉの出力側に
接続され、ＣＰＵ等から順次与えられるｎ個のデータＤ
Ｔをその順番に保持するようになっている。ｎ個のラッ
チ２１〜２ｎの出力端子Ｑは，更にラッチ回路３の入力
側に接続され、ラッチ信号ＬＡに基づいて同一タイミン
グで、このラッチ回路３に表示用のデータＤＴが保持さ
れるようになっている。ラッチ回路３の出力側は、ドラ
イバ回路４の入力側に接続されている。ドライバ回路４
は、各データＤＴをＬＣＤ駆動用の駆動信号に変換する
ものであり、このドライバ回路４の出力側にＬＣＤ５が
接続されている。
【０００３】図３は、図２のインタフェース回路の動作
シーケンスを示すタイムチャートである。以下、図３を
参照しつつ、図２のインタフェース回路の動作を説明す
る。図３に示すように、クロック信号ＣＫがレベル
“Ｈ”からレベル“Ｌ”へ立ち下がると、これに同期し
て開始信号ＳＴが“Ｈ”に変化する。次に、クロック信
号ＣＫが“Ｌ”から“Ｈ”に立ち上がると、この立ち上
がりのタイミングによって、図２のＦＦ１１の入力端子
Ｄに与えられている開始信号ＳＴのレベル“Ｈ”が保持
され、このＦＦ１の出力信号Ｌ１が“Ｈ”になる。これ
と同時に、ＣＰＵ等からデータＤＴとして“ＤＴ１”が
出力される。ＦＦ１１の出力信号Ｌ１が“Ｈ”になる
と、ラッチ２１にデータ“ＤＴ１”が保持され、このラ
ッチ２１の出力端子Ｑには出力信号ＤＤ１としてデータ
“ＤＴ１”が出力される。この後、クロック信号ＣＫが
“Ｌ”に変化すると、これに合わせて開始信号ＳＴも同
時に“Ｌ”に変化する。更に、クロック信号ＣＫが
“Ｈ”に変化すると、ＦＦ１１の出力信号Ｌ１は“Ｌ”
に変化し、ラッチ２１の出力信号ＤＤ１は“ＤＴ１”の
まま維持される。一方、ＦＦ１２の出力信号Ｌ２は
“Ｈ”に変化し、このタイミングでＣＰＵ等から出力さ
れるデータＤＴが“ＤＴ２”に変更される。これによ
り、ラッチ２２にはデータ“ＤＴ２”が保持され、この
ラッチ２２の出力端子Ｑには出力信号ＤＤ２としてデー
タ“ＤＴ２”が出力される。このように、クロック信号
ＣＫの立ち上がりに同期して順次ＣＰＵ等から与えられ
るデータＤＴが、データラッチ２内の対応するラッチ２
１〜２ｎに保持され、ラッチ回路３及びドライバ回路４
を介してＬＣＤ５に与えられる。
シーケンスを示すタイムチャートである。以下、図３を
参照しつつ、図２のインタフェース回路の動作を説明す
る。図３に示すように、クロック信号ＣＫがレベル
“Ｈ”からレベル“Ｌ”へ立ち下がると、これに同期し
て開始信号ＳＴが“Ｈ”に変化する。次に、クロック信
号ＣＫが“Ｌ”から“Ｈ”に立ち上がると、この立ち上
がりのタイミングによって、図２のＦＦ１１の入力端子
Ｄに与えられている開始信号ＳＴのレベル“Ｈ”が保持
され、このＦＦ１の出力信号Ｌ１が“Ｈ”になる。これ
と同時に、ＣＰＵ等からデータＤＴとして“ＤＴ１”が
出力される。ＦＦ１１の出力信号Ｌ１が“Ｈ”になる
と、ラッチ２１にデータ“ＤＴ１”が保持され、このラ
ッチ２１の出力端子Ｑには出力信号ＤＤ１としてデータ
“ＤＴ１”が出力される。この後、クロック信号ＣＫが
“Ｌ”に変化すると、これに合わせて開始信号ＳＴも同
時に“Ｌ”に変化する。更に、クロック信号ＣＫが
“Ｈ”に変化すると、ＦＦ１１の出力信号Ｌ１は“Ｌ”
に変化し、ラッチ２１の出力信号ＤＤ１は“ＤＴ１”の
まま維持される。一方、ＦＦ１２の出力信号Ｌ２は
“Ｈ”に変化し、このタイミングでＣＰＵ等から出力さ
れるデータＤＴが“ＤＴ２”に変更される。これによ
り、ラッチ２２にはデータ“ＤＴ２”が保持され、この
ラッチ２２の出力端子Ｑには出力信号ＤＤ２としてデー
タ“ＤＴ２”が出力される。このように、クロック信号
ＣＫの立ち上がりに同期して順次ＣＰＵ等から与えられ
るデータＤＴが、データラッチ２内の対応するラッチ２
１〜２ｎに保持され、ラッチ回路３及びドライバ回路４
を介してＬＣＤ５に与えられる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
インタフェース回路では、次の（１）、（２）のような
課題があった。 （１） ＬＣＤ５等の表示装置の画面サイズは大型化し
ており、これに伴って転送すべきデータ量が増加してい
る。１画面の表示周期は人間の目の特性によってほぼ決
められているので、データ量の増加は、転送速度の高速
化によって解決しなければならない。転送速度を高速化
するためには、データ転送用のクロック信号ＣＫの周波
数を高くする必要がある。しかし、クロック信号ＣＫの
周波数を高くするとインタフェース回路の消費電流が増
加する。 （２） クロック信号ＣＫの周波数を高くすると、高周
波信号が外部に放射されて、いわゆるＥＭＩ（Electrom
agnetic Interference：電磁気障害）雑音が発生する。 本発明は、クロック信号ＣＫの周波数を上げずに転送デ
ータ量の増加を可能にすることにより、前記従来技術が
持っていた（１）、（２）の課題を解決したインタフェ
ース回路を提供するものである。
インタフェース回路では、次の（１）、（２）のような
課題があった。 （１） ＬＣＤ５等の表示装置の画面サイズは大型化し
ており、これに伴って転送すべきデータ量が増加してい
る。１画面の表示周期は人間の目の特性によってほぼ決
められているので、データ量の増加は、転送速度の高速
化によって解決しなければならない。転送速度を高速化
するためには、データ転送用のクロック信号ＣＫの周波
数を高くする必要がある。しかし、クロック信号ＣＫの
周波数を高くするとインタフェース回路の消費電流が増
加する。 （２） クロック信号ＣＫの周波数を高くすると、高周
波信号が外部に放射されて、いわゆるＥＭＩ（Electrom
agnetic Interference：電磁気障害）雑音が発生する。 本発明は、クロック信号ＣＫの周波数を上げずに転送デ
ータ量の増加を可能にすることにより、前記従来技術が
持っていた（１）、（２）の課題を解決したインタフェ
ース回路を提供するものである。
【０００５】
【課題を解決するための手段】前記課題を解決するた
め、本発明の内の第１の発明は、インタフェース回路に
おいて、一定周期で与えられるデータタイミング信号を
分周して、該一定周期の２倍の周期で異なる第１及び第
２のレベルに交互に変化するクロック信号を生成する分
周手段と、データの開始タイミングを示す開始信号に基
づいて入力が開始され、前記データタイミング信号に同
期して順次入力されるｎ個のデータの内の奇数番目のデ
ータを前記クロック信号が第１から第２のレベルへ変化
するタイミングで保持して出力する第１の保持手段と、
前記ｎ個のデータの内の偶数番目のデータを前記クロッ
ク信号が第２から第１のレベルへ変化するタイミングで
保持して出力する第２の保持手段と、次のようなシフト
手段と、複数の第１及び第２のデータ保持手段とを備え
ている。シフト手段は、縦続接続されたｎ段の保持部を
有し、該保持部の初段に与えられた前記開始信号を前記
クロック信号に基づいて順次後段へシフトさせて保持す
るものである。複数の第１のデータ保持手段は、それぞ
れ前記第１の保持手段から出力される前記奇数番目の各
データを前記シフト手段の対応する各奇数段目の保持部
の出力信号に従って保持して出力するものである。複数
の第２のデータ保持手段は、それぞれ前記第２の保持手
段から出力される前記偶数番目の各データを前記シフト
手段の対応する各偶数段目の保持部の出力信号に従って
保持して出力するものである。
め、本発明の内の第１の発明は、インタフェース回路に
おいて、一定周期で与えられるデータタイミング信号を
分周して、該一定周期の２倍の周期で異なる第１及び第
２のレベルに交互に変化するクロック信号を生成する分
周手段と、データの開始タイミングを示す開始信号に基
づいて入力が開始され、前記データタイミング信号に同
期して順次入力されるｎ個のデータの内の奇数番目のデ
ータを前記クロック信号が第１から第２のレベルへ変化
するタイミングで保持して出力する第１の保持手段と、
前記ｎ個のデータの内の偶数番目のデータを前記クロッ
ク信号が第２から第１のレベルへ変化するタイミングで
保持して出力する第２の保持手段と、次のようなシフト
手段と、複数の第１及び第２のデータ保持手段とを備え
ている。シフト手段は、縦続接続されたｎ段の保持部を
有し、該保持部の初段に与えられた前記開始信号を前記
クロック信号に基づいて順次後段へシフトさせて保持す
るものである。複数の第１のデータ保持手段は、それぞ
れ前記第１の保持手段から出力される前記奇数番目の各
データを前記シフト手段の対応する各奇数段目の保持部
の出力信号に従って保持して出力するものである。複数
の第２のデータ保持手段は、それぞれ前記第２の保持手
段から出力される前記偶数番目の各データを前記シフト
手段の対応する各偶数段目の保持部の出力信号に従って
保持して出力するものである。
【０００６】第２の発明は、インタフェース回路におい
て、データの開始タイミングを示す開始信号に基づいて
入力が開始され、異なる第１及び第２のレベルに交互に
変化するクロック信号に同期して順次入力されるｎ個の
データの内の奇数番目のデータを、該クロック信号が第
１から第２のレベルへ変化するタイミングで保持して出
力する第１の保持手段と、第１の発明と同様の第２の保
持手段と、シフト手段と、第１及び第２のデータ保持手
段とを備えている。第３の発明は、第１及び第２の発明
のインタフェース回路におけるシフト手段を、前記開始
信号を前記クロック信号が第１から第２のレベルへ変化
するタイミングまたは第２から第１のレベルへ変化する
タイミングで保持して出力する同期型ＦＦによる初段の
保持部と、該初段の保持部の出力側に縦続接続され、前
段の出力信号を該クロック信号に基づいて保持して出力
する非同期型ＦＦによるｎ−１段の保持部とで構成して
いる。第１及び第３の発明によれば、以上のようにイン
タフェース回路を構成したので、次のような作用が行わ
れる。
て、データの開始タイミングを示す開始信号に基づいて
入力が開始され、異なる第１及び第２のレベルに交互に
変化するクロック信号に同期して順次入力されるｎ個の
データの内の奇数番目のデータを、該クロック信号が第
１から第２のレベルへ変化するタイミングで保持して出
力する第１の保持手段と、第１の発明と同様の第２の保
持手段と、シフト手段と、第１及び第２のデータ保持手
段とを備えている。第３の発明は、第１及び第２の発明
のインタフェース回路におけるシフト手段を、前記開始
信号を前記クロック信号が第１から第２のレベルへ変化
するタイミングまたは第２から第１のレベルへ変化する
タイミングで保持して出力する同期型ＦＦによる初段の
保持部と、該初段の保持部の出力側に縦続接続され、前
段の出力信号を該クロック信号に基づいて保持して出力
する非同期型ＦＦによるｎ−１段の保持部とで構成して
いる。第１及び第３の発明によれば、以上のようにイン
タフェース回路を構成したので、次のような作用が行わ
れる。
【０００７】データタイミング信号は、分周手段によっ
て１／２に分周されてクロック信号が生成される。順次
入力されるデータの内の奇数番目のデータが第１の保持
手段で、偶数番目のデータが第２の保持手段で、それぞ
れクロック信号の立ち上がりまたは立ち下がり変化のタ
イミングで保持されて出力される。一方、データの開始
を示す開始信号は、ｎ段の保持部を有するシフト手段に
おいて、クロック信号に基づいて順次後段へシフトされ
て保持される。第１の保持手段から出力された奇数番目
のデータは、第１のデータ保持手段において、シフト手
段の奇数段目の保持部の出力信号によって保持されて出
力される。また、第２の保持手段から出力された偶数番
目のデータは、第２のデータ保持手段において、シフト
手段の偶数段目の保持部の出力信号によって保持されて
出力される。第２及び第３の発明によれば、次のような
作用が行われる。
て１／２に分周されてクロック信号が生成される。順次
入力されるデータの内の奇数番目のデータが第１の保持
手段で、偶数番目のデータが第２の保持手段で、それぞ
れクロック信号の立ち上がりまたは立ち下がり変化のタ
イミングで保持されて出力される。一方、データの開始
を示す開始信号は、ｎ段の保持部を有するシフト手段に
おいて、クロック信号に基づいて順次後段へシフトされ
て保持される。第１の保持手段から出力された奇数番目
のデータは、第１のデータ保持手段において、シフト手
段の奇数段目の保持部の出力信号によって保持されて出
力される。また、第２の保持手段から出力された偶数番
目のデータは、第２のデータ保持手段において、シフト
手段の偶数段目の保持部の出力信号によって保持されて
出力される。第２及び第３の発明によれば、次のような
作用が行われる。
【０００８】クロック信号の立ち上がり及び立ち下がり
に同期して順次入力されるデータの内の奇数番目のデー
タが第１の保持手段で、偶数番目のデータが第２の保持
手段でそれぞれ保持されて出力される。一方、データの
開始を示す開始信号は、シフト手段においてクロック信
号に基づいて順次後段へシフトされて保持される。第１
の保持手段から出力された奇数番目のデータは、第１の
データ保持手段において、シフト手段の奇数段目の保持
部の出力信号によって保持されて出力される。また、第
２の保持手段から出力された偶数番目のデータは、第２
のデータ保持手段において、シフト手段の偶数段目の保
持部の出力信号によって保持されて出力される。
に同期して順次入力されるデータの内の奇数番目のデー
タが第１の保持手段で、偶数番目のデータが第２の保持
手段でそれぞれ保持されて出力される。一方、データの
開始を示す開始信号は、シフト手段においてクロック信
号に基づいて順次後段へシフトされて保持される。第１
の保持手段から出力された奇数番目のデータは、第１の
データ保持手段において、シフト手段の奇数段目の保持
部の出力信号によって保持されて出力される。また、第
２の保持手段から出力された偶数番目のデータは、第２
のデータ保持手段において、シフト手段の偶数段目の保
持部の出力信号によって保持されて出力される。
【０００９】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すインタフェース
回路の構成図である。このインタフェース回路は、分周
手段（例えば、遅延型のＦＦ）１１を有している。ＦＦ
１１のクロック端子Ｃには、図示しないＣＰＵ等からデ
ータ転送タイミングを示すデータタイミング信号ＴＭが
与えられている。ＦＦ１１の反転出力端子／Ｑ（但し、
「／」は反転を意味する）は入力端子Ｄに接続されてお
り、出力端子Ｑからデータタイミング信号ＴＭが１／２
に分周され、このデータタイミング号ＴＭの立ち上がり
に同期したクロック信号ＣＫが出力される。また、反転
出力端子／Ｑからは、クロック信号ＣＫを反転させたク
ロック信号／ＣＫが出力されるようになっている。ま
た、このインタフェース回路は、シフト手段（例えば、
シフトレジスタ）２０を有している。シフトレジスタ２
０は、初段の保持部として同期型のＦＦ、即ち、遅延型
のＦＦ２１が設けられ、このＦＦ２１の後段に縦続接続
された非同期型のＦＦであるラッチ２２２，２２３，
…，２２ｎによるｎ−１段の保持部が接続された構成と
なっている。そして、ＦＦ２１の入力端子Ｄには、ＣＰ
Ｕ等からのデータＤＴの開始を示す開始信号ＳＴが与え
られるようになっている。また、シフトレジスタ２０の
奇数段目の保持部、即ち、ＦＦ２１のクロック端子Ｃ及
びラッチ２３３，２３５，…のイネーブル端子Ｇには、
ＦＦ１１からのクロック信号ＣＫが与えられ、偶数段目
の保持部、即ち、ラッチ２３２，２３４，…のイネーブ
ル端子Ｇには、ＦＦ１０からのクロック信号／ＣＫが与
えられている。そして、ＦＦ２１及びラッチ２２２〜２
２ｎの各保持部の出力端子Ｑから、それぞれラッチ信号
Ｌ１，Ｌ２，…，Ｌｎが出力されるようになっている。
回路の構成図である。このインタフェース回路は、分周
手段（例えば、遅延型のＦＦ）１１を有している。ＦＦ
１１のクロック端子Ｃには、図示しないＣＰＵ等からデ
ータ転送タイミングを示すデータタイミング信号ＴＭが
与えられている。ＦＦ１１の反転出力端子／Ｑ（但し、
「／」は反転を意味する）は入力端子Ｄに接続されてお
り、出力端子Ｑからデータタイミング信号ＴＭが１／２
に分周され、このデータタイミング号ＴＭの立ち上がり
に同期したクロック信号ＣＫが出力される。また、反転
出力端子／Ｑからは、クロック信号ＣＫを反転させたク
ロック信号／ＣＫが出力されるようになっている。ま
た、このインタフェース回路は、シフト手段（例えば、
シフトレジスタ）２０を有している。シフトレジスタ２
０は、初段の保持部として同期型のＦＦ、即ち、遅延型
のＦＦ２１が設けられ、このＦＦ２１の後段に縦続接続
された非同期型のＦＦであるラッチ２２２，２２３，
…，２２ｎによるｎ−１段の保持部が接続された構成と
なっている。そして、ＦＦ２１の入力端子Ｄには、ＣＰ
Ｕ等からのデータＤＴの開始を示す開始信号ＳＴが与え
られるようになっている。また、シフトレジスタ２０の
奇数段目の保持部、即ち、ＦＦ２１のクロック端子Ｃ及
びラッチ２３３，２３５，…のイネーブル端子Ｇには、
ＦＦ１１からのクロック信号ＣＫが与えられ、偶数段目
の保持部、即ち、ラッチ２３２，２３４，…のイネーブ
ル端子Ｇには、ＦＦ１０からのクロック信号／ＣＫが与
えられている。そして、ＦＦ２１及びラッチ２２２〜２
２ｎの各保持部の出力端子Ｑから、それぞれラッチ信号
Ｌ１，Ｌ２，…，Ｌｎが出力されるようになっている。
【００１０】更に、このインタフェース回路は、第１及
び第２の保持手段（例えば、遅延型のＦＦ）３１，３２
を有している。ＦＦ３１，３２の入力端子Ｄには、ＣＰ
Ｕ等からデータＤＴが共通に与えられるようになってい
る。また、ＦＦ３１，３２の各クロック端子Ｃには、Ｆ
Ｆ１０からのクロック信号ＣＫ，／ＣＫが、それぞれ与
えられている。ＦＦ３１，３２の出力端子Ｑには、ｎ個
のラッチ４１１，４１２，…４１ｎで構成されるデータ
ラッチ４０が接続されている。即ち、ＦＦ３１の出力端
子Ｑには、第１のデータ保持手段（例えば、奇数番目の
ラッチ）４１１，４１３，…の入力端子Ｄが共通に接続
され、ＦＦ３２の出力端子Ｑには、第２のデータ保持手
段（例えば、偶数番目のラッチ）４１２，４１４，…の
入力端子Ｄが共通に接続されている。また、データラッ
チ４０の各ラッチ４１１〜４１ｎのイネーブル端子Ｇに
は、シフトレジスタ２０からのラッチ信号Ｌ１〜Ｌｎ
が、それぞれ与えられるようになっている。
び第２の保持手段（例えば、遅延型のＦＦ）３１，３２
を有している。ＦＦ３１，３２の入力端子Ｄには、ＣＰ
Ｕ等からデータＤＴが共通に与えられるようになってい
る。また、ＦＦ３１，３２の各クロック端子Ｃには、Ｆ
Ｆ１０からのクロック信号ＣＫ，／ＣＫが、それぞれ与
えられている。ＦＦ３１，３２の出力端子Ｑには、ｎ個
のラッチ４１１，４１２，…４１ｎで構成されるデータ
ラッチ４０が接続されている。即ち、ＦＦ３１の出力端
子Ｑには、第１のデータ保持手段（例えば、奇数番目の
ラッチ）４１１，４１３，…の入力端子Ｄが共通に接続
され、ＦＦ３２の出力端子Ｑには、第２のデータ保持手
段（例えば、偶数番目のラッチ）４１２，４１４，…の
入力端子Ｄが共通に接続されている。また、データラッ
チ４０の各ラッチ４１１〜４１ｎのイネーブル端子Ｇに
は、シフトレジスタ２０からのラッチ信号Ｌ１〜Ｌｎ
が、それぞれ与えられるようになっている。
【００１１】図４は、図１のインタフェース回路の動作
シーケンスを示すタイムチャートである。以下、図４を
参照しつつ、図１のインタフェース回路の動作を説明す
る。図１中のＦＦ１１によって、データタイミング信号
ＴＭが１／２に分周されて、このデータタイミング信号
ＴＭの立ち上がりに同期してレベル“Ｈ”，“Ｌ”に交
互に変化するクロック信号ＣＫと、このクロック信号Ｃ
Ｋを反転したクロック信号／ＣＫが生成される。図４の
時刻ｔ１において、データタイミング信号ＴＭの立ち下
がりに同期して開始信号ＳＴが“Ｈ”に変化し、これと
ともに、ＣＰＵ等からデータＤＴとして“ＤＴ１”のデ
ータが出力される。時刻ｔ２において、データタイミン
グ信号ＴＭが立ち上がると、ＦＦ１１で生成されるクロ
ック信号ＣＫは“Ｌ”から“Ｈ”に変化する。ＦＦ３１
のクロック端子Ｃにはクロック信号ＣＫが与えられてい
るので、このクロック信号ＣＫの立ち上がりタイミング
に従ってデータＤＴが保持される。これにより、ＦＦ３
１の出力側の奇数データ信号ＤＴＯは“ＤＴ１”とな
る。
シーケンスを示すタイムチャートである。以下、図４を
参照しつつ、図１のインタフェース回路の動作を説明す
る。図１中のＦＦ１１によって、データタイミング信号
ＴＭが１／２に分周されて、このデータタイミング信号
ＴＭの立ち上がりに同期してレベル“Ｈ”，“Ｌ”に交
互に変化するクロック信号ＣＫと、このクロック信号Ｃ
Ｋを反転したクロック信号／ＣＫが生成される。図４の
時刻ｔ１において、データタイミング信号ＴＭの立ち下
がりに同期して開始信号ＳＴが“Ｈ”に変化し、これと
ともに、ＣＰＵ等からデータＤＴとして“ＤＴ１”のデ
ータが出力される。時刻ｔ２において、データタイミン
グ信号ＴＭが立ち上がると、ＦＦ１１で生成されるクロ
ック信号ＣＫは“Ｌ”から“Ｈ”に変化する。ＦＦ３１
のクロック端子Ｃにはクロック信号ＣＫが与えられてい
るので、このクロック信号ＣＫの立ち上がりタイミング
に従ってデータＤＴが保持される。これにより、ＦＦ３
１の出力側の奇数データ信号ＤＴＯは“ＤＴ１”とな
る。
【００１２】一方、開始信号ＳＴは、シフトレジスタ２
０におけるＦＦ２１の入力端子Ｄに与えられているの
で、クロック信号ＣＫの立ち上がりでこのＦＦ２１に保
持され、ラッチ信号Ｌ１は“Ｈ”に変化する。更に、ラ
ッチ信号Ｌ１は、ラッチ４１１のイネーブル端子Ｇに与
えられているので、このラッチ４１１によって、ＦＦ３
１から出力される奇数データ信号ＤＴＯが保持され、ラ
ッチ４１１の出力信号ＤＤ１は“ＤＴ１”となる。時刻
ｔ３において、データタイミング信号ＴＭが立ち下が
り、開始信号ＳＴが“Ｌ”に変化し、更に、データＤＴ
が“ＤＴ２”に変更される。時刻ｔ４において、データ
タイミング信号ＴＭが立ち上がると、ＦＦ１１で生成さ
れるクロック信号／ＣＫは“Ｌ”から“Ｈ”に変化す
る。ＦＦ３２のクロック端子Ｃには、クロック信号／Ｃ
Ｋが与えられているので、このクロック信号／ＣＫの立
ち上がりによってデータＤＴがラッチされる。これによ
り、ＦＦ３２の出力側の偶数データ信号ＤＴＥは“ＤＴ
２”となる。一方、ラッチ信号Ｌ１は、シフトレジスタ
２０におけるラッチ２２２の入力端子Ｄに与えられてい
るので、クロック信号／ＣＫの立ち上がりによりこのラ
ッチ２２２に保持され、ラッチ信号Ｌ２は“Ｈ”に変化
する。更に、ラッチ信号Ｌ２は、ラッチ４１２のイネー
ブル端子Ｇに与えられているので、このラッチ４１２に
よって、ＦＦ３２から出力される偶数データ信号ＤＴＥ
が保持され、ラッチ４１２の出力信号ＤＤ２は“ＤＴ
２”となる。
０におけるＦＦ２１の入力端子Ｄに与えられているの
で、クロック信号ＣＫの立ち上がりでこのＦＦ２１に保
持され、ラッチ信号Ｌ１は“Ｈ”に変化する。更に、ラ
ッチ信号Ｌ１は、ラッチ４１１のイネーブル端子Ｇに与
えられているので、このラッチ４１１によって、ＦＦ３
１から出力される奇数データ信号ＤＴＯが保持され、ラ
ッチ４１１の出力信号ＤＤ１は“ＤＴ１”となる。時刻
ｔ３において、データタイミング信号ＴＭが立ち下が
り、開始信号ＳＴが“Ｌ”に変化し、更に、データＤＴ
が“ＤＴ２”に変更される。時刻ｔ４において、データ
タイミング信号ＴＭが立ち上がると、ＦＦ１１で生成さ
れるクロック信号／ＣＫは“Ｌ”から“Ｈ”に変化す
る。ＦＦ３２のクロック端子Ｃには、クロック信号／Ｃ
Ｋが与えられているので、このクロック信号／ＣＫの立
ち上がりによってデータＤＴがラッチされる。これによ
り、ＦＦ３２の出力側の偶数データ信号ＤＴＥは“ＤＴ
２”となる。一方、ラッチ信号Ｌ１は、シフトレジスタ
２０におけるラッチ２２２の入力端子Ｄに与えられてい
るので、クロック信号／ＣＫの立ち上がりによりこのラ
ッチ２２２に保持され、ラッチ信号Ｌ２は“Ｈ”に変化
する。更に、ラッチ信号Ｌ２は、ラッチ４１２のイネー
ブル端子Ｇに与えられているので、このラッチ４１２に
よって、ＦＦ３２から出力される偶数データ信号ＤＴＥ
が保持され、ラッチ４１２の出力信号ＤＤ２は“ＤＴ
２”となる。
【００１３】時刻ｔ５におけるデータタイミング信号Ｔ
Ｍの立ち下がりに同期して、データＤＴは“ＤＴ３”に
変更される。時刻ｔ６において、データタイミング信号
ＴＭが立ち上がると、ＦＦ１１で生成されるクロック信
号ＣＫは“Ｌ”から“Ｈ”に変化する。これにより、Ｆ
Ｆ３１の出力側の奇数データ信号ＤＴＯは“ＤＴ３”と
なる。ＦＦ２１の入力端子Ｄに与えられる開始信号ＳＴ
は“Ｌ”となっているので、クロック信号ＣＫの立ち上
がりによって、ラッチ信号Ｌ１は“Ｌ”に変化する。こ
れにより、ラッチ４１１のイネーブル端子Ｇに与えられ
る信号は“Ｌ”に変化し、このラッチ４１１の出力信号
ＤＤ１は“ＤＴ１”のまま保持される。一方、ラッチ信
号Ｌ２は“Ｈ”となっているので、クロック信号ＣＫの
立ち上がりによって、ラッチ２２３から出力されるラッ
チ信号Ｌ３は“Ｈ”に変化する。更に、ラッチ信号Ｌ３
は、ラッチ４１３のイネーブル端子Ｇに与えられている
ので、このラッチ４１３によってＦＦ３１から出力され
る奇数データ信号ＤＴＯが保持され、ラッチ４１３の出
力信号ＤＤ３は“ＤＴ３”となる。
Ｍの立ち下がりに同期して、データＤＴは“ＤＴ３”に
変更される。時刻ｔ６において、データタイミング信号
ＴＭが立ち上がると、ＦＦ１１で生成されるクロック信
号ＣＫは“Ｌ”から“Ｈ”に変化する。これにより、Ｆ
Ｆ３１の出力側の奇数データ信号ＤＴＯは“ＤＴ３”と
なる。ＦＦ２１の入力端子Ｄに与えられる開始信号ＳＴ
は“Ｌ”となっているので、クロック信号ＣＫの立ち上
がりによって、ラッチ信号Ｌ１は“Ｌ”に変化する。こ
れにより、ラッチ４１１のイネーブル端子Ｇに与えられ
る信号は“Ｌ”に変化し、このラッチ４１１の出力信号
ＤＤ１は“ＤＴ１”のまま保持される。一方、ラッチ信
号Ｌ２は“Ｈ”となっているので、クロック信号ＣＫの
立ち上がりによって、ラッチ２２３から出力されるラッ
チ信号Ｌ３は“Ｈ”に変化する。更に、ラッチ信号Ｌ３
は、ラッチ４１３のイネーブル端子Ｇに与えられている
ので、このラッチ４１３によってＦＦ３１から出力され
る奇数データ信号ＤＴＯが保持され、ラッチ４１３の出
力信号ＤＤ３は“ＤＴ３”となる。
【００１４】時刻ｔ７におけるデータタイミング信号Ｔ
Ｍの立ち下がりに同期して、データＤＴは“ＤＴ４”に
変更される。時刻ｔ８において、データタイミング信号
ＴＭが立ち上がると、クロック信号／ＣＫは“Ｌ”から
“Ｈ”に変化する。これにより、ＦＦ３２の出力側の偶
数データ信号ＤＴＥは“ＤＴ４”となる。また、ラッチ
２２２の入力端子Ｄに与えられるラッチ信号Ｌ１は
“Ｌ”となっているので、クロック信号／ＣＫの立ち上
がりによって、ラッチ信号Ｌ２は“Ｌ”に変化する。こ
れにより、ラッチ４１２のイネーブル端子Ｇに与えられ
る信号は“Ｌ”に変化し、このラッチ４１２の出力信号
ＤＤ２は“ＤＴ２”のまま保持される。一方、ラッチ信
号Ｌ３は“Ｈ”となっているので、クロック信号／ＣＫ
の立ち上がりによって、ラッチ２２４から出力されるラ
ッチ信号Ｌ４は“Ｈ”に変化する。更に、ラッチ信号Ｌ
４は、ラッチ４１４のイネーブル端子Ｇに与えられてい
るので、このラッチ４１４によってＦＦ３２から出力さ
れる偶数データ信号ＤＴＥが保持され、ラッチ４１４の
出力信号ＤＤ４は“ＤＴ４”となる。
Ｍの立ち下がりに同期して、データＤＴは“ＤＴ４”に
変更される。時刻ｔ８において、データタイミング信号
ＴＭが立ち上がると、クロック信号／ＣＫは“Ｌ”から
“Ｈ”に変化する。これにより、ＦＦ３２の出力側の偶
数データ信号ＤＴＥは“ＤＴ４”となる。また、ラッチ
２２２の入力端子Ｄに与えられるラッチ信号Ｌ１は
“Ｌ”となっているので、クロック信号／ＣＫの立ち上
がりによって、ラッチ信号Ｌ２は“Ｌ”に変化する。こ
れにより、ラッチ４１２のイネーブル端子Ｇに与えられ
る信号は“Ｌ”に変化し、このラッチ４１２の出力信号
ＤＤ２は“ＤＴ２”のまま保持される。一方、ラッチ信
号Ｌ３は“Ｈ”となっているので、クロック信号／ＣＫ
の立ち上がりによって、ラッチ２２４から出力されるラ
ッチ信号Ｌ４は“Ｈ”に変化する。更に、ラッチ信号Ｌ
４は、ラッチ４１４のイネーブル端子Ｇに与えられてい
るので、このラッチ４１４によってＦＦ３２から出力さ
れる偶数データ信号ＤＴＥが保持され、ラッチ４１４の
出力信号ＤＤ４は“ＤＴ４”となる。
【００１５】このような動作の繰り返しにより、データ
ラッチ４０内の各ラッチ４１１〜４１ｎには、ＣＰＵ等
から順次与えられるデータＤＴが順次保持されて、出力
信号ＤＤ１〜ＤＤｎとして、それぞれ“ＤＴ１”〜“Ｄ
Ｔｎ”のデータが出力される。以上のように、この第１
の実施形態のインタフェース回路は、データＤＴの転送
タイミングを示すデータタイミング信号ＴＭを１／２に
分周して、１／２の周波数のクロック信号ＣＫ，／ＣＫ
を生成するＦＦ１１と、これらのクロック信号ＣＫ，／
ＣＫの立ち上がりのタイミングでデータＤＴを順次保持
するためのシフトレジスタ２０、ＦＦ３１，３２、及び
データラッチ４０を有している。このため、図２の従来
のインタフェース回路の１／２の周波数のクロック信号
ＣＫ，／ＣＫでデータ転送を行うことが可能になり、前
記（１）、（２）の課題を解決することができる。更
に、シフトレジスタ２０は、非同期型のＦＦであるラッ
チ２２２〜２２ｎで構成されているので、図２の従来の
同期型のＦＦ１１〜１ｎで構成されたシフトレジスタ１
に比べて、回路規模が簡素化できるという利点がある。
ラッチ４０内の各ラッチ４１１〜４１ｎには、ＣＰＵ等
から順次与えられるデータＤＴが順次保持されて、出力
信号ＤＤ１〜ＤＤｎとして、それぞれ“ＤＴ１”〜“Ｄ
Ｔｎ”のデータが出力される。以上のように、この第１
の実施形態のインタフェース回路は、データＤＴの転送
タイミングを示すデータタイミング信号ＴＭを１／２に
分周して、１／２の周波数のクロック信号ＣＫ，／ＣＫ
を生成するＦＦ１１と、これらのクロック信号ＣＫ，／
ＣＫの立ち上がりのタイミングでデータＤＴを順次保持
するためのシフトレジスタ２０、ＦＦ３１，３２、及び
データラッチ４０を有している。このため、図２の従来
のインタフェース回路の１／２の周波数のクロック信号
ＣＫ，／ＣＫでデータ転送を行うことが可能になり、前
記（１）、（２）の課題を解決することができる。更
に、シフトレジスタ２０は、非同期型のＦＦであるラッ
チ２２２〜２２ｎで構成されているので、図２の従来の
同期型のＦＦ１１〜１ｎで構成されたシフトレジスタ１
に比べて、回路規模が簡素化できるという利点がある。
【００１６】第２の実施形態 図５は、本発明の第２の実施形態を示すインタフェース
回路の構成図であり、図１中の要素と共通の要素には共
通の符号が付されている。このインタフェース回路は、
例えば、ＣＰＵ等から与えられるデータＤＴの変化にあ
わせて、“Ｌ”及び“Ｈ”のレベルが変化するクロック
信号ＣＫが与えられる場合のインタフェース回路であ
る。即ち、図１におけるデータタイミング信号ＴＭでは
なく、このデータタイミング信号ＴＭを１／２に分周し
たクロック信号ＣＫが直接与えられるようになってい
る。このため、図１中のＦＦ１１を削除するとともに、
与えられたクロック信号ＣＫを反転させて反転したクロ
ック信号／ＣＫを生成するためのインバータ１２を設け
ている。その他の構成は、図１と同様である。この第２
の実施形態のインタフェース回路におけるデータ転送動
作は、図１の第１の実施形態のインタフェース回路と同
様であり、同様の利点を有する。更に、ＣＰＵ等からの
クロック信号ＣＫの周波数が１／２となるので、クロッ
ク伝送路からのＥＭＩ雑音が低減されるという利点を有
する。
回路の構成図であり、図１中の要素と共通の要素には共
通の符号が付されている。このインタフェース回路は、
例えば、ＣＰＵ等から与えられるデータＤＴの変化にあ
わせて、“Ｌ”及び“Ｈ”のレベルが変化するクロック
信号ＣＫが与えられる場合のインタフェース回路であ
る。即ち、図１におけるデータタイミング信号ＴＭでは
なく、このデータタイミング信号ＴＭを１／２に分周し
たクロック信号ＣＫが直接与えられるようになってい
る。このため、図１中のＦＦ１１を削除するとともに、
与えられたクロック信号ＣＫを反転させて反転したクロ
ック信号／ＣＫを生成するためのインバータ１２を設け
ている。その他の構成は、図１と同様である。この第２
の実施形態のインタフェース回路におけるデータ転送動
作は、図１の第１の実施形態のインタフェース回路と同
様であり、同様の利点を有する。更に、ＣＰＵ等からの
クロック信号ＣＫの周波数が１／２となるので、クロッ
ク伝送路からのＥＭＩ雑音が低減されるという利点を有
する。
【００１７】第３の実施形態 図６は、本発明の第３の実施形態を示すインタフェース
回路の構成図であり、図１中の要素と共通の要素には共
通の符号が付されている。このインタフェース回路は、
例えば、ＣＰＵ等から順次与えられるデータＤＴを、予
め奇数データ信号ＤＴＯ、即ち、“ＤＴ１”，“ＤＴ
３”，“ＤＴ５”，…と、偶数データ信号ＤＴＥ、即
ち、“ＤＴ２”，“ＤＴ４”，“ＤＴ６”，…とに分離
して、別々のデータ線３３，３４を介して与えることを
可能にしたものである。このインタフェース回路は、遅
延型のＦＦ１３とセレクタ１４を有しており、このＦＦ
１３のクロック端子Ｃと、セレクタ１４の入力端子Ａ
に、データタイミング信号ＴＭまたはクロック信号ＣＫ
が与えられるようになっている。ＦＦ１３の出力端子／
Ｑは、このＦＦ１３の入力端子Ｄに接続されている。ま
た、ＦＦ１３の出力端子Ｑは、セレクタ１４の入力端子
Ｂに接続されている。セレクタ１４の選択端子Ｓには、
選択信号ＳＥＬが与えられており、この選択信号ＳＥＬ
が“Ｌ”の時に入力端子Ａが、“Ｈ”のときに入力端子
Ｂが選択されて、出力端子Ｘに接続されるようになって
いる。セレクタ１４の出力側は、シフトレジスタ２０内
の奇数段目の保持部、即ち、ＦＦ２１のクロック端子Ｃ
及びラッチ２３３，２３５，…のイネーブル端子Ｇに接
続されている。更に、セレクタ１４の出力側は、インバ
ータ１５を介して、シフトレジスタ２０内の偶数段目の
保持部、即ち、ラッチ２３２，２３４，…のイネーブル
端子Ｇに接続されている。
回路の構成図であり、図１中の要素と共通の要素には共
通の符号が付されている。このインタフェース回路は、
例えば、ＣＰＵ等から順次与えられるデータＤＴを、予
め奇数データ信号ＤＴＯ、即ち、“ＤＴ１”，“ＤＴ
３”，“ＤＴ５”，…と、偶数データ信号ＤＴＥ、即
ち、“ＤＴ２”，“ＤＴ４”，“ＤＴ６”，…とに分離
して、別々のデータ線３３，３４を介して与えることを
可能にしたものである。このインタフェース回路は、遅
延型のＦＦ１３とセレクタ１４を有しており、このＦＦ
１３のクロック端子Ｃと、セレクタ１４の入力端子Ａ
に、データタイミング信号ＴＭまたはクロック信号ＣＫ
が与えられるようになっている。ＦＦ１３の出力端子／
Ｑは、このＦＦ１３の入力端子Ｄに接続されている。ま
た、ＦＦ１３の出力端子Ｑは、セレクタ１４の入力端子
Ｂに接続されている。セレクタ１４の選択端子Ｓには、
選択信号ＳＥＬが与えられており、この選択信号ＳＥＬ
が“Ｌ”の時に入力端子Ａが、“Ｈ”のときに入力端子
Ｂが選択されて、出力端子Ｘに接続されるようになって
いる。セレクタ１４の出力側は、シフトレジスタ２０内
の奇数段目の保持部、即ち、ＦＦ２１のクロック端子Ｃ
及びラッチ２３３，２３５，…のイネーブル端子Ｇに接
続されている。更に、セレクタ１４の出力側は、インバ
ータ１５を介して、シフトレジスタ２０内の偶数段目の
保持部、即ち、ラッチ２３２，２３４，…のイネーブル
端子Ｇに接続されている。
【００１８】また、このインタフェース回路は、データ
ＤＴまたは奇数データ信号ＤＴＯが与えられるデータ線
３３と、偶数データ信号ＤＴＥが与えられるデータ線３
４を有している。データ線３３は、遅延型のＦＦ３５の
入力端子Ｄと、セレクタ３６の入力端子Ｂに接続されて
いる。データ線３４は、セレクタ３６の入力端子Ａに接
続されている。セレクタ３６の選択端子Ｓには選択信号
ＳＥＬが与えられており、この選択信号ＳＥＬが“Ｌ”
の時に入力端子Ａが、“Ｈ”のときに入力端子Ｂが選択
されて、出力端子Ｘに接続されるようになっている。セ
レクタ３６の出力側は、遅延型のＦＦ３７の入力端子Ｄ
に接続されている。ＦＦ３５のクロック端子Ｃには、セ
レクタ１４の出力端子Ｘからのクロック信号ＣＫが与え
られており、その出力端子Ｑがデータラッチ４０内の奇
数番目のラッチ４１１，４１３，…の入力端子Ｄに共通
接続されている。また、選択信号ＳＥＬとセレクタ１４
から出力されるクロック信号ＣＫは、排他的論理和ゲー
ト（以下、「ＥＯＲ」という）３８を介してＦＦ３７の
クロック端子Ｃに与えられている。そして、ＦＦ３７の
出力端子Ｑは、データラッチ４０内の偶数番目のラッチ
４１２，４１４，…の入力端子Ｄに共通接続されてい
る。
ＤＴまたは奇数データ信号ＤＴＯが与えられるデータ線
３３と、偶数データ信号ＤＴＥが与えられるデータ線３
４を有している。データ線３３は、遅延型のＦＦ３５の
入力端子Ｄと、セレクタ３６の入力端子Ｂに接続されて
いる。データ線３４は、セレクタ３６の入力端子Ａに接
続されている。セレクタ３６の選択端子Ｓには選択信号
ＳＥＬが与えられており、この選択信号ＳＥＬが“Ｌ”
の時に入力端子Ａが、“Ｈ”のときに入力端子Ｂが選択
されて、出力端子Ｘに接続されるようになっている。セ
レクタ３６の出力側は、遅延型のＦＦ３７の入力端子Ｄ
に接続されている。ＦＦ３５のクロック端子Ｃには、セ
レクタ１４の出力端子Ｘからのクロック信号ＣＫが与え
られており、その出力端子Ｑがデータラッチ４０内の奇
数番目のラッチ４１１，４１３，…の入力端子Ｄに共通
接続されている。また、選択信号ＳＥＬとセレクタ１４
から出力されるクロック信号ＣＫは、排他的論理和ゲー
ト（以下、「ＥＯＲ」という）３８を介してＦＦ３７の
クロック端子Ｃに与えられている。そして、ＦＦ３７の
出力端子Ｑは、データラッチ４０内の偶数番目のラッチ
４１２，４１４，…の入力端子Ｄに共通接続されてい
る。
【００１９】次に、選択信号ＳＥＬが“Ｌ”の時の動作
（ｉ）と、“Ｈ”の時の動作（ii）について説明する。 （ｉ） 選択信号ＳＥＬが“Ｌ”の時の動作 図示しないＣＰＵ等から、データＤＴを奇数番目のデー
タと偶数番目のデータとに分離して、データ線３３を介
して奇数データ信号ＤＴＯが、データ線３４を介して偶
数データ信号ＤＴＥがそれぞれ与えられる。また、セレ
クタ１４の入力端子Ａには、クロック信号ＣＫが与えら
れる。一方、選択信号ＳＥＬが“Ｌ”に設定されている
ので、各セレクタ１４，３６では、入力端子Ａが選択さ
れて出力端子Ｘに接続される。これにより、ＦＦ３５の
クロック端子Ｃにクロック信号ＣＫが与えられ、このク
ロック信号ＣＫの立ち上がりのタイミングで、奇数デー
タ信号ＤＴＯが保持されてデータラッチ４０に与えられ
る。また、ＦＦ３７のクロック端子Ｃには、ＥＯＲ３８
を介してクロック信号ＣＫが与えられ、このクロック信
号ＣＫの立ち上がりのタイミングで、偶数データ信号Ｄ
ＴＥが保持されてデータラッチ４０に与えられる。シフ
トレジスタ２０及びデータラッチ４０における動作は、
第１の実施形態と同様である。
（ｉ）と、“Ｈ”の時の動作（ii）について説明する。 （ｉ） 選択信号ＳＥＬが“Ｌ”の時の動作 図示しないＣＰＵ等から、データＤＴを奇数番目のデー
タと偶数番目のデータとに分離して、データ線３３を介
して奇数データ信号ＤＴＯが、データ線３４を介して偶
数データ信号ＤＴＥがそれぞれ与えられる。また、セレ
クタ１４の入力端子Ａには、クロック信号ＣＫが与えら
れる。一方、選択信号ＳＥＬが“Ｌ”に設定されている
ので、各セレクタ１４，３６では、入力端子Ａが選択さ
れて出力端子Ｘに接続される。これにより、ＦＦ３５の
クロック端子Ｃにクロック信号ＣＫが与えられ、このク
ロック信号ＣＫの立ち上がりのタイミングで、奇数デー
タ信号ＤＴＯが保持されてデータラッチ４０に与えられ
る。また、ＦＦ３７のクロック端子Ｃには、ＥＯＲ３８
を介してクロック信号ＣＫが与えられ、このクロック信
号ＣＫの立ち上がりのタイミングで、偶数データ信号Ｄ
ＴＥが保持されてデータラッチ４０に与えられる。シフ
トレジスタ２０及びデータラッチ４０における動作は、
第１の実施形態と同様である。
【００２０】（ii） 選択信号ＳＥＬが“Ｈ”の時の動
作 図示しないＣＰＵ等から、データ線３３を介して順次デ
ータＤＴが与えられ、ＦＦ１３のクロック端子Ｃには、
データタイミング信号ＴＭが与えられる。一方、選択信
号ＳＥＬが“Ｈ”に設定されているので、各セレクタ１
４，３６では、入力端子Ｂが選択されて出力端子Ｘに接
続される。これにより、ＦＦ３５，３７の入力端子Ｄに
は、データＤＴが共通に与えられる。また、ＦＦ３５の
クロック端子Ｃには、ＦＦ１３によってデータタイミン
グ信号ＴＭが１／２に分周されたクロック信号ＣＫが与
えられる。更に、ＦＦ３７のクロック端子Ｃには、ＥＯ
Ｒ３８によって反転されたクロック信号／ＣＫが与えら
れる。これによって、図１と同じ回路構成となり、第１
の実施形態と同様の動作が行われる以上のように、この
第３の実施形態のインタフェース回路は、セレクタ１
４，３６を有するので、ＣＰＵ側等で奇数番目と偶数番
目のデータＤＴを分離してインタフェース回路に接続す
ることが可能になる。これにより、第１の実施形態と同
様の利点に加えて、２つのデータ線３３，３４を使用し
て、これらのデータ線３３，３４上の転送速度を下げて
データＤＴを転送することによって、ＥＭＩ雑音を低減
させるという方法も選択することができるという利点を
有する。
作 図示しないＣＰＵ等から、データ線３３を介して順次デ
ータＤＴが与えられ、ＦＦ１３のクロック端子Ｃには、
データタイミング信号ＴＭが与えられる。一方、選択信
号ＳＥＬが“Ｈ”に設定されているので、各セレクタ１
４，３６では、入力端子Ｂが選択されて出力端子Ｘに接
続される。これにより、ＦＦ３５，３７の入力端子Ｄに
は、データＤＴが共通に与えられる。また、ＦＦ３５の
クロック端子Ｃには、ＦＦ１３によってデータタイミン
グ信号ＴＭが１／２に分周されたクロック信号ＣＫが与
えられる。更に、ＦＦ３７のクロック端子Ｃには、ＥＯ
Ｒ３８によって反転されたクロック信号／ＣＫが与えら
れる。これによって、図１と同じ回路構成となり、第１
の実施形態と同様の動作が行われる以上のように、この
第３の実施形態のインタフェース回路は、セレクタ１
４，３６を有するので、ＣＰＵ側等で奇数番目と偶数番
目のデータＤＴを分離してインタフェース回路に接続す
ることが可能になる。これにより、第１の実施形態と同
様の利点に加えて、２つのデータ線３３，３４を使用し
て、これらのデータ線３３，３４上の転送速度を下げて
データＤＴを転送することによって、ＥＭＩ雑音を低減
させるという方法も選択することができるという利点を
有する。
【００２１】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）、（ｂ）のようなものがある。 （ａ） ＦＦ３１，３２によって、データＤＴを奇数デ
ータ信号ＤＴＯと偶数データ信号ＤＴＥの２つに仕分け
しているが、更に多数のＦＦを用いて、多数のデータ信
号に仕分けするようにしても良い。これにより、ラッチ
信号Ｌ１，…，Ｌｎのパルス幅を更に長くすることが可
能になり、ＥＭＩ雑音を更に低減することができる。 （ｂ） 図１、図５、及び図６の回路構成に限定され
ず、同様の機能を有する回路であれば、どのような回路
構成であっても、同様に適用可能である。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）、（ｂ）のようなものがある。 （ａ） ＦＦ３１，３２によって、データＤＴを奇数デ
ータ信号ＤＴＯと偶数データ信号ＤＴＥの２つに仕分け
しているが、更に多数のＦＦを用いて、多数のデータ信
号に仕分けするようにしても良い。これにより、ラッチ
信号Ｌ１，…，Ｌｎのパルス幅を更に長くすることが可
能になり、ＥＭＩ雑音を更に低減することができる。 （ｂ） 図１、図５、及び図６の回路構成に限定され
ず、同様の機能を有する回路であれば、どのような回路
構成であっても、同様に適用可能である。
【００２２】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、データタイミング信号を１／２に分周してク
ロック信号を生成する分周手段と、順次入力されるデー
タを奇数番目のデータと偶数番目のデータとに仕分けし
て保持する第１及び第２の保持手段とを有している。こ
れにより、これらのデータをラッチするためのシフト手
段からの出力信号のパルス幅が２倍となり、消費電力と
ＥＭＩ雑音の低減が可能になる。第２の発明によれば、
データタイミング信号の２倍の周期を有するクロック信
号を入力して、このクロック信号によって順次入力され
るデータを奇数番目のデータと偶数番目のデータとに仕
分けして保持する第１及び第２の保持手段とを有してい
る。これにより、第１の発明の効果に加えて、クロック
伝送路からのＥＭＩ雑音の低減が可能になる。第３の発
明によれば、シフト手段が主として非同期型のＦＦで構
成されているので、すべて同期型のＦＦで構成したシフ
ト手段に比べて、回路規模が簡素化できる。
によれば、データタイミング信号を１／２に分周してク
ロック信号を生成する分周手段と、順次入力されるデー
タを奇数番目のデータと偶数番目のデータとに仕分けし
て保持する第１及び第２の保持手段とを有している。こ
れにより、これらのデータをラッチするためのシフト手
段からの出力信号のパルス幅が２倍となり、消費電力と
ＥＭＩ雑音の低減が可能になる。第２の発明によれば、
データタイミング信号の２倍の周期を有するクロック信
号を入力して、このクロック信号によって順次入力され
るデータを奇数番目のデータと偶数番目のデータとに仕
分けして保持する第１及び第２の保持手段とを有してい
る。これにより、第１の発明の効果に加えて、クロック
伝送路からのＥＭＩ雑音の低減が可能になる。第３の発
明によれば、シフト手段が主として非同期型のＦＦで構
成されているので、すべて同期型のＦＦで構成したシフ
ト手段に比べて、回路規模が簡素化できる。
【図１】本発明の第１の実施形態を示すインタフェース
回路の構成図である。
回路の構成図である。
【図２】従来のインタフェース回路の一例を示す概略の
構成図である。
構成図である。
【図３】図２のインタフェース回路の動作シーケンスを
示すタイムチャートである。
示すタイムチャートである。
【図４】図１のインタフェース回路の動作シーケンスを
示すタイムチャートである。
示すタイムチャートである。
【図５】本発明の第２の実施形態を示すインタフェース
回路の構成図である。
回路の構成図である。
【図６】本発明の第３の実施形態を示すインタフェース
回路の構成図である。
回路の構成図である。
１１，１３，２１，３１，３２，３５，３７ ＦＦ
（フリップフロップ） １４，３６ セレク
タ ２０ シフト
レジスタ ２２２〜２２ｎ，４１１〜４１ｎ ラッチ ３３，３４ データ
線 ４０ データ
ラッチ
（フリップフロップ） １４，３６ セレク
タ ２０ シフト
レジスタ ２２２〜２２ｎ，４１１〜４１ｎ ラッチ ３３，３４ データ
線 ４０ データ
ラッチ
Claims (3)
- 【請求項１】 一定周期で与えられるデータタイミング
信号を分周して、該一定周期の２倍の周期で異なる第１
及び第２のレベルに交互に変化するクロック信号を生成
する分周手段と、 データの開始タイミングを示す開始信号に基づいて入力
が開始され、前記データタイミング信号に同期して順次
入力されるｎ個のデータの内の奇数番目のデータを前記
クロック信号が第１から第２のレベルへ変化するタイミ
ングで保持して出力する第１の保持手段と、 前記ｎ個のデータの内の偶数番目のデータを前記クロッ
ク信号が第２から第１のレベルへ変化するタイミングで
保持して出力する第２の保持手段と、 縦続接続されたｎ段の保持部を有し、該保持部の初段に
与えられた前記開始信号を前記クロック信号に基づいて
順次後段へシフトさせて保持するシフト手段と、 前記第１の保持手段から出力される前記奇数番目の各デ
ータを前記シフト手段の対応する各奇数段目の保持部の
出力信号に従って保持して出力する複数の第１のデータ
保持手段と、 前記第２の保持手段から出力される前記偶数番目の各デ
ータを前記シフト手段の対応する各偶数段目の保持部の
出力信号に従って保持して出力する複数の第２のデータ
保持手段とを、 備えたことを特徴とするインタフェース回路。 - 【請求項２】 データの開始タイミングを示す開始信号
に基づいて入力が開始され、異なる第１及び第２のレベ
ルに交互に変化するクロック信号に同期して順次入力さ
れるｎ個のデータの内の奇数番目のデータを、該クロッ
ク信号が第１から第２のレベルへ変化するタイミングで
保持して出力する第１の保持手段と、 前記ｎ個のデータの内の偶数番目のデータを前記クロッ
ク信号が第２から第１のレベルへ変化するタイミングで
保持して出力する第２の保持手段と、 縦続接続されたｎ段の保持部を有し、該保持部の初段に
与えられた前記開始信号を前記クロック信号に基づいて
順次後段へシフトさせて保持するシフト手段と、 前記第１の保持手段から出力される前記奇数番目の各デ
ータを前記シフト手段の対応する各奇数段目の保持部の
出力信号に従って保持して出力する複数の第１のデータ
保持手段と、 前記第２の保持手段から出力される前記偶数番目の各デ
ータを前記シフト手段の対応する各偶数段目の保持部の
出力信号に従って保持して出力する複数の第２のデータ
保持手段とを、 備えたことを特徴とするインタフェース回路。 - 【請求項３】 前記シフト手段は、前記開始信号を前記
クロック信号が第１から第２のレベルへ変化するタイミ
ングまたは第２から第１のレベルへ変化するタイミング
で保持して出力する同期型フリップフロップによる初段
の保持部と、該初段の保持部の出力側に縦続接続され、
前段の出力信号を該クロック信号に基づいて保持して出
力する非同期型フリップフロップによるｎ−１段の保持
部とを有することを特徴とする請求項１または２記載の
インタフェース回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192405A JPH1141299A (ja) | 1997-07-17 | 1997-07-17 | インタフェース回路 |
| US09/114,518 US6040723A (en) | 1997-07-17 | 1998-07-13 | Interface circuit with high speed data transmission |
| KR1019980028602A KR100333564B1 (ko) | 1997-07-17 | 1998-07-15 | 인터페이스 회로 |
| TW087111484A TW451570B (en) | 1997-07-17 | 1998-07-15 | Interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192405A JPH1141299A (ja) | 1997-07-17 | 1997-07-17 | インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1141299A true JPH1141299A (ja) | 1999-02-12 |
Family
ID=16290780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9192405A Pending JPH1141299A (ja) | 1997-07-17 | 1997-07-17 | インタフェース回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6040723A (ja) |
| JP (1) | JPH1141299A (ja) |
| KR (1) | KR100333564B1 (ja) |
| TW (1) | TW451570B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3953206B2 (ja) * | 1998-09-24 | 2007-08-08 | 富士通株式会社 | 高速クロックに対応可能な入力バッファを持つ集積回路装置 |
| KR100326200B1 (ko) * | 1999-04-12 | 2002-02-27 | 구본준, 론 위라하디락사 | 데이터 중계장치와 이를 이용한 액정패널 구동장치, 모니터 장치 및 표시장치의 구동방법 |
| KR100419149B1 (ko) * | 1999-09-22 | 2004-02-14 | 엘지전자 주식회사 | 동기식 시스템에서 이엠아이 발생 방지를 위한 동기 신호 전송 제어 장치 및 방법 |
| GB2372599B (en) * | 2001-02-27 | 2003-04-30 | 3Com Corp | Clocking scheme for asic |
| US8831161B2 (en) * | 2011-08-31 | 2014-09-09 | Apple Inc. | Methods and apparatus for low power audio visual interface interoperability |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5022057A (en) * | 1988-03-11 | 1991-06-04 | Hitachi, Ltd. | Bit synchronization circuit |
| JPH0667637A (ja) * | 1992-07-21 | 1994-03-11 | Mitsubishi Electric Corp | 同期信号弁別回路 |
| JPH06138838A (ja) * | 1992-10-28 | 1994-05-20 | Fuji Electric Co Ltd | Ｌｃｄドライバ集積回路素子 |
| JPH0738535A (ja) * | 1993-07-20 | 1995-02-07 | Daido Signal Co Ltd | ノイズ除去回路 |
| JPH0884069A (ja) * | 1994-09-12 | 1996-03-26 | Mitsubishi Electric Corp | 可変分周器 |
| KR100194624B1 (ko) * | 1996-12-02 | 1999-06-15 | 이계철 | 데이타 리타이밍 회로 |
| KR100234717B1 (ko) * | 1997-02-03 | 1999-12-15 | 김영환 | 엘씨디 패널의 구동전압 공급회로 |
-
1997
- 1997-07-17 JP JP9192405A patent/JPH1141299A/ja active Pending
-
1998
- 1998-07-13 US US09/114,518 patent/US6040723A/en not_active Expired - Fee Related
- 1998-07-15 KR KR1019980028602A patent/KR100333564B1/ko not_active IP Right Cessation
- 1998-07-15 TW TW087111484A patent/TW451570B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6040723A (en) | 2000-03-21 |
| KR19990013886A (ko) | 1999-02-25 |
| KR100333564B1 (ko) | 2002-06-20 |
| TW451570B (en) | 2001-08-21 |
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