KR100194624B1

KR100194624B1 - 데이타 리타이밍 회로

Info

Publication number: KR100194624B1
Application number: KR1019960061028A
Authority: KR
Inventors: 채상훈; 정희범; 송원철
Original assignee: 이계철; 한국전기통신공사; 정선종; 한국전자통신연구원
Priority date: 1996-12-02
Filing date: 1996-12-02
Publication date: 1999-06-15
Also published as: KR19980043235A; US5886552A

Abstract

본 발명은 PLL의 전압제어발진기(VCO)에서 발생한 여러개의 클럭을 사용하여 외부에서 입력된 데이타를 리타이밍(retiming)하는 회로에 관한 것으로서, 종래의 일반적으로 데이타 리타이밍 회로가 대부분 디지털 논리회로에 의해 구성됨에 따라 회로가 복잡하고 이를 집적회로로 구현하기 위해 많은 수의 게이트가 필요했던 단점을 해결하기 위해, 본 발명은 다수개의 서로 다른 위상을 갖는 클럭을 발생하는 클럭발생부를 구비하여, 외부로 입력된 데이타를 상기 입력된 클럭에 따라 래칭하는 제1래치부와; 이 제1래치부에 래칭된 데이타의 논리상태를 결정하는 데이타 래치 상태 결정부와; 이 결정된 데이타와 상기 입력된 클럭을 NAND게이트 및 AND 게이트를 이용하여 논리연산하여 하나의 리타이밍 클럭을 선택하여 클럭선택부와; 상기 입력되는 데이타를 지연시키는 제1, 제2지연부와; 상기 제2지연부를 통해 출력된 데이타를 선택된 클럭에 따라 래칭하여 리타이밍시키는 제2래치부로 구성되어, 구조가 간단하고, 집적회로 제작시에도 게이트 수를 대폭 줄일 수 있는 것이다.

Description

데이타 리타이밍 회로

본 발명은 고속 데이타 전송 회로에서 PLL(Phase-Locked Loop)의 전압제어발진기(VCO)로 부터 발생한 여러개의 클럭을 사용하여 외부에서 입력된 데이타를 리타이밍(Retiming)하는 데이타 리타이밍 회로에 관한 것이다.

일반적으로 고주파를 취급하는 고속 데이타 전송회로의 수신부에는 잡음 특성을 개선하기 위해 데이타 리타이밍 회로를 많이 사용한다.

그 중에서도 특히 여러개의 채널을 사용하는 데이타 리타이밍 회로는 한 개의 칩으로 집적하기 위하여 가능하면 간단한 구조로 이루어져야 한다.

제1도는 일반적으로 사용되는 데이타 리타이밍 회로를 나타낸 것이다.

제1도에 도시된 바와 같이, 그 구성은 PLL(10), 지연회로(20), 클럭 선택부(30)로 구성되고, 상기 클럭 선택부(30)는 데이타 샘플링회로(31) 및 보팅(Voting)회로(32)로 구성되어 클럭을 선택한다.

이와같이 일반적으로 데이타 리타이밍회로는 많은 수의 디지탈 논리회로로 구성되기 때문에 회로가 복잡해지고, 특히 채널이 여러개일 경우 한개의 칩으로 집적하는데 어려움이 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위해 클럭선택 회로의 일부를 구조가 간단한 아날로그 회로로 구성함으로써 회로 구조를 간단하게 하고 그에따라 집적회로 구현시에 유리하도록 하는데 그 목적이 있다.

제1도는 일반적인 디지털형 데이타 리타이밍 회로도.

제2a도는 본 발명에 따른 데이타 리타이밍 회로중 클럭발생 회로도.

제2b도는 본 발명에 따른 데이타 리타이밍 회로중 클럭선택 회로도.

제3도는 본 발명에 의한 저역필터 및 전압비교기 회로도.

상기 목적을 달성하기 위한 본 발명의 다수개의 서로 다른 위상을 갖는 클럭을 발생하는 클럭발생부를 구비한 데이타 리타이밍 회로는, 외부로 부터 입력되는 데이타의 상승 및 하강 타임을 클럭 위상차이의 소정 배수로 크게 하여 입력하는 제1 지연수단과; 상기 클럭발생부에서 발생된 위상이 각기 다른 클럭 수에 상응하게 연결되어 그 클럭에 따라 상기 입력된 데이타를 래칭하는 제1 데이타 래치수단과; 상기 입력된 데이타 신호의 반주기 만큼 지연시키는 제2 지연수단과; 상기 제1 데이타 래치수단에 래칭된 데이타의 논리 신호 상태를 아날로그 적으로 결정하는 데이타 래치 상태 결정수단과; 상기 입력된 다수개의 클럭과 상기 데이타 래치 상태 결정수단에서 출력된 데이타 상태신호를 논리적으로 비교하여 하나의 리타이밍 클럭신호를 선택하는 클럭 선택수단과; 그리고 상기 제2 지연수단을 통해 지연된 데이타를 상기 리타이밍 클럭신호에 따라 래칭하여 리타이밍시키는 제2 데이타 래치수단으로 구성된 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면에 의거하여 상세히 설명한다.

본 발명의 데이타 리타이밍 회로는, 크게 제2a도에 도시된 다단 클럭 발생부와 제2b도에 도시된 클럭 선택부로 나누어진다.

이에따라, 먼저 제2a도를 참조하여 다단 클럭 발생부를 설명하면 다음과 같다.

이 다단 클럭 발생부는, 기준클럭과 궤환된 클럭을 입력받아 PFD(Phase Frequency detector)(40)와 저역통과필터(LPF)(50)를 통해 출력된 클럭을 PLL(60)에 내장된 전압제어발진기(61)의 다단 차동증폭기(61a∼61a)의 출력단에서 2개씩의 탭을 내어(단수＊2)개(예; 5단일 경우 10개)의 클럭(C0∼C9)을 얻었다.

이와같이 다단 클럭 발생부에서 발생된 클럭은 입력된 데이타 주기를 (단수＊2)로 나눈 만큼의 위상차를 갖고 있다.

다음으로, 제2b도를 참조하여 클럭 선택부를 설명한다.

이 클럭선택부는 상기 클럭발생부내 PLL(60)의 전압제어발진기(61)로 부터 얻어진 서로 위상차를 갖는 (단수＊2)개의 클럭들중 데이타를 가장 원형대로 리타이밍할 수 있는 클럭을 선택하는 역할을 한다.

이러한 클럭선택부의 구성은, 크케 외부로 부터 입력되는 데이타를 상승(라이징) 및 하강(폴링) 타임을 클럭 위상차이의 1.5배 정도 크게 하여 입력하는 제1 지연부(90)와, 상기 클럭발생부에서 발생된 위상이 각기 다른 클럭수에 상응하게 연결되어 그 클럭에 따라 상기 입력된 데이타를 래칭하는 제1데이타 래치부(100)와, 상기 입력된 데이타 신호의 반주기 만큼 지연시키는 제2 지연부(200)와, 상기 데이타 래치부(100)에 래칭된 데이타의 논리 신호 상태를 아날로그 회로에 의해 결정하느 데이타 래치 상태 결정부(300)와, 상기 입력된 다수개의 클럭과 상기 데이타 래치 상태 결정부(300)에서 출력된 데이타 상태신호를 논리적으로 비교하여 하나의 리타이밍 클럭신호를 선택하는 클럭선택부(400)와, 그리고 상기 제2 지연부(200)을 통해 지연된 데이타를 상기 리타이밍 클럭신호에 따라 래칭하여 리타이밍시키는 제2 데이타 래치부(500)로 구성되어 있다.

상기에서 제1 지연부(90)는 저항(R) 및 캐패시터(C)로 구성된 지연소자(91)와, 2개의 버퍼(92, 93)로 구성되고, 제2 지연부(200)는 입력된 데이타가 상기 제1 데이타 래치부(200), 및 클럭 선택부(400)를 통해 지연되는 주기에 상응하는 일레스틱 버퍼(elastic buffer)(211∼218)들을 사용한다.

제1 데이타 래치부(200)는 상기 입력되는 클럭 수에 상응한 D-플립플롭들(110∼119)로 구성되고, 제2 데이타 래치부(500)도 마찬가지로 D-플립프롭을 사용한다.

그리고 상기 데이타 래치 상태 결정부(300)의 상세 회로를 제3도를 참조하여 설명하면 다음과 같다.

그 구성은, 상기 제1 데이타 래치부(200)로 부터 출력된 데이타 신호를 저항(Rf)과 캐패시터(Cf)로 저역 통과시키는 저역통과필터(320)와, 외부로 부터 공급된 전압(VDD)을 두개의 저항(Rf, Ri)을 통해 분배하여 기준전압을 발생하는 전압분배기(330)와, 상기 저역통과필터(320)에서 출력된 전압과 상기 전압분배기(330)에서 출력된 기준전압을 비교하여 상기 제1 래치부(200)내 각 D-플립플롭의 래치상태를 결정하여 출력하는 비교부(340)로 구성되고, 이에 비교부는 OP 앰프(341)를 사용한 구성이다.

또한, 상기 클럭 선택부(400)는 상기 데이타 래치 상태 결정부(300) 각각으로 부터 출력된 신호와 상기 입력된 각 클럭 수를 하나로 하여 NAND 게이트들(411, 412, 413, 414, 416, 417, 419; 431,432, 433, 434, 436, 437, 439), AND 게이트(418; 438), 및 두개의 버퍼(415, 420; 345, 440)로 각각 구성된 제1 논리연산부(410) 및 제2 논리연산부(430)와, 상기 제1 논리연산부(410)와 제2 논리연산부(430)로 부터 각각 출력된 신호를 다시 NAND 게이트(451)에 의해 낸딩(NAND)하여 그 선택된 클럭을 하나의 버퍼(452)를 통해 출력하는 제3 논리연산부(450)로 구성되어 있다.

이와같은 구성에 의해 본 발명의 동작을 설명하면 다음과 같다.

먼저, 문턱전압이 최대한 낮게 설계된 클럭 수만큼의 D-플립플롭들(110∼119)에 위상이 각기 다른 클럭을 각각 인가함과 동시에 각 D-플립플롭에 입력되는 데이타를 제1 지연부(90)를 통해 상승/하강 타임을 클럭 위상차이의 1.5배 정도 크게 한 후 입력한다. 이렇게 입력된 데이타는 D-플립플롭들(110∼119)을 통해 래치되어 정상적인 데이타 형태로 출력되지만, 데이타의 상승 또는 하강 도중에 래치된 경우는 하이(High)/로우(Low) 상태의 정상적인 데이타로 출력되지 않고 하이상태로만 유지되게 된다.

이때, 각 D-플립플롭(110∼119)의 출력단에 아날로그 형태로 설계된 제3도와 같은 저역통과필터(320), 전압분배기(330), 및 전압비교기(340)를 이용하면 데이타의 상승 또는 하강 도중에 래치된 D-플립플롭을 찾을 수가 있다. 이 D-플립플롭에 연결된 상기 클럭을 제2b도에 도시된 클럭선택부(400)의 제1 내지 제3 논리연산부(410, 430, 450)를 이용하여 선택한 후, 상기 제2 지연부(200)의 버퍼들(211∼218)을 사용하여 입력되는 데이타 신호의 반주기 만큼 지연시키고, 그 지연된 데이타를 상기 클럭선택부(400)에서 선택된 클럭에 따라 제2 래치부(500)의 D-플립플롭을 이용하여 래치하면 리타이밍이 된다.

이 리타이밍된 데이타를 버퍼(452)에 보관된 후 출력된 선택 클럭신호에 따라 재생함으로써 지터(jitter) 등 잡음이 제거된 데이타를 얻을 수 있는 것이다.

이상과 같은 본 발명은 회로를 간단하게 만들어 집적회로 구현시에도 게이트 수를 대폭 줄일 수 있으므로 제조단가가 덜 들어 경제적인 잇점이 있다.

Claims

다수개의 서로 다른 위상을 갖는 클럭을 발생하는 클럭발생부를 구비한 데이타 리타이밍 회로에 있어서, 외부로부터 입력되는 데이타의 상승 및 하강 타임을 클럭 위상차이의 소정 배수로 크게 하여 입력하는 제1 지연수단과; 상기 클럭발생부에서 발생된 위상이 각기 다른 클럭 수에 상응하게 연결되어 그 클럭에 따라 상기 입력된 데이타를 래칭하는 제1 데이타 래치수단과; 상기 입력된 데이타 신호의 반주기 만큼 지연시키는 제2 지연수단과; 상기 제1 데이타 래치수단에 래칭된 데이타의 논리 신호 상태를 아날로그적으로 결정하는 데이타 래치 상태 결정수단과; 상기 입력된 다수개의 클럭과 상기 데이타 래치 상태 결정수단에서 출력된 데이타 상태신호를 논리적으로 비교하여 하나의 리타이밍 클럭신호를 선택하는 클럭 선택수단; 그리고 상기 제2 지연수단을 통해 지연된 데이타를 상기 리타이밍 클럭신호에 따라 래칭하여 리타이밍시키는 제2 데이타 래치수단으로 구성된 것을 특징으로 하는 데이타 리타이밍 회로.
제1항에 있어서, 상기 제1 지연수단은 저항과 캐패시터를 사용한 것을 특징으로 하는 데이타 리타이밍 회로.
제1항에 있어서, 상기 제2 지연수단은 일레스틱 버퍼를 사용한 것을 특징으로 하는 데이타 리타이밍 회로.
제1항에 있어서, 상기 제1 데이타 래치수단은 D-플립플롭을 사용한 것을 특징으로 하는 데이타 리타이밍 회로.
제1항에 있어서, 상기 데이타 래치 상태 결정수단은 상기 제1 데이타 래치수단으로 부터 출력된 데이타 신호를 저항(Rf)과 캐패시터(Cf)로 저역통과시키는 저역통과필터와; 외부로부터 공급된 전압을 두개의 저항을 통해 분배하여 기준전압을 발생하는 전압분배기와; 그리고 상기 저역통과필터에서 출력된 전압과 상기 전압분배기에서 출력된 기준전압을 비교하여 상기 제1 데이타 래치 수단의 래치상태를 출력하는 비교기로 구성된 것을 특징으로 하는 데이타 리타이밍 회로.
제1항에 있어서, 상기 클럭선택수단은 상기 데이타 래치 상태 결정수단으로부터 출력된 각 신호와 상기 입력된 각 클럭 수를 하나로 하여 NAND 게이트, AND 게이트, 및 버퍼로 각각 구성된 제1 논리연산부 및 제2 논리연산부와; 및 상기 제1 논리연산부와 제2 논리연산부로부터 각각 출력된 신호를 다시 NAND 게이트에 의해 낸딩(NAND)하여 그 선택된 클럭을 하나의 버퍼를 통해 출력하는 제3 논리연산부로 구성된 것을 특징으로 하는 데이타 리타이밍 회로.