JP6747849B2 - オーディオ信号処理回路、それを用いた電子機器 - Google Patents

Description

本発明は、オーディオ信号処理回路に関する。

図１は、オーディオ信号処理回路１００ｒのブロック図である。オーディオ信号処理回路１００ｒは、デジタル信号を扱うデジタル回路１１０と、アナログ信号を扱うアナログ回路１２０とが集積化されたアナデジ混載回路である。デジタル回路１１０は、データ入力、すなわちデジタルオーディオデータを受け、所定の信号処理を施す信号処理部１１２を備える。信号処理部１１２の出力データは、アナログ回路１２０に供給される。アナログ回路１２０は、信号処理部１１２からのデータＤ_ＯＵＴをアナログ信号Ａ_ＯＵＴに変換し、外部に出力する。

またデジタル回路１１０には、クロック入力（システムクロック）を受け、それを分周して、二系統のクロック信号ＣＬＫＤ，ＣＬＫＡを生成する分周器１１４を備える。信号処理部１１２は、クロック信号ＣＬＫＤと同期して、オーディオ信号を処理する。またアナログ回路１２０は、クロック信号ＣＬＫＡと同期して、信号処理部１１２からのオーディオデータＤ_ＯＵＴを処理する。

このようなオーディオ信号処理回路１００ｒでは、クロック信号のジッタが大きな問題となる。図２（ａ）は、分周器１１４の構成を簡略化したものであり、図２（ｂ）は、クロック信号ＣＬＫＡのジッタを示す図である。デジタル回路１１０は、それを構成する数千〜数万ゲートの素子が、クロック信号ＣＬＫＤと同期して動作するため、電源電圧ＶＤＤにはクロック信号ＣＬＫＤと同期したノイズＮが重畳される。分周器１１４は、ノイズＮが重畳した電源電圧ＶＤＤを受けて動作するため、分周器１１４を構成する素子の動作速度（信号のスルーレート）が時々刻々と変化する。その結果、分周器１１４が生成するクロック信号ＣＬＫＡは、電源電圧ＶＤＤの変動に応じたジッタを有することとなる。

クロック信号ＣＬＫＡのジッタが大きすぎると、アナログ回路１２０（主としてＤ／Ａコンバータ）の出力が、信号処理部１１２からのデータＤ_ＯＵＴをサンプリングレートごとの等間隔でＤ／Ａ変換して得られる期待値からずれてくるため、音質が劣化する。

図３は、オーディオ信号処理回路１００の別の構成例を示す回路図である。この構成例１００ｓでは、分周器１２４が、アナログ回路１２０を含むアナログ領域１２２側に設けられている。デジタル回路１１０の電源プレーン１１６とアナログ回路１２０の電源プレーン１２６がアイソレートされたシステムにおいては、デジタル側の電源プレーン１１６に発生したノイズは、アナログ側の電源プレーン１２６に伝搬しにくくなっており、したがって分周器１２４が発生するクロック信号ＣＬＫＡのジッタは、図１に比べて低減される。

特開２０１２−２３６１６号公報 特開２０１５−１９８３７０号公報

図３のアーキテクチャでは、アナログ回路１２０からデジタル回路１１０へのクロック信号ＣＬＫＤの受け渡しのタイミングがシビアであり、遅延調整などが非常に複雑となる。特にオーディオ信号処理回路では、オーディオデータのサンプリングレートはさまざまであり、クロック信号ＣＬＫＡ，ＣＬＫＤの周波数は、サンプリングレートに応じて変化させる必要があり、したがって分周器１２４は可変分周器で構成される。

ある特定のサンプリングレートに対して、遅延調整を最適化したとしても、別のサンプリングレートでは、タイミングのずれが生じてしまう。このことが、図３のアーキテクチャの採用を一層困難とする。

本発明は係る課題に鑑みてなされたものであり、その態様の例示的な目的のひとつは、安定動作可能なオーディオ信号処理回路の提供にある。

本発明のある態様は、オーディオ信号処理回路に関する。オーディオ信号処理回路は、デジタル領域に形成され、デジタルオーディオ信号を処理するデジタル信号処理部と、アナログ領域に形成され、アナログオーディオ信号を処理するアナログ回路と、デジタル領域に形成され、システムクロックを分周してデジタル信号処理部に供給される第１クロック信号およびアナログ領域に供給される第２クロック信号を生成する分周器と、アナログ領域に形成され、第２クロック信号をシステムクロックでリタイミングし、アナログ回路に受け渡すリタイミング回路と、を備える。

分周器はデジタル領域に形成されるため、第１クロック信号は、デジタル信号処理部に適切なタイミングで受け渡すことが容易である。第２クロック信号はジッタを有することとなるが、アナログ領域において、ジッタフリーの元のシステムクロックを用いてリタイミングすることで、ジッタの影響が取り除かれる。このリタイミング回路は、アナログ領域に形成されるため、リタイミング回路により生ずるジッタも抑制される。かくしてオーディオ信号処理回路は、安定動作が可能となる。

分周器は、可変分周器であり、その分周比は、デジタルオーディオ信号のサンプリングレートに応じて設定されてもよい。分周器の分周比が変化した場合であっても、安定動作を維持できる。

デジタル領域とアナログ領域のそれぞれの電源プレーンは、アイソレートされていてもよい。

デジタル信号処理部は、外部からのデジタルオーディオ信号を処理し、アナログ回路に出力してもよい。アナログ回路は、デジタル信号処理部からのデジタルオーディオ信号をアナログオーディオ信号に変換し、当該アナログオーディオ信号を処理してもよい。

ある態様のオーディオ信号処理回路は、外部からのデジタルオーディオ信号を受信するオーディオインタフェース回路をさらに備えてもよい。

アナログ回路は、アナログオーディオ信号をデジタルオーディオ信号に変換して、デジタル信号処理部に出力してもよい。デジタル信号処理部は、アナログ回路からのデジタルオーディオ信号を処理してもよい。

オーディオ信号処理回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様は、電子機器またはオーディオシステムである。電子機器またはオーディオシステムは、上述のいずれかのオーディオ信号処理回路と、オーディオ信号処理回路から出力されるアナログオーディオ信号を増幅するアンプと、アンプによって駆動される電気音響変換素子と、を備えてもよい。

なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明に係るオーディオ信号処理回路によれば、安定動作が可能となる。

オーディオ信号処理回路のブロック図である。 図２（ａ）は、分周器の構成を簡略化したものであり、図２（ｂ）は、クロック信号ＣＬＫＡのジッタを示す図である。 オーディオ信号処理回路の別の構成例を示す回路図である。 実施の形態に係るオーディオ信号処理回路のブロック図である。 図４のオーディオ信号処理回路の動作波形図である。 図６（ａ）、（ｂ）は、オーディオ信号処理回路における電源プレーンを説明する図である。 実施の形態に係るオーディオ信号処理回路を備える電子機器あるいはオーディオシステムのブロック図である。 第１変形例に係るオーディオ信号処理回路のブロック図である。 第２変形例に係るオーディオ信号処理回路のブロック図である。 図９のオーディオ信号処理回路の動作波形図である。 第３変形例に係るオーディオ信号処理回路のアナログ領域のブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図４は、実施の形態に係るオーディオ信号処理回路２００のブロック図である。オーディオ信号処理回路２００は、デジタル領域２０２とアナログ領域２０４を有する。デジタル領域２０２には主としてアナログ回路が形成され、アナログ領域２０４には主としてアナログ回路が形成される。オーディオ信号処理回路２００は、ひとつの半導体基板に一体集積化される。

デジタル信号処理部２１０は、デジタル領域２０２に形成され、デジタルオーディオ信号Ｄ_ＩＮを処理する。アナログ回路２２０はアナログ領域２０４に形成され、アナログオーディオ信号Ａ_ＯＵＴを処理する。分周器２１２は、デジタル領域２０２に形成され、システムクロックＣＬＫＩＮを分周し、デジタル信号処理部２１０に供給される第１クロック信号ＣＬＫＤおよびアナログ領域２０４に供給される第２クロック信号ＣＬＫＡを生成する。

リタイミング回路２２２は、アナログ領域２０４に形成されており、第２クロック信号ＣＬＫＡをシステムクロックＣＬＫＩＮでリタイミングし、第３クロック信号ＣＬＫＢを生成し、この第３クロック信号ＣＬＫＢを、アナログ回路２２０に受け渡す。本実施の形態においてリタイミング回路２２２は、フリップフロップである。

好ましくは分周器２１２は、可変分周器であり、その分周比は、デジタルオーディオ信号Ｄ_ＩＮのサンプリングレートに応じて設定される。

デジタル領域２０２とアナログ領域２０４それぞれの電源プレーン２３０，２３２は、アイソレートされていることが好ましい。

たとえばデジタル信号処理部２１０は、外部からのデジタルオーディオ信号Ｄ_ＩＮを処理し、処理後のデジタルオーディオ信号Ｄ_ＯＵＴをアナログ回路に出力する。アナログ回路２２０は、その入力段にデジタルオーディオ信号Ｄ_ＯＵＴをアナログオーディオ信号に変換するＡ／Ｄコンバータを備え、当該アナログオーディオ信号を処理した後の信号Ａ_ＯＵＴを出力する。

以上がオーディオ信号処理回路２００の構成である。続いてその動作を説明する。図５は、図４のオーディオ信号処理回路２００の動作波形図である。ここでは分周器２１２の分周比は１／４としている。

分周器２１２が生成する第２クロック信号ＣＬＫＡには、ジッタが重畳している。リタイミング回路２２２は、ジッタが重畳した第２クロック信号ＣＬＫＡを、システムクロック信号ＣＬＫＩＮを利用して（ここではネガティブエッジのタイミングで）リタイミングし、第３クロック信号ＣＬＫＢを生成する。システムクロック信号ＣＬＫＩＮはジッタフリーであるから、そのエッジにもとづいて生成される第３クロック信号ＣＬＫＢのエッジも、ジッタフリーとなる。

アナログ回路２２０は、ジッタフリーの第３クロック信号ＣＬＫＢと同期して、デジタル信号処理部２１０からのデジタルオーディオ信号Ｄ_ＯＵＴをアナログ信号に変換するため、回路の安定動作が可能となる。第３クロック信号ＣＬＫＢは、アナログ回路２２０の初段におけるＤ／Ａコンバータの動作クロックとして使用されるため、Ｄ／Ａコンバータが低ジッタで動作することにより、音質の劣化を図１に比べて抑制できる。

図６（ａ）、（ｂ）は、オーディオ信号処理回路２００における電源プレーンを説明する図である。図６（ａ）では、デジタル領域２０２とアナログ領域２０４の電源プレーン２３０、２３２は完全にアイソレートされている。具体的には、ＶＤＤ端子には、第１電源電圧Ｖ_ＤＤ１が供給され、ＡＶＤＤ端子には、第２電源電圧Ｖ_ＤＤ２が供給され、ＶＤＤ端子、ＡＶＤＤ端子それぞれにバイパスコンデンサＣ１，Ｃ２が外付けされている。

図６（ｂ）では、デジタル領域２０２とアナログ領域２０４の電源プレーン２３０と２３２は電気的に接続されるが、それらもアイソレートされていると言える。具体的には、ＶＤＤ端子には、第１電源電圧Ｖ_ＤＤ１が供給され、そこから、デジタル領域２０２の電源プレーン２３０とアナログ領域２０４の電源プレーン２３２に分岐している。２つの電源プレーン２３０と２３２の間には、パッド（端子）ＡＶＤＤが設けられ、このパッドに接続される外付けのバイパスコンデンサＣ２によって、２つの電源プレーン２３０と２３２のアイソレーションが確保される。

図７は、実施の形態に係るオーディオ信号処理回路２００を備える電子機器３００あるいはオーディオシステムのブロック図である。電子機器（オーディオシステム）３００は、音源３０２、マイクロコントローラ３０４、アンプ３０６、電気音響変換素子３０８およびオーディオ信号処理ＩＣ４００を備える。電子機器３００は、スマートホン、タブレット端末、ポータブルオーディオ機器、ＣＤプレイヤやＤＶＤプレイヤ、デジタルカメラなどであってもよい。

マイクロコントローラ３０４は、電子機器３００全体を統合的に制御する。音源３０２は、マイクロコントローラ３０４からの再生開始の指示に応じて、デジタルオーディオ信号Ｄ_ＩＮの再生を開始する。

オーディオ信号処理ＩＣ４００は、デジタルオーディオ信号Ｄ_ＩＮにさまざまな信号処理を施し、アナログオーディオ信号に変換し、後段のアンプ３０６Ｌ，３０６Ｒに出力する。ここではステレオ２チャンネルの構成を示すが、チャンネル数は特に限定されない。アンプ３０６Ｌ，３０６Ｒは、オーディオ信号処理ＩＣ４００からのオーディオ信号を増幅し、電気音響変換素子３０８Ｌ，３０８Ｒを駆動する。電気音響変換素子３０８は、スピーカやヘッドホンである。

オーディオ信号処理ＩＣ４００による信号処理は特に限定されず、ボリューム制御、イコライザ制御、バスブースト制御などが例示される。オーディオ信号処理ＩＣ４００の信号処理は、マイクロコントローラ３０４によって制御可能となっている。

オーディオ信号処理ＩＣ４００は、上述のオーディオ信号処理回路２００に相当する。オーディオインタフェース回路４０２は、外部からのデジタルオーディオ信号Ｄ_ＩＮを受信する。インタフェース回路４０８はマイクロコントローラ３０４と接続されており、信号処理を指定するパラメータを受信する。システムコントローラ４０６は、インタフェース回路４０８が受信したデータにもとづいて、その他の回路ブロックを統合的に制御する。

ＤＳＰ４０４は、デジタルオーディオ信号Ｄ_ＩＮに対して、マイクロコントローラ３０４が指定した信号処理を施す。ＤＳＰ４０４は、図４のデジタル信号処理部２１０に対応する。オーディオ用Ｄ／Ａコンバータ４２０は、図４のアナログ回路２２０に対応し、ＤＳＰ４０４からのオーディオ信号Ｄ_ＯＵＴをアナログ信号Ａ_ＯＵＴＬ，Ａ_ＯＵＴＲに変換し、出力する。ＰＬＬ回路４１０は、水晶振動子が発生する基準クロックを逓倍し、システムクロックＣＬＫＩＮを生成する。分周器４１２は図４の分周器２１２に対応し、システムクロックＣＬＫＩＮを分周し、第１クロック信号ＣＬＫＤおよび第２クロック信号ＣＬＫＡを生成する。フリップフロップ４２２は、図４のリタイミング回路２２２に相当し、第２クロック信号ＣＬＫＡを、システムクロックＣＬＫＩＮによってリタイミングする。

この電子機器（オーディオシステム）３００によれば、高音質なオーディオ再生が可能となる。

（第１変形例）
図８は、第１変形例に係るオーディオ信号処理回路２００ａのブロック図である。この変形例では、デジタル回路とアナログ回路の信号処理の順序が、図４と逆になっている。アナログ回路２２０は、アナログオーディオ信号Ａ_ＩＮをデジタルオーディオ信号Ｄ_ＩＮに変換するＡ／Ｄコンバータを含み、デジタル信号処理部２１０に出力する。デジタル信号処理部２１０は、アナログ回路２２０からのデジタルオーディオ信号Ｄ_ＩＮを処理し、デジタルオーディオ信号Ｄ_ＯＵＴを生成する。この変形例においても、分周器２１２をデジタル領域２０２に、リタイミング回路２２２をアナログ領域２０４に配置することにより、アナログ回路２２０の動作クロックを低ジッタとすることができ、音質の劣化を防止できる。

（第２変形例）
実施の形態では、リタイミング回路２２２をフリップフロップとしたが、それに限定されない。図９は、第２変形例に係るオーディオ信号処理回路２００ａのブロック図である。タイミングマージンに余裕がある場合には、リタイミング回路２２２をラッチで構成してもよい。この例では、ローアクティブのＤラッチを用いている。

図１０は、図９のオーディオ信号処理回路２００ａの動作波形図である。リタイミング回路２２２であるラッチは、ローアクティブであり、システムクロックＣＬＫＩＮがローレベルである期間、ＣＬＫＡを通過させ、ハイレベルである期間、直前の値を保持する。この変形例によっても、実施の形態と同様の効果が得られる。
（第３変形例）
図１１は、第３変形例に係るオーディオ信号処理回路のアナログ領域２０４ｂのブロック図である。リタイミング回路２２２ｂは、ワンショット回路などのパルス発生器２２４と、Ｄラッチ２２６を含む。パルス発生器２２４は、システムクロックＣＬＫＩＮのネガティブエッジに応答して、狭パルス信号２２８を生成し、Ｄラッチ２２６のＣＬＫ端子に供給する。Ｄラッチ２２６は、狭パルス信号２２８がハイレベルの区間、すなわち、システムクロックＣＬＫＩＮのネガティブエッジから短い期間、第２クロック信号ＣＬＫＡを通過させ、狭パルス信号２２８がローレベルの区間、直前のレベルをラッチする。

この変形例によれば、タイミングマージンが小さい場合において、実施の形態と同様の効果を得ることができる。

（第４変形例）
オーディオ信号処理回路について説明したが、本発明はそれ以外のアナログ・デジタル信号を扱うさまざまな信号処理回路に用いることができる。

（第５変形例）
実施の形態では、アナログ領域においてクロック信号を利用する回路ブロックを、Ａ／ＤコンバータあるいはＤ／Ａコンバータとしたが、シリアルパラレル変換器や、パラレルシリアル変換器、差動トランスミッタ、差動レシーバなど、クロック同期で動作するさまざまな回路ブロックに適用可能である。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…オーディオ信号処理回路、１１０…デジタル回路、１１２…信号処理部、１１４…分周器、１２０…アナログ回路、１２２…アナログ領域、１２４…分周器、２００…オーディオ信号処理回路、２０２…デジタル領域、２０４…アナログ領域、２１０…デジタル信号処理部、２１２…分周器、２２０…アナログ回路、２２２…リタイミング回路、３００…電子機器、３０２…音源、３０４…マイクロコントローラ、３０６…アンプ、３０８…電気音響変換素子、４００…オーディオ信号処理ＩＣ、４０２…オーディオインタフェース回路、４０４…ＤＳＰ、４０６…システムコントローラ、４０８…インタフェース回路、４１０…ＰＬＬ回路、４１２…分周器、４２０…オーディオ用Ｄ／Ａコンバータ、４２２…フリップフロップ。

Claims (8)

1. デジタル領域に形成され、デジタルオーディオ信号を処理するデジタル信号処理部と、
   アナログ領域に形成され、アナログオーディオ信号を処理するアナログ回路と、
   前記デジタル領域に形成され、システムクロックを分周し、前記デジタル信号処理部に供給される第１クロック信号および前記アナログ領域に供給される第２クロック信号を生成する分周器と、
   前記アナログ領域に形成され、前記第２クロック信号を前記システムクロックでリタイミングし、リタイミング後の第３クロック信号を前記アナログ回路に受け渡すリタイミング回路と、
   を備え、
   前記リタイミング回路は、
   前記システムクロックを受け、狭パルス信号を生成するパルス発生器と、
   データ入力に前記第２クロック信号を受け、クロック入力に前記狭パルス信号を受け、前記第３クロック信号を出力するＤラッチと、
   を含むことを特徴とするオーディオ信号処理回路。
2. 前記分周器は、可変分周器であり、その分周比は、前記デジタルオーディオ信号のサンプリングレートに応じて設定されることを特徴とする請求項１に記載のオーディオ信号処理回路。
3. 前記デジタル領域と前記アナログ領域のそれぞれの電源プレーンは、アイソレートされていることを特徴とする請求項１または２に記載のオーディオ信号処理回路。
4. 前記デジタル信号処理部は、外部からのデジタルオーディオ信号を処理し、前記アナログ回路に出力し、
   前記アナログ回路は、前記デジタル信号処理部からの前記デジタルオーディオ信号をアナログオーディオ信号に変換し、当該アナログオーディオ信号を処理することを特徴とする請求項１から３のいずれかに記載のオーディオ信号処理回路。
5. 外部からのデジタルオーディオ信号を受信するオーディオインタフェース回路をさらに備えることを特徴とする請求項１から４のいずれかに記載のオーディオ信号処理回路。
6. 前記アナログ回路は、アナログオーディオ信号をデジタルオーディオ信号に変換して、前記デジタル信号処理部に出力するものであり、
   前記デジタル信号処理部は、前記アナログ回路からの前記デジタルオーディオ信号を処理することを特徴とする請求項１から３のいずれかに記載のオーディオ信号処理回路。
7. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から６のいずれかに記載のオーディオ信号処理回路。
8. 請求項１から７のいずれかに記載のオーディオ信号処理回路と、
   前記オーディオ信号処理回路から出力されるアナログオーディオ信号を増幅するアンプと、
   前記アンプによって駆動される電気音響変換素子と、
   を備えることを特徴とする電子機器。

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