JP2008166864A

JP2008166864A - Ｄ級増幅器

Info

Publication number: JP2008166864A
Application number: JP2006350615A
Authority: JP
Inventors: Toshio Maejima; 利夫前嶋
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2006-12-26
Filing date: 2006-12-26
Publication date: 2008-07-17
Anticipated expiration: 2026-12-26
Also published as: US20080150635A1; US7671673B2; JP4952239B2

Abstract

【課題】簡易な構成で、ビットストリームに基づくＰＷＭ変調の際のオーディオ帯域への折り返し雑音の発生を防止し、高品質の音響再生が可能なＤ級増幅器を提供する。
【解決手段】ＰＷＭ変調器３は、第１および第２の入力信号を加算し、加算結果に応じてパルス幅が変調されたＰＷＭ変調パルスを出力するＰＷＭ変調処理を行う。シフトレジスタ２は、Σ変調器１からのビットストリームＢＳ０を遅延させ、ＰＷＭ変調処理の周期の１／２の時間差を持ったビットストリームＢＳ１およびＢＳ２を発生し、第１および第２の入力信号としてＰＷＭ変調器３に供給する。
【選択図】図１

Description

この発明は、ΔΣ変調により得られる１ビットのビットストリームに基づいてＰＷＭ変調パルスを発生して負荷を駆動するＤ級増幅器に関する。

原音を示す入力信号として、ΔΣ変調された１ビットのビットストリームをＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｒａｔｉｏｎ）変調器に与え、ＰＷＭ変調器から得られるＰＷＭ変調パルスによりスピーカ等からなる負荷を駆動し、オーディオ再生を行うＤ級増幅器が提案されている（例えば特許文献１参照）。この種のＤ級増幅器は、回路構成が簡易であり、集積回路化が容易であるという利点を有する。
特開２００４−１２８７５０号公報

ところで、ΔΣ変調では、ビットストリームの生成の際、いわゆるノイズシェーピングの作用により量子化雑音が高域側にシフトされる。このため、ΔΣ変調により得られたビットストリームは、高域に多くの量子化雑音を含む。このような高域の量子化雑音は、ＰＷＭ変調器に入力された後、同ＰＷＭ変調器内で行われる積分処理によりある程度減衰されるが、その減衰量は十分なものではない。このため、ＰＷＭ変調器のＰＷＭ変調処理によりこの減衰が不十分な量子化雑音の折り返し雑音が発生し、この折り返し雑音の帯域は原音のスペクトルが占めるオーディオ帯域にまで及び、Ｄ級増幅器における再生音響の品質が劣化するという問題が生じる。このような問題の発生を回避するためには、ビットストリームからＰＷＭ変調周波数付近の雑音を除去するフィルタをＰＷＭ変調器の前段に設ける必要があるが、そのようなフィルタは大掛かりなものとなるため、Ｄ級増幅器が高額化するという問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、簡易な構成で、ビットストリームに基づくＰＷＭ変調の際のオーディオ帯域への折り返し雑音の発生を防止し、高品質の音響再生を行うことが可能なＤ級増幅器を提供することを目的とする。

この発明は、第１および第２の入力信号を加算し、加算結果に応じてパルス幅が変調されたＰＷＭ変調パルスを出力するＰＷＭ変調処理を行うＰＷＭ変調器と、ΔΣ変調により得られた入力ビットストリームを受け取って遅延させ、前記ＰＷＭ変調処理の周期の１／２付近の時間差を持った第１および第２のビットストリームを発生し、前記第１および第２の入力信号として前記ＰＷＭ変調器に供給する遅延手段とを具備することを特徴とするＤ級増幅器を提供する。
かかる発明によれば、遅延手段によって発生される第１および第２のビットストリームには、ＰＷＭ変調処理の周期の１／２付近の時間差がある。従って、第１および第２のビットストリームがＰＷＭ変調処理の周期の逆数であるＰＷＭ変調周波数付近の雑音を各々含む場合、第１のビットストリームに含まれるＰＷＭ変調周波数付近の雑音と第２のビットストリームに含まれるＰＷＭ変調周波数付近の雑音はほぼ逆相になり、これらの雑音は加算により相殺する。従って、ＰＷＭ変調器では、第１および第２のビットストリームの加算により、ＰＷＭ変調周波数付近の雑音が除去された信号が発生され、この信号に基づきＰＷＭ変調処理が行われる。従って、ＰＷＭ変調処理の際、オーディオ帯域に及ぶ折り返し雑音の発生を防止することができ、高品質の音響再生を行うことができる。

以下、図面を参照し、この発明の実施の形態を説明する。
図１はこの発明の一実施形態であるＤ級増幅器の構成を示す回路図である。このＤ級増幅器は、ΔΣ変調器１と、シフトレジスタ２と、２入力のＰＷＭ変調器３と、クロック発生部４とを有している。クロック発生部４は、所定周波数の原クロックを発生し、この原クロックを分周することにより、ビットクロックφｂ、シフトクロックφｓおよびＰＷＭ変調クロックφｍを発生する。ここで、ビットクロックφｂ、シフトクロックφｓおよびＰＷＭ変調クロックφｍは互いに同期している。また、シフトクロックφｓの周波数は、ビットクロックφｂの周波数のｎ倍（ｎは所定の整数）であり、かつ、ＰＷＭ変調クロックφｍの周波数の２ｋ倍（ｋは所定の整数）である。すなわち、シフトクロックφｓの周波数は、ビットクロックφｂの周波数とＰＷＭ変調クロックφｍの周波数を２倍した周波数の公倍数である。

ΔΣ変調器１は、記録媒体から再生され、あるいは他の装置から受信されるマルチビットのデジタルオーディオ信号ＤＩＮ（例えばＰＣＭ（Pulse Code Modulation）サンプルデータ）にΔΣ変調を施すことにより、１ビットのビットストリームＢＳ０を生成し、ビットストリームＢＳ０を構成する個々のビットをビットクロックφｂに同期させて出力する回路である。

シフトレジスタ２は、ビットストリームＢＳ０を遅延させ、ビットストリームＢＳ１およびＢＳ２を発生する遅延手段としての役割を果たす回路である。さらに詳述すると、シフトレジスタ２は、ｎ＋１個のフリップフロップにより構成される周知のシフトレジスタであり、シフトクロックφｓによりビットストリームＢＳ０をシフトし、第０段目のフリップフロップの出力端子Ｑ０から得られるビットストリームＢＳ１および第ｎ段目（ｎは所定の整数）のフリップフロップの出力端子Ｑｎから得られるビットストリームＢＳ２をＰＷＭ変調器３に供給する。

ＰＷＭ変調器３は、ビットストリームＢＳ１およびＢＳ２を入力信号として受け取って加算し、加算結果に応じてパルス幅が変調されたＰＷＭ変調パルスＤＯＵＴを出力するＰＷＭ変調処理を所定周波数のＰＷＭ変調クロックφｍに同期して周期的に繰り返す回路である。

図１に示す例では、ＰＷＭ変調器３は、抵抗値が同一である入力抵抗３１および３２と、帰還抵抗３３と、オペアンプ３４および３５と、キャパシタ３６と、三角波発生器３７とにより構成されている。ここで、オペアンプ３４は、正相入力端子（＋端子）に例えばＤ級増幅器の電源電圧の１／２に相当するレベルの基準電圧が与えられ、出力端子と逆相入力端子（−端子）との間にはキャパシタ３６が介挿されている。また、オペアンプ３４の逆相入力端子には、入力抵抗３１および３２を各々介してビットストリームＢＳ１およびＢＳ２が入力され、また、帰還抵抗３３を介してＰＷＭ変調パルスＤＯＵＴが入力される。そして、オペアンプ３４およびキャパシタ３６は、入力抵抗３１および３２を介して入力されるビットストリームＢＳ１およびＢＳ２の和と、帰還抵抗３３を介して入力されるＰＷＭ変調パルスＤＯＵＴとの誤差を積分する誤差積分器として機能する。三角波発生器３７は、ＰＷＭ変調クロックφｍに同期した三角波信号を出力する。そして、オペアンプ３５は、オペアンプ３４およびキャパシタ３６からなる誤差積分器の出力信号と三角波発生器３７から出力される三角波信号とを比較し、ＰＷＭ変調パルスＤＯＵＴを出力する比較器として機能する。

そして、本実施形態では、シフトクロックφｓのｎ周期分の長さがＰＷＭ変調処理の周期Ｔｍの１／２（すなわち、ＰＷＭ変調クロックφｍの周期の１／２）となり、Ｔｍ／２の時間差を持ったビットストリームＢＳ１およびＢＳ２がシフトレジスタ２から得られるように、シフトクロックφｓとＰＷＭ変調クロックφｍの周波数比２ｋが決定されている。
以上が本実施形態の構成の詳細である。

次に実例を挙げて、本実施形態の動作を説明する。この動作例において、クロック発生部４は、周波数３０７２ｋＨｚ（＝４８×６４ｋＨｚ）のビットクロックφｂと、周波数９２１６ｋＨｚ（＝４８×６４×３ｋＨｚ＝５７６×２×８ｋＨｚ）のシフトクロックφｓと、周波数５７６ｋＨｚ（＝４８×１２ｋＨｚ）のＰＷＭ変調クロックφｍを発生する。ΔΣ変調器１には、４８ｋＨｚのサンプリング周波数のマルチビットデジタルオーディオ信号ＤＩＮが与えられる。ΔΣ変調器１は、このマルチビットデジタルオーディオ信号ＤＩＮを６４倍オーバサンプリングし、かつ、量子化雑音を高域側にシフトするノイズシェーピングを行い、４８×６４ｋＨｚのビットストリームＢＳ０をビットクロックφｂに同期させて出力する。シフトレジスタ２の段数ｎ＋１は９段であり、シフトレジスタ２はシフトクロックφｓの８周期分の時間差を持ったビットストリームＢＳ１およびＢＳ２をビットストリームＢＳ０から発生する。

ここで、ＰＷＭ変調周期Ｔｍは１／５７６ｋＨｚであり、シフトクロックφｓの周期は１／９２１６ｋＨｚ＝１／（５７６×２×８ｋＨｚ）であるため、シフトクロックφｓの周期の８倍であるビットストリームＢＳ１およびＢＳ２の時間差は、ＰＷＭ変調周期Ｔｍの１／２に相当する。従って、ビットストリームＢＳ１におけるＰＷＭ変調周波数Ｆｍ＝１／Ｔｍの信号成分と、ビットストリームＢＳ２におけるＰＷＭ変調周波数Ｆｍ＝１／Ｔｍの信号成分は互いに逆相となり、これらは同一抵抗値の抵抗３１および３２を介してＰＷＭ変調器３の誤差積分器に入力される際に相殺する。また、ＰＷＭ変調周波数Ｆｍの近傍の範囲、例えばＦｍ±２０ｋＨｚの範囲においても、ビットストリームＢＳ１およびＢＳ２の各信号成分は、ほぼ逆相であるため、加算により相殺する。従って、ＰＷＭ変調器３の誤差積分器への入力信号は、ＰＷＭ変調周波数Ｆｍの近傍の範囲において大きく減衰される。

図２はこのＰＷＭ変調器３の誤差積分器への入力信号の減衰特性を示す図である。ＰＷＭ変調器３の誤差積分器へ入力されるビットストリームＢＳ１およびＢＳ２は、高域に量子化雑音を多く含むが、この量子化雑音のうち５７６ｋＨｚ±２０ｋＨｚの範囲のものは、図２に示すように誤差積分器への入力時に２５ｄＢ以上減衰される。従って、ＰＷＭ変調器３において発生する量子化雑音の折り返し雑音は、オーディオ帯域（０〜２０ｋＨｚ）において十分に減衰されたものとなり、ＰＷＭ変調器３の負荷であるスピーカの再生音の音質の劣化が防止される。

また、オーディオ帯域では、ビットストリームＢＳ１およびＢＳ２の時間差Ｔｍ／２（この例では、１／（５７６×２ｋＨｚ））に相当する位相差は極めて小さく、ビットストリームＢＳ１およびＢＳ２を同一視することができる。従って、時間差Ｔｍ／２を持ったビットストリームＢＳ１およびＢＳ２をＰＷＭ変調器３に与えたとしても、オーディオ帯域での再生品質への悪影響はない。

以上説明したように、本実施形態によれば、ΔΣ変調器１から得られるビットストリームＢＳ０をシフトレジスタ２により遅延させることにより、ＰＷＭ変調周期Ｔｍの１／２の時間差を持ったビットストリームＢＳ１およびＢＳ２を発生し、これを２入力のＰＷＭ変調器３に与えるという極めて簡単な構成により、ＰＷＭ変調器３において発生する量子化雑音の折り返し雑音のうちオーディオ帯域のものを十分に減衰させることができ、高品質の音響再生を行うことができるという効果が得られる。

以上、この発明の一実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
（１）上記実施形態では、シフトレジスタ２に与えるシフトクロックφｓの周波数を、ビットクロックφｂの周波数とＰＷＭ変調クロックφｍの周波数を２倍した周波数の公倍数とし、ＰＷＭ変調周期Ｔｍの１／２の時間差を持ったビットストリームＢＳ１およびＢＳ２を生成した。しかし、ビットストリームＢＳ１およびＢＳ２の時間差は、ＰＷＭ変調周期Ｔｍの１／２に正確に一致していなくても、ある程度近い値であれば、量子化雑音の折り返し雑音のうちオーディオ帯域のものを減衰させる、という効果を期待できる。従って、この期待した効果が得られる範囲で、シフトクロックφｓの周波数を決定すればよい。本願発明者がシミュレーションを行ったところ、ＰＷＭ変調クロックφｍの周波数Ｆｍが５７６ｋＨｚである場合には、ビットストリームＢＳ１およびＢＳ２の時間差を１／｛２（Ｆｍ−２０ｋＨｚ）｝〜１／｛２（Ｆｍ＋２０ｋＨｚ）｝の範囲内の値にするのが好ましいことが分かった。図３はビットストリームＢＳ１およびＢＳ２間の時間差を各種変えた場合におけるＰＷＭ変調器３の誤差積分器への入力信号の減衰特性を示す図である。この図３において、グラフＧ０は上記実施形態と同様にビットストリームＢＳ１およびＢＳ２間の時間差をＴｍ／２＝１／｛２（Ｆｍ）｝とした場合の減衰特性、グラフＧ１は時間差を１／｛２（Ｆｍ−２０ｋＨｚ）｝とした場合の減衰特性、グラフＧ２は時間差を１／｛２（Ｆｍ＋２０ｋＨｚ）｝とした場合の減衰特性を各々示している。ＰＷＭ変調クロックφｍの周波数Ｆｍが５７６ｋＨｚである場合、量子化雑音の折り返し雑音のうちオーディオ帯域のものは５７６ｋＨｚ−２０ｋＨｚ〜５７６ｋＨｚ＋２０ｋＨｚの範囲内に分布する。そして、図３のグラフＧ０〜Ｇ２にも示されているように、ビットストリームＢＳ１およびＢＳ２の時間差を１／｛２（Ｆｍ−２０ｋＨｚ）｝〜１／｛２（Ｆｍ＋２０ｋＨｚ）｝の範囲内の値にすると、誤差積分器への入力信号の減衰量は、５７６ｋＨｚ−２０ｋＨｚ〜５７６ｋＨｚ＋２０ｋＨｚの範囲内の周波数においてピークとなる。従って、ビットストリームＢＳ１およびＢＳ２の時間差を１／｛２（Ｆｍ−２０ｋＨｚ）｝〜１／｛２（Ｆｍ＋２０ｋＨｚ）｝の範囲内の値にすることにより、量子化雑音の折り返し雑音のうちオーディオ帯域のものを効果的に減衰させることができる。
（２）上記実施形態では、ビットストリームＢＳ１およびＢＳ２を得るための遅延手段としてシフトレジスタ２を用いたが、アナログ遅延線等の他の遅延手段を用いてもよい。
（３）上記実施形態におけるＤ級増幅器は、ΔΣ変調器１を含んでいたが、本発明は、ΔΣ変調器を含まず、外部の装置からΔΣ変調されたビットストリームを受け取り、あるいは記録媒体からΔΣ変調されたビットストリームを再生し、その増幅を行うＤ級増幅器に適用してもよい。

この発明の一実施形態であるＤ級増幅器の構成を示す回路図である。同Ｄ級増幅器のＰＷＭ変調器３の誤差積分器への入力信号の減衰特性を示す図である。ビットストリームＢＳ１およびＢＳ２間の時間差を各種変えた場合における同誤差積分器への入力信号の減衰特性を示す図である。

符号の説明

１……ΔΣ変調器、２……シフトレジスタ、３……ＰＷＭ変調器、４……クロック発生部、３１，３２，３３……抵抗、３４，３５……オペアンプ、３６……キャパシタ、３７……三角波発生器。

Claims

第１および第２の入力信号を加算し、加算結果に応じてパルス幅が変調されたＰＷＭ変調パルスを出力するＰＷＭ変調処理を行うＰＷＭ変調器と、
ΔΣ変調により得られた入力ビットストリームを受け取って遅延させ、前記ＰＷＭ変調処理の周期の１／２付近の時間差を持った第１および第２のビットストリームを発生し、前記第１および第２の入力信号として前記ＰＷＭ変調器に供給する遅延手段と
を具備することを特徴とするＤ級増幅器。
前記遅延手段は、前記ＰＷＭ変調処理の周波数を２倍した周波数と前記入力ビットストリームの個々のビットの出力周波数との公倍数である周波数のシフトクロックにより前記入力ビットストリームをシフトするシフトレジスタであり、このシフトレジスタの各段の出力信号のうち前記ＰＷＭ変調処理の周期の１／２相当の時間差を持った２つの出力信号を前記第１および第２のビットストリームとして出力することを特徴とする請求項１に記載のＤ級増幅器。