JP2018516518A - デジタル・アナログ変換 - Google Patents
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Abstract
【選択図】図5
Description
データサンプリングレートFs及びサンプリング周期1/Fsを有するデジタル信号を受信する入力部と、
前記デジタル信号を受信する前記入力部に結合されたN個(Nは偶数の整数であり、N≧2)のデジタル・アナログコンバータ(DAC)と、
前記入力部及び前記N個のDACのうちの半分に結合されたインバータであって、それによって、前記N個のDACのうちの前記半分によって受信される入力デジタル信号が前記N個のDACのうちの他方の半分によって受信される前記入力デジタル信号に対して反転される、インバータと、
前記入力部に結合され、前記N個のDACのうちの1つ以上によって受信される前記入力デジタル信号と前記N個のDACのうちの他のものによって受信される前記入力デジタル信号との間に相対的な時間遅延を導入する、前記相対的な時間遅延が前記デジタル信号のサンプリング周期1/Fsの部分である、遅延ユニットと、
前記N個のDACに結合され、前記N個のDACのうちの前記半分のアナログ出力を、前記N個のDACのうちの前記他方の半分のアナログ出力と減算されるように合成して、出力アナログ信号を提供する合成器と、
を備えるDAC装置が提供される。
データサンプリングレートFs及びサンプリング周期1/Fsを有するデジタル信号を受信するステップと、
前記デジタル信号をN個(Nは偶数の整数であり、N≧2)のデジタル・アナログコンバータ(DAC)に、前記N個のDACのうちの半分によって受信される入力デジタル信号が前記N個のDACのうちの他方の半分によって受信される前記入力デジタル信号に対して反転されるように、かつ、前記N個のDACのうちの1つ以上によって受信される前記入力デジタル信号と前記N個のDACのうちの他のものによって受信される前記入力デジタル信号との間に相対的な時間遅延が存在するように、供給する、Nが整数かつN≧2であり、前記相対的な時間遅延が前記デジタル信号のサンプリング周期1/Fsの部分である、ステップと、
前記N個のDACのうちの前記半分のアナログ出力を、前記N個のDACのうちの前記他方の半分のアナログ出力と減算されるように合成して、前記出力アナログ信号を提供するステップと、
を有する。
新しいタイプのデジタル・アナログコンバータ装置を提供する。一般性を失うことなく、上述の実施形態の教示は任意の複雑なシステムに組み合わされ得る。更に、当業者によって理解されるように、本発明のさまざまな変更が、上述の教示に基づいて可能である。
Claims (21)
- デジタル・アナログコンバータ(DAC)装置であって、
データサンプリングレートFs及びサンプリング周期1/Fsを有するデジタル信号を受信する入力部と、
前記デジタル信号を受信する前記入力部に結合されたN個(Nは偶数の整数であり、N≧2)のデジタル・アナログコンバータ(DAC)と、
前記入力部及び前記N個のDACのうちの半分に結合されたインバータであって、それによって、前記N個のDACのうちの前記半分によって受信される入力デジタル信号が前記N個のDACのうちの他方の半分によって受信される前記入力デジタル信号に対して反転される、インバータと、
前記入力部に結合され、前記N個のDACのうちの1つ以上によって受信される前記入力デジタル信号と前記N個のDACのうちの他のものによって受信される前記入力デジタル信号との間に相対的な時間遅延を導入する、前記相対的な時間遅延が前記デジタル信号のサンプリング周期1/Fsの部分である、遅延ユニットと、
前記N個のDACに結合され、前記N個のDACのうちの前記半分のアナログ出力を、前記N個のDACのうちの前記他方の半分のアナログ出力と減算されるように合成して、出力アナログ信号を提供する合成器と、
を備えるDAC装置。 - 前記N個のDACのうちの前記半分によって受信される前記入力デジタル信号と前記N個のDACのうちの前記他方の半分によって受信される前記入力デジタル信号との間の相対的な時間遅延は、1/(2×Fs)である、
請求項1のDAC装置。 - 前記N個のDACのうちの前記半分のそれぞれによって受信される前記入力デジタル信号間の前記相対的な時間遅延は、異なっており、前記N個のDACのうちの前記他方の半分における対応するDACによって受信される前記入力デジタル信号に対して1/(2×Fs)遅れている、
請求項1のDAC装置。 - 前記N個のDACのうちの前記半分によって受信される前記入力デジタル信号と前記N個のDACのうちの前記他方の半分によって受信される前記入力デジタル信号との間の前記相対的な時間遅延は、1/(N×Fs)である、
請求項1のDAC装置。 - 前記N個のDACのうちの前記半分のそれぞれによって受信される前記入力デジタル信号間の前記相対的な時間遅延は、異なっており、前記N個のDACのうちの前記他方の半分における対応するDACによって受信される前記入力デジタル信号に対して1/(N×Fs)遅れている、
請求項1のDAC装置。 - 少なくとも1つのDACには、前記入力デジタル信号からの同じ時間遅延を有する他のDACが存在しない、
請求項1のDAC装置。 - 前記入力部及び前記N個のDACに結合されたディザユニットを更に備え、
前記ディザユニットは、前記N個のDACのそれぞれによって受信される前記入力デジタル信号に加えるためのランダムなディザ信号を生成する、
請求項1〜6のいずれか1項のDAC装置。 - 前記ディザ信号は、整形されたディザ信号である、
請求項7のDAC装置。 - 前記ディザ信号は、2個以上の最下位ビット(LSB)を有する、
請求項7又は8のDAC装置。 - 前記ディザ信号は、前記入力デジタル信号のサンプリングレートより高いレートで生成される、
請求項7〜9のいずれか1項のDAC装置。 - 前記ディザ信号は、より低いレートのディザシーケンスをアップサンプリングすることによって生成される、
請求項10のDAC装置。 - 前記ディザ信号は、前記出力アナログ信号の復元レートで生成され、各DACの組に連続して供給される、
請求項10又は11のDAC装置。 - 前記ディザ信号は、前記N個のDACの時間遅延毎に異なるフィルタでフィルタリングされる、
請求項7〜9のいずれか1項のDAC装置。 - 前記入力デジタル信号は、より高い周波数においてより少ないエネルギーを含むように、ノイズ整形されている、
請求項7〜9のいずれか1項のDAC装置。 - 前記合成器は、前記N個のDACのそれぞれのアナログ出力を、適用される重み付けをして合成する、
請求項1〜14のいずれか1項のDAC装置。 - 前記適用される重み付けは、各アナログ出力について同じである、
請求項15のDAC装置。 - 前記適用される重み付けは、前記N個のDACのうちの少なくとも2個について異なる、
請求項15のDAC装置。 - 前記適用される重み付けは、各DACによって受信される前記入力デジタル信号の相対的な時間遅延に依存する、
請求項15のDAC装置。 - 前記デジタル信号は、デジタルオーディオ信号を含む、
請求項1〜18のいずれか1項のDAC装置。 - 前記デジタルオーディオ信号は、パルス符号変調(PCM)信号である、
請求項19のDAC装置。 - デジタル信号をアナログ信号に変換する方法であって、
データサンプリングレートFs及びサンプリング周期1/Fsを有するデジタル信号を受信するステップと、
前記デジタル信号をN個(Nは偶数の整数であり、N≧2)のデジタル・アナログコンバータ(DAC)に、前記N個のDACのうちの半分によって受信される入力デジタル信号が前記N個のDACのうちの他方の半分によって受信される前記入力デジタル信号に対して反転されるように、かつ、前記N個のDACのうちの1つ以上によって受信される前記入力デジタル信号と前記N個のDACのうちの他のものによって受信される前記入力デジタル信号との間に相対的な時間遅延が存在するように、供給する、前記相対的な時間遅延が前記デジタル信号のサンプリング周期1/Fsの部分である、ステップと、
前記N個のDACのうちの前記半分のアナログ出力を、前記N個のDACのうちの前記他方の半分のアナログ出力と減算されるように合成して、出力アナログ信号を提供するステップと、
を備える、デジタル信号をアナログ信号に変換する方法。
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