JP3970838B2 - 信号変換システム - Google Patents

Description

本発明は、信号処理に関し、より詳細には、デルタ−シグマ変換情報を備えたルックアップテーブルを用いた信号変換システムに関する。

無線（ＲＦ）通信システム用の集積回路の設計においては、性能向上、コスト削減またはこれらを組合わせた目標に焦点を絞って開発努力を続けている。関心が持たれている領域は、アナログからデジタルまたはデジタルからアナログ等への信号変換に関する領域である。これらタイプの変換はデルタ−シグマ変換の開発及び利用により、より有効化が図られている。

デルタ−シグマ変換は、少数の量子化レベル及び非常に高いサンプリング率を利用して大まかな信号推定を行うのに使用される技術である。信号を有限数レベルに限定していることから、システム内へ「量子化」雑音が導入されてしまう。過サンプリングやデルタ−シグマ変換において積分フィードバックループを使用することは、量子化雑音を含んだ雑音を帯域外周波数へシフトするのに有効である。雑音シフト特性により、それ以降のフィルタリングステージを効率良く利用して雑音を取り除くことにより、入力をより正確に表現することが可能となる。

デルタ−シグマ変換において、所望の効率及び精度を達成するためには、無線通信に応用する場合には、しばしば汎用のデルタ−シグマ変換器を高速で作動させることが必要になる。例えば、高速デルタ−シグマ変換器は、ＳｉＧｅまたはＩｎＰ等のより高価な技術を使用して製作することができる。しかしながら、これらの半導体技術は歩留まりが低いために、多数の用途において実際的でなかったり、コスト的に効率が悪くなる傾向にある。
特に、商業無線通信へ適用する場合には、高ダイナミックレンジ且つ所望の帯域幅を有したデジタル−デジタル変換器を実現するための抵コストの手法が必要とされている。
しがって、本発明の目的は、低コストで信号変換を行うことができるようにすることである。

本発明は、全体として、ルックアップテーブルを使用してデジタル信号を他の形式へ変換するのを容易にする装置及び方法に関するものである。斯かるルックアップテーブルは、所定の入力サンプルに対して複数の出力サンプルの組を提供するものである。アグリゲータすなわち集合器は、複数の出力サンプルを処理して所望の出力サンプル速度で対応する出力データストリームを提供することができる。

本発明の一態様では、記憶装置（例えば、ルックアップテーブルとして作動する）が幾つかの組の複数の出力サンプルを記憶し、該出力サンプルは各々１つ以上の可能な入力サンプルに応じてインデキシング（検索）されることにより、アップサンプリング及びデルタ−シグマ変換をエミュレートすると共に、低サンプル速度で記憶装置を作動させる。出力サンプルは、例えば、多重化することで集合させることができ、所望の出力サンプル速度で出力データストリームをもたらす。集合データストリームの速度は、入力サンプル速度より早くすることができる。出力データストリームは、次いで、所望の出力周波数で対応するアナログ信号へ変換することができる。ルックアップテーブルをこのように使用することにより、低コスト高性能デジタル−デジタル変換器を実現することが可能であり、よって、低コストのデジタルアナログ変換器を駆動することができる。ルックアップテーブルは、エミュレートしたデルタ−シグマ変換器より遅い速度で駆動することが可能である。

本発明の別の態様では、ルックアップテーブルは、入力サンプルによりインデキシングされた複数組の出力データを記憶するようにプログラムされる。入力サンプルは、関係した状態情報及びルックアップテーブルによりエミュレートされているデルタ−シグマ変換器の出力に対応することができるルックアップテーブルのアドレスを規定する。斯かるルックアップテーブルは、エミュレートされたデルタ−シグマ変換器より遅い速度で作動することができる。

本発明は、全体として、記憶装置（例えば、ルックアップテーブルとして作動する）によって、複数の入力サンプルに従ってインデキシングされた複数組の出力サンプルを記憶する信号変換に関する。従って、斯かるルックアップテーブルは、各入力サンプルに応じた対応する１組の出力信号（例えば、ベクトル）を生成することができる。従って、斯かるルックアップテーブルは、記憶装置を低サンプル速度で作動することを除いて、所望のアップサンプリング及びデルタ−シグマ変換をエミュレートすることができる。出力サンプルを多重化すること等によって集合し、所望のサンプル速度で出力データストリームを提供する。更に、ルックアップテーブルを使用して、コスト効率が良く、高性能のデジタル−デジタルまたはデジタル−アナログ変換器を実現することができる。

図１は、本発明の一態様により実現することができる変換システム１０の概略ブロック図である。該システム１０は、入力信号１４をバッファ記憶するバッファ１２を備えている。入力信号１４は、例えば、ベースバンド変調器またはデジタル信号プロセッサ（不図示）から供給されるデジタル信号である。入力信号１４は、任意のビット数のデータを有することが可能であり、該ビット数は用途に応じて適宜選択することができる。

バッファ１２は、本発明の一態様によるルックアップテーブル（ＬＵＴ）１８に、バッファ記憶したされた入力サンプル１６を供給する。バッファ記憶された入力サンプル１６は１つ以上の入力サンプル（例えば、Ｍ個の入力サンプル）に対応することが可能であり、各サンプルは、一定の入力サンプル速度であり、所定数のビットを有する。バッファ記載された入力サンプル１６が２つ以上の入力サンプルを含む場合には、ＬＵＴ１８は、入力サンプル数に比例して、全体として大きくなり、可能な限りの大きな出力数を実現することができる。しかしながら、本書に記載したように、出力データを高度に相関させることができるので、圧縮技術を利用することにより、ＬＵＴ１８のサイズを縮小させることができる。

ＬＵＴ１８は、バッファ記憶された入力サンプル１６に応じて、Ｎ個の出力サンプル２０から成る１組（すなわち１ベクトル）の出力サンプルを提供するように作動する。但し、Ｎは、１≦Ｍ≦Ｎである。本発明の一態様によれば、ルックアップテーブル１８を、Ｎ個の出力サンプル２０を含む組の出力サンプルを提供して、デルタ−シグマ変換器の可能な出力を、可能なバッファ記憶された入力サンプル１６の関数として表すようにプログラムすることができる。
例をあげると、バッファ記憶された入力サンプル１６は１つの入力サンプルを含み、該入力サンプルは１６ビットのデータを有するものとする。所定の入力サンプルに対して、ＬＵＴ１８は、複数の対応する出力サンプルの１組を提供するが、各出力サンプルのビット数は１６より少ない。例えば、Ｎ個の出力サンプルの各々は、単一ビットのデータを含むか、或いは、別の数（例えば、２以上の）のビットを必要に応じて含むことが可能である。

ルックアップテーブル１８は、適宜のデルタ−シグマ変換器の動作に基づいた実際の試験データに基づいてプログラムすることが可能であり、斯かるデルタ−シグマ変換器は、高次（例えば、４次以上のバンドパス）のデルタ−シグマ変換器とすることができる。或いは、ＬＵＴ１８は、所望のデルタ−シグマ変換器に対してはシミュレートした結果に基づいて、また、所定のビット数の１組の入力サンプルに適宜のデルタ−シグマ変換を行う場合には、理路上の計算に基づいて、プログラムすることができる。

例をあげると、ＬＵＴ１８は、デルタ−シグマ変換した出力サンプルに対する出力サンプルを提供するようにプログラムすることができる。デルタ−シグマ変換の技術分野で知られているように、各入力サンプル１４を、例えばデルタ−シグマ変換器への入力の前に入力サンプルを内挿(interpolation)すること等により、所望のアップサンプル速度まで、Ｎの係数でアップサンプルすることができる。デルタ−シグマ変換器は、斯かるアップサンプル速度でＮ個のサンプルを処理し、該アップサンプル速度は、関係したノイズ除去及び量子化を含む。特定の処理関数はフィルタ次数、所望の帯域幅及びその他の性能基準により変動する。デルタ−シグマ変換器は、Ｎ個の出力サンプルを所望のアップサンプル速度で出力ストリームとして供給する。各出力サンプルのサイズは、それぞれの入力サンプルより小さくなるが、サンプル速度は入力サンプル速度より高い。従って、ＬＵＴ１８により提供されるＮ個の出力サンプルは、１組の入力サンプルに関連してデルタ−シグマ変換器により手強される複数の出力サンプルに対応する。

デルタ−シグマ変換器は、例えば、図２に示すようなモデル３０のように、状態マシーンを表すものとしてモデル化することができる。モデル３０の特定の構成は、デルタ−シグマ変換器の次数、処理されるデータのタイプ、帯域幅要件、及びその他の性能特性に応じて変動する。
図２の例において、Ｘ個のビット（但し、Ｘは１以上の整数）を有する信号入力サンプルが第１の加算器３２へ供給される。出力値もまた加算器３２へ供給される。この例では、単一ビット出力を想定しているが、これは単に例示が目的であって、それに限定されるものではない。出力及びフィードバック路が２以上のビットを含むことも可能であることは、明らかであろう。

加算器３２は、入出力データに基づいた合計を状態レジスタ３６へ供給する。特に、出力データからの信号は、例えば、この例では、−１として表された係数で出力データを乗算する乗算器３４を介して、加算器３２へ供給される。状態レジスタ３６は、例えば、関係するデルタ−シグマ変換ステージの状態を表すような、Ｙ（但し、Ｙは１以上の整数）ビットの状態データを記憶する。例えば、状態レジスタ３６は、デルタ−シグマ変換器のステージを表すことが可能であり、該変換器は、当該ステージの入力までフィードバックされるステージの関係した出力を加算器によって積分する積分経路を含むことが可能である。また、状態レジスタ３６は、対応するフィルタ（図示なし）を介して、各ステージへ出力を戻すことにより実現することができる、ノイズ除去関数を表すことが可能である。状態レジスタ３６は、加算器３８へＹ個のビットを供給し、該加算器３８が、状態データを、乗算器３９を介して供給される出力データに加算する。この例では、乗算器が−２の係数を乗算する。当業者であれば、乗算器３４及び３９はその他の係数を使用できることが理解できるであろう。

加算器３８は、加算したデータを別の状態レジスタ４０へ供給する。この例では、状態レジスタ４０はＺ個（但し、Ｚは１以上の整数）のビットデータを含む。状態レジスタ４０は、モデル３０においては別ステージのデルタ−シグマ変換を表す。状態レジスタ４０は、Ｚ個のビットの状態情報を量子化装置４２へ供給する。量子化装置４２は、Ｚ個のビットの状態情報を有限数の量子化レベルへ変換する。例えば、量子化装置４２は、２つの量子化レベル、即ち、１ビット出力を提供するよう構成することができるが、その他のビット数を提供することが可能である。当業者であれば、同様のタイプのモデルを使用して、その他の種々のタイプ及び次数のデルタ−シグマ変換器を実現することが可能であり、それらには１以上の任意の数のステージを含むことが可能であることは理解できるであろう。

デルタ−シグマ変換器を規定するルックアップテーブルの構造は、例えば、少なくとも部分的には、入力ビット数、フィルタ次数、及びエミュレートされるフィルタのタイプにより決定される。従って、図２に示したモデル３０においては、例えば、対応するルックアップテーブルのアドレスを入力（Ｘ個のビット）、状態レジスタ３６の状態（Ｙ個のビット）、状態レジスタ４０の状態（Ｚ個のビット）の関数として定義することができる。別な言い方をすれば、各ＬＵＴ入力は、Ｘ＋Ｙ＋Ｚの連結されたビットでアドレス指定される。該アドレスの出力が出力となる。当業者であれば、例えば図２の例では、量子化装置４２の出力が単ビットであることから、ＬＵＴデータが、高度に相関されること、且つ様々なステージの状態も時間の関数として増大方向のみに変化することは、理解できるであろう。従って、本発明の一態様によれば、デルタ−シグマ変換器の出力での相関により、ＬＵＴデータの圧縮を容易にしてより効率的なルックアップテーブルを提供することができる。また、入力データストリームも高度に相関可能であり、以って圧縮を更に容易にすることができる。斯かる圧縮は、オフラインで実行することが可能であり、ＬＵＴからの入力を読み取るために一切の伸張（圧縮解凍）ステップを必要としない。ＬＵＴデータのプログラミングに関係した速度制限が無いことで、広範な圧縮技術を適用することが可能になり、状態レジスタＹ及びＺの内容を別のデルタ−シグマ変換器（デジタル−デジタル）を介して通過させることもできる。

図１に戻ると、ＬＵＴ１８はＮ個の出力サンプル２０をアグリゲータ装置（集合器）２２へ供給する。本発明の一態様によれば、該Ｎ個の出力サンプルは、アグリゲータ装置２２へ同時に（例えば、平行に）提供される。ＬＵＴ１８は、出力サンプル２０を、入力サンプル１４及びバッファ記憶されたデータ１６と同じサンプル速度で提供することができる。アグリゲータ装置２２は、ＬＵＴ１８からの出力サンプル２０を集合して、得られたデータストリーム２４をデジタル−アナログ変換器（ＤＡＣ）２６へ提供する。アグリゲータ装置２２は、データストリーム２４を、所望のサンプル速度ｆ_SAMPLEで提供することができる。

例えば、アグリゲータ装置２２は、Ｎ：bの切り換え装置、すなわち、Ｎ個の出力サンプル２０を帯域幅bの出力データストリーム２４にシリアル化するように作動するマルチプレクサを含むことができる。但し、bは１以上の正の整数である。斯かるシリアル化は、出力サンプル２０の各々が１ビット出力であれば容易である。出力サンプルの各々が２ビット以上を含む場合には、アグリゲータ装置２２は、追加の部品（例えば、ハードウェア及び／またはソフトウェア）を含んで、所望のビット形式でデータストリームをＤＡＣ２６へ供給することができる。

ＤＡＣ２６は、データストリーム２４を対応するアナログ出力信号へ変換する。例えば、データストリーム２４は、適宜構成されたデルタ−シグマ変換器から生成される直列データを集合化して表したものに対応する。アグリゲータ装置２２は、ストリーム２４を所望のサンプル速度ｆ_SAMPLEでＤＡＣ２６へ供給するが、該速度は、入力サンプル速度のＮ倍である。アグリゲータ装置２２及びＤＡＣ２６は、双方とも所望のサンプル速度ｆ_SAMPLEで作動することが可能であり、これら部品の組合わせは、共通の構成技術を使用する同一の集積回路（ＩＣ）４６として実現することができる。例えば、高速の無線通信に適用する場合には、ＤＡＣ及びアグリゲータ装置のＩＣ４６は、ＳｉＧｅまたはＩｎＰ等の高速技術を利用して実現することができる。

ＤＡＣ２６は、例えば、高速１ビットまたは多ビットＤＡＣ（例えば、ＳｉＧｅ、ＩｎＰ、または、特注設計されたＣＭＯＳ）として実現できる。高速１ビットＤＡＣは、アナログ出力信号２８において、高線形性および低スプールレベルを確実にする一助となることが理解される。該１ビットＤＡＣは高速で作動できることから、システム１０は、無線送信機への適用に特に有益である。例えば、ＤＡＣ２６は、所望の送信周波数のアナログ出力信号２８を直接に供給し、送信前に追加でアップコンバージョンやミキシングを行うことを一切必要としない。或いは、高い送信周波数を必要とする状況において、アップコンバージョン及びミキシングを利用することが可能である。

図１の例では、バッファ１２及びＬＵＴ１８を、任意の適宜の記憶装置４８に実現することができる。例えば、記憶装置４８は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）またはＳＲＡＭ（スタティックランダムアクセスメモリ）とすることができる。本発明の一態様によれば、バッファ１２及びＬＵＴ１８は、出力サンプル速度ｆ_SAMPLEより低い所望の入力サンプル速度で作動することができるので、記憶装置４６は、ＤＲＡＭまたはＳＲＡＭ等の歩留まりの高い従来の記憶技術を利用して製作することができる。

当業者であれば、様々な適宜の記憶技術が容易に利用できることは理解できるであろう。斯かる記憶技術によれば、低コストで歩止まりが高くなることが確実であり、一方、従来技術では、リアルタイムで作動するデルタ−シグマ変換器を、より高価で比較的高速である技術（例えば、ＳｉＧｅまたはＩｎＰ）でなければ構成することが不可能であった。また、当業者であれば、ＬＵＴ１８を利用して高次の高速デルタ−シグマ変換器をリアルタイムで実現することが可能であり、斯かる変換器は従来大抵の実用的な用途ではコストがかかり過ぎであったり、リアルタイムの変換に適用した場合の処理時間より長い処理時間を必要としている。なお、本書で使用される場合、「低速」及び「高速」なる用語は、様々な部品を実現するのに使用することができる技術の頻度を相対的に言及する上で使用するものである。

図３は、本発明の一態様により実施可能な多段のデルタ−シグマ変換システム１００の一例を示すブロック図である。説明の簡素化のため、システム１００は２段で構成するようにしているが、本発明の一態様によれば、３段以上の段から成るように構成することが可能である。
システム１００はデルタ−シグマ変換器１０２を含み、該変換器は、デジタル入力信号（例えば、ベースバンド）を受けとるものである。ベースバンド変調器またはデジタル信号プロセッサ（ＤＳＰ）は、所望の通信プロトコールに従って入力信号１０４を供給することができる。例えば、システム１００は、例えば、多重搬送波または多重アクセススキームとすることができる任意のプロトコールをサポートすることができる。該スキームの例には、移動通信用グローバルシステム（ＧＳＭ）、グローバルエバリュエーション用エンハンストデータ速度（ＥＤＧＥ）、広帯域コード分割多重アクセス（ＷＣＤＭＡ）、直交周波数分割マルチプレクシング（ＯＦＤＭ）、周波数分割多重アクセス（ＦＤＭＡ）等が含まれる。

デルタ−シグマ変換器１０２は、入力信号１０４を処理すると共に、出力信号１０５を提供する。出力信号１０５は入力信号の量子化表現である。入力信号１０４は少なくとも入力信号の利用可能なナイキスト速度であるサンプル速度で提供することができる。デルタ−シグマ変換器１０２はサンプリングした入力信号１０４をノイズ除去すると共に量子化して、量子化出力信号１０５を提供する。量子化出力信号１０５は、入力信号１４と比較すると、サンプル当りのビット数が少ない。

例えば、入力信号１０４のサンプルあたりのビット数がＸである場合には、デルタ−シグマ変換器１０２はサンプルあたりのビット数を低減するように作動して、出力信号のサンプルあたりのビット数がＸより少なくなる。それによりサンプルのサイズが縮小されるビット数及び出力信号１０６のサンプル速度は、少なくとも部分的にデルタ−シグマ変換器１０２の構成により決定される。ビットが減少すると、その後のデルタ−シグマ変換（本発明の一態様によりＬＵＴとして実施される）が、より小型のレジスタでまたはより小型のＬＵＴで作動するのを可能にする。また、第２のデルタ−シグマ変換段（ステージ）は、第１の変換段１０２より遥かに高速で作動する。デルタ−シグマ変換器１０２は、リアルタイムのデルタ−シグマ変換器として図示し記載しているが、これに代えて、このステージを、本発明の一態様による所望のデルタ−シグマ変換をエミュレートするようにプログラムされたＬＵＴとして実現することが可能である。

量子化出力信号１０５は、アップサンプリング部品１０６へ供給されて、量子化信号１０５をアップサンプリングすると共に、必要に応じて内挿して、高速出力サンプル速度ｆ_SAMPLEより低い任意の速度でアップサンプルした量子化したデータを、出力１０７として提供する。
出力信号１０７は、記憶システム１０８へ供給され、該記憶システムは、本発明の一態様によるデルタ−シグマ変換をエミュレートするようにプログラムされている。記憶システム１０８は入力バッファ１１０及びデルタ−シグマＬＵＴ１１２から構成される。入力バッファ１１０は、適切なサンプル速度でデルタ−シグマ変換器１０２により供給される出力信号１０６をバッファ記憶するように作動する。入力バッファ１２は、バッファ記憶された入力サンプルを供給して、ＬＵＴ１１２をインデキシングする。バッファ記憶された入力サンプルは、１つ以上の入力サンプルを含むことが可能であり、各サンプルはデルタ−シグマ変換器１０２により提供される所定のビット数を有する。

ＬＵＴ１１２は、作動すると各バッファ記憶された入力サンプルに応じて、Ｎ個の出力サンプル１１４から成るベクトルを供給する。但し、Ｎは１以上の正の整数である。本発明の一態様によれば、ルックアップテーブル１１２をプログラムして各バッファ記憶された入力サンプルに応じたデルタ−シグマ変換器の可能な出力を表すＮ個の出力サンプル１１４を供給することができる。例えば、ＬＵＴ１１２は、入力バッファ１１０によりバッファされた入力サンプル（またはサンプル）の関数としてＮ個の出力サンプル１１４を供給することができる。即ち、各バッファ記憶された入力サンプルと現在のデルタ−シグマ変換器の状態情報とで、対応する出力信号からなるベクトルに対してマッピングするＬＵＴアドレスを規定する。デルタ−シグマ変換された出力データは、入力に関して高度に相関されることから、圧縮技術を利用してＬＵＴ１１２のサイズの縮小を容易にすることができる。Ｎ個の出力サンプル１１４の各々は、単一ビットまたは多ビットデータを含むことができる。ＬＵＴ１１２はまた、多重入力を順番に利用してアドレス指定することができるが、これには圧縮前のＬＵＴサイズが増大すると言った問題がある。

ＬＵＴ１１２は、Ｎ個の出力サンプル１１４をマルチプレクサ１１６へ供給する。該マルチプレクサ１１６は、Ｎ個の出力サンプルを多重化またはシリアル化して、対応するデータストリーム１１８をＤＡＣ１２０へ供給する。ＬＵＴ１１２が１ビットの出力としてＮ個のサンプル１１４の各々を提供する場合には、Ｎ個の出力サンプルのデータストリーム１１８へのシリアル化を容易にすることができる。ＬＵＴ１１２は、デジタルデータストリーム１１８を、所望の周波数及び帯域幅を有する対応するアナログ信号１２２へ変換する。

本発明の一態様によれば、マルチプレクサ１１６及びＤＡＣ１２０は、ＬＵＴ１１２のサンプル速度よりも増大したサンプル速度で作動する。異なる要素の相対的速度は、低速技術を用いてデルタ−シグマ変換器１０２及び記憶システム１０８を実現し、且つ、高速技術を用いてマルチプレクサ−１１６及びＤＡＣ１２０を実現することで、達成することができる。例えば、デルタ−シグマ変換器１０２及び記憶システム１０８はＣＭＯＳ及び匹敵するような記憶技術等の低速技術を利用して集積回路（例えば、特定の集積回路またはその一部への適用）１２４を構成することができる。マルチプレクサ１１６及びＤＡＣ１２０は、ＳｉＧｅ、ＩｎＰ等の高速技術を利用して別の集積回路１２６を構成することができる。

マルチプレクサ−１１６は、例えば、サンプル速度ｆ_SAMPLEでデータストリーム１１８をＤＡＣ１２０へ供給し、該サンプル速度は入力サンプル速度のＮ倍である。即ち、ＬＵＴ１１２は、Ｎ個の出力サンプル１１４を約１／Ｎ＊ｆ_SAMPLEのサンプル速度でマルチプレクサへ供給する。ＧＳＭ時分割多重アクセス（ＴＤＭＡ）の例として、マルチプレクサ１１６及びＤＡＣ１２０は、約３．７７ＧＨｚのサンプル速度ｆ_SAMPLEで作動し、一方、デルタ−シグマ変換器及び記憶システムは約４１８ＭＨｚ（例えば、Ｎ＝９）で作動することができる。

上記のように、ＤＡＣ１２０はアナログ出力信号１２２を所望の周波数で供給し、該所望の周波数は、直接所望の送信周波数とすることができるため、一切の追加のアナログアップコンバージョンまたはミキシングを送信前に行う必要がない。送信周波数を、出力サンプル速度ｆ_SAMPLEに比例させることができる。或いは、単純化したアップコンバージョンまたはミキシングを、より高い送信周波数が必要な状況に於いて使用してもよい。従って、当業者であれば、低速の回路１２４のカスケード配列を利用して、入力信号（例えば、多重アクセス信号）のサンプル当りのビット数を低減してアナログ送信用のデジタル同調を容易にすることができることは、理解できるであろう。
ＤＡＣ１２０は、単ビットＤＡＣまたは多ビットＤＡＣとすることができる。無線へ適用する場合、ＤＡＣ１２０が所望の送信周波数でアナログ出力信号を直接供給する場合には、高速１ビットＤＡＣは、アナログ出力信号１２２における高い線形性及び低スプールレベルを確実とする一助になる。該１ビットＤＡＣは、多ビットＤＡＣと比較して、装置が非常に少なく且つ電力消費が少ないので、高速で作動させることができ、システム１００は、無線送信に適用する場合に特に有効となる。

図４は、本発明の一態様による変換システム１５０の一例を図示する。システム１５０は、ベースバンドの入力デジタル信号を幾つかの要素部分に分割して、デルタ−シグマ変換が低減したサンプリング速度で行われるのを可能にし、一方でシステム性能を維持する。この方法は、デルタ−シグマ変換器のサブセットには特に望ましいものであり、斯かる変換器は、ｆ_SAMPLE／４デルタ−シグマ変換器またはバンドパス設計の変調器とすることが可能である。

システム１５０は、バンドパス変調器を含み、該変調器は例えばＧＭＳＫ／ＥＤＧＥ／ＷＣＤＭＡ等のデジタル多重搬送信号を供給する。バンドパス変調器１５２は、デジタル信号１５４を一対の乗算器１５６及び１５８へ供給する。乗算器１５６及び１５８の各々は、入力信号１５４を各同相成分（Ｉ）１６０及び直交位相（Ｑ）成分１６２へ分離する。通常、Ｉ／Ｑ分解は、搬送波のそれぞれ余弦及び正弦でミキシングすることを必要とする。ＤＳＭは、搬送波周波数の１／４次（またはその他の分数）で作動するから、正弦が余弦項を備えた位相からのサンプルである場合には、正弦及び余弦は、ゼロと１の交番パターンは正規のパターンとなる。従って、それぞれの乗算器１５６及び１５８による分離は、１とゼロを交番することによって、デジタル信号１５４を乗算することで達成される。次いで、乗算器１５６及び１５８はそれぞれ、Ｉ及びＱ成分１６０及び１６２をデシメータ１６４及び１６６へ供給する。例えば、デシメータは、Ｉ及びＱデータストリーム１６０及び１６２の各々から、ゼロを取り除いてそれぞれの当初のサンプル速度の２分の１等のより低いサンプル速度にダウンサンプルされる。適切な遅延（不図示）を同期化のために用いることができる。デシメータ１６４及び１６６は、ダウンサンプルしたＩ及びＱ成分信号１６８及び１７０をそれぞれ、各デルタ−シグマ変換器１７２及び１７４へ供給する。デルタ−シグマ変換器１７２及び１７４の各々は、ダウンサンプルしたＩ及びＱデータストリーム１６８及び１７０を、対応する出力サンプル１７６及び１７８へ変換する。信号１７６及び１７８のサンプル当りのビット数は、信号１６８及び１７０より少なく、且つ、このビット幅の縮小が、以降のＬＵＴのサイズを縮小する一助となる。

デルタ−シグマ変換器１７２及び１７４はそれぞれ、Ｉ及びＱデータストリーム１６８及び１７０の対応する出力サンプル１７６及び１７８を、記憶システム１８０へ提供する。該記憶システム１８０は、デルタ−シグマ変換をエミュレートする各Ｉ及びＱデータストリームに対して、ルックアップテーブルの機能を実現する。各ストリームは、信号ＤＳＭの速度の２分の１の速度で処理されることができる。
この例では、別々のバッファ１８２及び１８４及びＬＵＴ１８６及び１８８には、デルタ−シグマ変換ステージ１７２及び１７４からのＩ及びＱデータ１７６及び１７８の各々が供給される。バッファ１８２及び１８４は、バッファ記憶された入力サンプルを、ＬＵＴアドレスとして、それぞれのＬＵＴ１８６及び１８８へ供給する。ＬＵＴ１８６及び１８８は、ステージ１７２及び１７４のサンプル速度と同じサンプル速度で作動することができる。

ＬＵＴ１８６及び１８８は、複数の出力サンプルがＩ及びＱバッファ入力サンプルの各々に供給される場合には、それぞれのバッファ入力サンプルに応じて、出力サンプル１９４及び１９６のそれぞれのベクトルを供給する。本発明の一態様では、各ルックアップテーブル１８６及び１８８をプログラムして、入力サンプルの関数としてデルタ−シグマ変換器の可能な出力を表す複数の入力サンプルの各々に対してＮ個の出力サンプルを記憶する。

それぞれのＬＵＴ１８６及び１８８から供給される出力サンプル１９４及び１９６の各々は、１ビットまたは多ビットのデータとすることができる。出力サンプル１９４及び１９６は、切り換え装置１９８に並列的に同時に供給することできる。例えば、出力サンプル１９４及び１９６は、ルックアップテーブル１８６及び１８８をプログラムするベースとなったデルタ−シグマ変換器の順次の出力サンプルを表す。本発明の一態様によれば、記憶システム１８０は、バッファ１８２及び１８４とルックアップテーブル１８６及び１８８とを含み、低コスト記憶技術を利用して実現される。出力サンプル１９４及び１９６は、所望するより低いサンプル速度で同時に供給される。従って、切替え装置１９８は、所望の速いサンプル速度で作動されて、出力サンプルストリーム２００を所望の出力サンプル速度で供給する。

例えば、出力サンプル１９４及び１９６の各々がＮ個のサンプルを含む場合、切り換え装置１９８は、記憶システム１８０の速度のＮ倍の速度で作動させることができる。次いで、切替え装置１９８は、Ｉ及びＱ成分１９４及び１９６を集合再結合する。例えば、切替え装置１９８により実施される集合は、Ｉ及びＱ要素を同期化して適切に再サンプリングする処理を含む。このように、切替え装置１９８は、それぞれのサンプルをシリアル化して所望のサンプル速度でデータストリーム２００をＤＡＣ２０２へ供給する。Ｉ及びＱ要素の同期化を容易にするために、それぞれの通路において遅延（不図示）を実施することができる。斯かる遅延は、多数のクロックサイクルとしてアップサンプリングを補償することができる。ＤＡＣ２０２は、また、所望の出力サンプル速度で作動して、データストリーム２００を所望のアナログ信号２０４へ変換するのを容易にする。アナログ信号は、所望の中心周波数及び帯域幅で提供される。一態様においては、該中心周波数は所望の無線送信周波数とすることが可能であり、該無線送信周波数は、ＭＨｚまたはＧＨｚの範囲とすることができる。

図５は、本発明の一態様によるルックアップテーブルをプログラムするのに使用することができるシステム２１０の一例を示す。斯かるシステム２１０は、入力サンプル記憶装置２１２を含み、該入力サンプル記憶装置は、入力サンプルをデルタ−シグマ変換器２１４へ供給する。例えば、記憶装置は、所望のビットサイズの入力サンプルをデルタ−シグマ変換器２１４へ供給することが可能なバッファまたはその他の記憶装置を含むことができる。例えば、システム２１０は、プロセッサ２１１６を有するコンピュータシステムの一部として実現される。システム２１０はまた、ユーザが例えばデルタ−シグマ変換器２１４の入力サンプルサイズ含んだシステム２１０用のパラメータを設定することができるようにするためのユーザインターフェース２１８を含み、該ユーザインターフェースにより、デルタ−シグマ変換の順番、及びルックアップデータ２２０として記憶されるデルタ−シグマ変換器の所望の出力サンプルサイズも設定することができる。ＬＵＴは、１組のアドレス及び１以上アドレス当りの出力を含む。ユーザインタフェース２１８はまた、ユーザがプログラムプロセスを開始して所望のルックアップデータ２２０を生成可能な機構を提供する。

デルタ−シグマ変換器２１４は、ハードウェア、ソフトウェアまたはそれらの組合わせとして、所望のアップサンプリング、量子化、及びノイズ除去を記憶装置２１２内の入力サンプルに対して実行する。デルタ−シグマ変換器２１４は、次いで、量子化データの出力サンプルを関係する出力記憶装置２２２へ供給する。例えば、デルタ−シグマ変換器２１４は、記憶装置２２２へサンプル当りＸビットのデータストリームを提供する。但し、Ｘは１以上の正の整数である。記憶装置２２２は、出力サンプルをＮ個の出力サンプルから成るグループすなわち組に組織化するように構成することができる。但し、Ｎは１以上の正の整数である。デルタ−シグマ変換器により提供されるＮ個の出力サンプルの各組は、デルタ−シグマ変換器２１４によるデルタ−シグマ変換処理で画定される所定の入力サンプルに関係した出力サンプルからなるベクトルとなる。

デルタ−シグマ変換器２１４は、多数のループ及び積分を含んで精度の高い出力サンプルを供給する高次のデルタ−シグマ変換器とすることが好ましい。斯かる精度の高い出力データは、リアルタイムの通信に適用するには不適切なある特定の処理時間を必要とするが、斯かる処理時間は、本質的には、本発明の一態様によるルックアップテーブルをプログラムするには重要ではない。これは、ルックアップテーブルでは、このような処理遅延がなく、また、所望の遅い速度で作動できると共にデルタ−シグマ変換器２１４と同じ出力を生成できるからである。
デルタ−シグマ変換器２１４からの出力サンプルを利用して直接ルックアップテーブル２２０をプログラムすることができる。出力サンプルの各々が単一ビットサンプルである状況では、典型的には２^Y個の可能な出力サンプルを生成することが必要であり、Ｙは入力サンプル数に対応する。

当業者であれば、出力データは早晩、高度に相関されることは理解できるであろう。これは、単一ビット出力または低ビット数用のデルタ−シグマ変換器の出力は、時間が経っても殆ど変化しないからである。また、デルタ−シグマ変換の実施に関係した状態も、時間の経過に従って増分的に変化する。出力における斯かる相関のために、出力サンプルを圧縮器２２４へ供給される。例えば、圧縮器２２４は、入力サンプル、デルタ−シグマ変換器２１４からのレジスタ状態、及び出力サンプルの１つ以上を、１つ以上のレベルの圧縮を通過させるようにすることが可能であり、１つ以上のレベルの圧縮は、これらのデータのあるものまたは全てに対して、デジタル−デジタル・デルタ−シグマ変換器の使用を含むことができる。追加のデルタ−シグマ変換で達成される圧縮の度合いは、大きく且つＬＵＴデルタ−シグマ変換器のダイナミックレンジにおける許容劣化に対してバランスされる。

当業者であれば、様々なその他の技術を利用してルックアップテーブルデータを圧縮し、且つそれにより記憶に必要な要件を低減させて本発明の一態様によるデルタ−シグマ変換器ルックアップテーブルを実現可能なことは理解できるであろう。従って、圧縮器２２４は、圧縮形式でルックアップテーブルデータ２２０を提供し、これにより、本発明の一態様によるルックアップテーブルを実現するようにプログラムされた記憶装置におけるデータの記憶及び検索を容易にする。
例えば、ＬＵＴデータ２２０を伝送することにより、適切な記憶装置２２６をプログラムして本発明の一態様によるＬＵＴとして作動させることができる。当業者であれば、斯かる記憶装置２２６として、任意のタイプの従来の記憶装置とすることができ、揮発性メモリ（例えば、ＳＲＡＭまたはＤＲＡＭ等のＲＡＭ等）または不揮発性メモリ（例えば、ＲＯＭ、ＦＬＡＳＨメモリ等）を用いることができるは理解できるであろう。記憶装置２２６のプログラム動作は、概略２２８で示すが、任意の従来の技術を利用して実施できる。

従来の低速メモリ技術を利用してデルタ−シグマ変換器をエミュレートし且つ高速でより高価な技術（例えば、高速デルタ−シグマ変換器）で提供される性能に匹敵する性能を達成できることから、本発明の一態様により、プログラムされたルックアップテーブルを利用することで著しいコスト削減を実現することができる。また、斯かるルックアップテーブルは、オフラインでプログラムすることができることから、従来例のより長い処理時間を必要とするより精度の高いデルタ−シグマ変換を利用した場合に匹敵する、高速のデルタ−シグマ変換をリアルタイムで実施したに等しいルックアップテーブルのプログラムが可能となる。低コストのメモリ技術を利用して適切なルックアップテーブルを実現できることから、コスト削減と性能の向上が達成でき、これは商業用の無線システムへ適用する場合に実用的である。

図６は、本発明の一態様により実施できるルックアップテーブル装置２５０の一例を示す。斯かる装置２５０は、一定の入力速度で１つ以上の入力サンプル２５２を受信する。図６に示した例では、装置２５０は、入力サンプル２５２を遅延またはバッファ記憶するのに使用可能な任意の遅延ブロック２５４を含み、これは、１つ以上の前の入力の順番が対応するデルタ−シグマ変換データの供給と関連して使用される。
遅延またはバッファ記憶された信号は、ロジック／連結ブロック２５６へ供給されて入力信号を適切な形式へ前処理する。例えば、ロジック／連結ブロック２５６は、遅延ブロック２５４により供給された入力信号（複数）を、所望の方法で複数の入力サンプルを一体に連結接合する。論理機能を追加して、１つ以上の入力サンプルを、データのデルタ−シグマ変換したデータに関係したアドレスを生成を容易にする所望の形式へ集合するのを容易にする。連結されたデータは、アドレスジェネレータ２５８へ供給される。

アドレスジェネレータ２５８はまた、前の出力信号の表現または再現２６０を受信することができる。アドレスジェネレータ２５は、１つ以上の入力サンプル２５２に対する対応するアドレスを、現在の出力に基づいて個々にまたはロジック／連結ブロック２５６からの連結データに加えて、１つ以上の前の出力と組合わせて導出することができる。加えて、アドレスジェネレータ２５８は、１つ以上の前に生成したアドレスを連結されたサンプルデータと組合わせて使用して、各入力サンプル２５２に対する新たなアドレスを確かめることができる。

アドレスジェネレータ２５８は、アドレス２６２を提供して、ＬＵＴ２６４内に記憶された対応するデルタ−シグマ変換データの位置を突きめるが、これには通常、ＲＡＭやＤＲＡＭ等の適切なメモリ形式が使用される。例えば、デルタ−シグマ変換データは、図５に示したようなデルタ−シグマ変換を実行して生成されるアドレスにより画定されるそれぞれのアドレス位置で、メモリに記憶することができる。即ち、個々のアドレス２６２が、出力データ２６０として出力されるＬＵＴ２６４に記憶されたデータにマップし、斯かるデータは、１組の利用可能なアドレスに対するデルタ−シグマ変換に近似するように、事前にプログラムされている。出力信号２６０は、縮小したビット幅及び入力サンプル２５２に比較して、増大したサンプル速度で出力することができ、これにより、所望のデジタルアップサンプリング及びデルタ−シグマ変換をエミュレートする。当業者であれば、様々な構成及び方法を利用して、ＬＵＴ２６４内のデルタ−シグマ変換データを記憶且つアクセスできることは理解できるであろう。

図７は、本発明の一態様によるＬＵＴデルタ−シグマ変換を利用して実現できる送信機３００の一部の一例である。デジタル入力信号３０２は、本発明の一態様によるデルタ−シグマ変換器ＬＵＴ３０４の入力へ供給される。デルタ−シグマ変換器ＬＵＴ３０４（例えば、図１に図示）は、複数の出力サンプル３０６を各入力サンプルに応じてマルチプレクサまたはその他のアグリゲータ装置３０８へ供給する。マルチプレクサ３０８は出力サンプル３０６をシリアル化して、対応するデータストリーム３１０をデジタル入力信号と比較してより少数のビットでより高速サンプル速度で対応するＤＡＣ３１２へ供給する。

この例では、ＤＡＣ３１２は、量子化した信号３１０を所望の無線送信周波数で直接アナログ信号３１４へ変換する。この所望の無線送信周波数は、より高いＭＨｚまたはＧＨｚレンジとすることができる。特定の例として、ＧＳＭに対しては、所望の送信周波数は中心周波数が約９４０ＭＨｚであるスペクトルとすることができる。その他の無線送信周波数（例えば、ＭＨｚレンジまたはより高いもの）を、本発明の一態様により効率良く且つコスト効果を出すようにして提供することができる。
アナログ信号３１４は次いで、アナログのバンドパスフィルタ等でフィルタリングされて、帯域を外れた放射及び雑音を取り除く。フィルタリングされた出力３１８は、次いで、該信号３１８を所定のレベルへ増幅するパワーアンプ３２０へ供給される。パワーアンプ３２０は、増幅した信号を、空気またはその他の無線媒体（例えば、空間）を介して伝搬する１つ以上のアンテナに供給する。

上記したように、所望の送信周波数へのデジタル−アナログ変換は、本発明の一態様による高速ＤＡＣ３１２をデルタ−シグマ変換ＬＵＴ３０４と共同して利用することで、容易に実行されることが分かる。例えば、ＬＵＴ３０４は、低速メモリ技術利用して実現することが可能であり、本書に記載した如く、高速でより高価なデルタ−シグマ変換器に著しく低コストで緊密に近似することができる。これにより、高速ＤＡＣ（例えば、ＧＨｚのレンジで作動するＳｉＧｅまたはＩｎＰ）を利用することが可能となり、ネットワークからの量子化データストリームを直接所望の送信周波数へ、追加のアップミキシングを必要とせずに変換することができる。

図８は、本発明の一態様によるデルタ−シグマ変換器ＬＵＴ３４８を利用して実施できる送信モジュール３４６の一部の別の例である。該モジュール３４６の前部分は、図７に示したものと類似している。簡単に説明すれば、デジタル入力信号３５０は、デルタ−シグマ変換器ＬＵＴ３４８（例えば、図１に図示）の入力へ供給され、該ＬＵＴは複数の出力サンプル３５２からなるベクトルをマルチプレクサ３５４へ供給する。マルチプレクサ３５４は、複数の出力サンプル３５２を集合して対応するデータストリーム３５６をＤＡＣ３５８へ供給する。ＤＡＣ３５８は、データストリーム３５６を所望の中間周波数（ＩＦ）のアナログ信号３５９へ変換する。ＩＦは任意の周波数とすることが可能であり、例えば、ＭＨｚレンジ、ＫＨｚレンジまたはＧＨｚレンジ等を使用することができる。フィルタ３６０は、アナログ信号３５９をＤＡＣ３５８から受信して、帯域外信号やその他の雑音を取り除く。

フィルタ３６０は、フィルタＩＦ信号３６１をアップミキシング装置３６２へ供給する。アップミキシング装置は、信号を所望の搬送波周波数へアップミックスするのに必要なアップコンバージョン及びミキシングからなる１つ以上のステージを含む。本発明の一態様により実現されるデルタ−シグマ変換器ネットワーク３５２は、量子化されたデータを高データ速度で供給することから、最も望ましい周波数（例えば、より高いＭＨｚまたはＧＨｚレンジ）を同相スプールのない単一状態のアップミキシングを介して達成することができる。アップミキシング装置３６２は、本例では、ローカル発振器３６４及びミキサ３６６を含み、該発振器及びミキサは、ＩＦ信号３６１に基づいた所望の送信周波数のアナログ信号３６８を生成する。特に、ローカル発振器３６４を利用して、無線送信周波数の搬送波周波数３７０を提供することができる。ミキサ３６６は、ＩＦ信号３６１とローカル発振器３６４により提供される搬送波信号３７０とをミキシングすることで、信号３６８を生成する。

フィルタ３７２は、帯域幅を最適化してアップミキシングから生じる可能性のある不要な帯域外信号やエラーを除去する一助となる。フィルタ３７２は、フィルタリングされたＲＦ出力３７４をパワーアンプ３７６へ供給する。パワーアンプ３７６は、増幅した信号をアンテナ３７８へ供給して無線送信を行う。当業者であれば、様々なその他のタイプのフィルタリング及びアップコンバージョンを利用し、本発明の一態様により配置されたデルタ−シグマＬＵＴ及びＤＡＣを利用して所望の信号を提供できることは、理解できるであろう。

上記した例に関して、本発明による低雑音増幅の方法を図９のフローチャートを参照するとよりよく理解することができる。説明を簡単にするために、該方法は直列的に実施するように図示されているが、本発明は図示した順序に限定されるものではなく、本発明のその他の態様において可能であるように、図示したものとは異なる順序または平行して本発明を実施することが可能である。更に、図示された特徴の全てが本発明による方法を実施する上で必要であるとは限らない。また、斯かる方法は、ハードウェア（例えば、１つ以上の集積回路）、ソフトウェア（例えば、ＤＳＰまたはＡＳＩＣ上での作動）またはハードウェア及びソフトウェアの組合わせで実施することができる。

方法はブロック４００で開始され、本発明の一態様によるデルタ−シグマルックアップテーブルデータの生成及びプログラムを容易にするように設計された装置またツールを起動する。斯かるツールは、適切にデザインされたソフトウェア及びハードウェアを含み、該ソフトウェア及びハードウェアは、所定の入力サンプルにデルタ−シグマ変換を実施して、所望の形式で出力データを記憶するようにプログラム及び／または構成されている。

ブロック４１０で、所望の入力及び出力パラメータを規定する。例えば、入力パラメータは、入力サンプルサイズ及びビット数、及び入力のサンプル速度を含むことができる。出力パラメータは、出力サンプルサイズ、サンプル当りのビット数、及びデルタ−シグマ変換により提供される出力サンプル速度を含むことができる。デルタ−シグマ変換器の通過幅は、ユーザにより選択自在であり、ルックアップテーブルデータの再プログラムにより任意の所望の通過幅を指定することができる。当業者であれば、サンプル速度及びデルタ−シグマ変換速度をより低くして、リアルタイムの無線通信用の出力を生成するのに必要とされるルックアップテーブルデータを生成できることは、理解できるであろう。

ブロック４２０において、１組の入力サンプルを決定する。入力サンプルは、ブロック４１０で画定したパラメータ、並びにデルタ−シグマ変換のタイプ及び設定に基づくものである。例えば、入力サンプルは、ベースバンド変調器またはデジタル信号プロセッサにより生成することができる。或いは、どのように実施するかにより決定されるが、入力サンプルは、所定の入力サンプルの組（例えば、１以上のビットから成る所定の数）として利用することができ、斯かる所定の入力サンプルの組は、適切なバッファ記憶装置を介してデルタ−シグマ変換器へ提供される。

ブロック４３０において、デルタ−シグマ変換が入力サンプルの第１のサンプルに対して実行される。デルタ−シグマ変換は、ハードウェア、ソフトウェアまたはそれらの組合わせとして実現することができる。当該技術分野では公知の如く、デルタ−シグマ変換には、アップサンプリングやノイズ除去及び量子化が含まれ、ＩＩＲフィルタ及び量子化装置で実現できる。デルタ−シグマ変換の結果、異なる変調器レジスタ状態により、各入力サンプルに対して複数の出力サンプルが量子化される。出力サンプル、レジスタ状態及び所定の１以上の入力サンプルからなる組に対する入力が、ブロック４４０で記憶される。

デルタ−シグマ変換は、オフラインで実行されることから、各サンプルの処理期間は差ほど重要ではない。結果として、複雑で計算上高価なデルタ−シグマ変換器が構成されて、本発明の一態様に関係したルックアップテーブルデータを生成することができる。フィルタリング機能を追加すれば、誤った信号部分を除去することにより、ルックアップテーブルを作動せずに必要に応じて出力において高精度を確実にすることができる。

例えば、各入力サンプル（例えば、サンプル当りＭビット、但しＭは１以上の整数）に対して、デルタ−シグマ変換によりＮ個の出力サンプル（但しＮは１以上の整数）を提供し、該Ｎ個の出力サンプルの各々が入力サンプルよりビット数が少なく且つより速い速度で供給される。出力サンプルは、所望の周波数に同調されず、或いはその他の方法で通常リアルタイムのデルタ−シグマ変換に関係した時間制約のあるもとで処理されることから、出力サンプル速度及び入力サンプル速度は、ブロック４３０におけるデルタ−シグマ変換に対しては、フレキシブルなパラメータである。その代わり、出力サンプルは、ルックアップテーブルデータとして使用されて、本発明の一態様によるメモリ構造のプログラムを可能にする。

ブロック４５０で、全ての入力サンプル及び対応するレジスタ状態から成るすべての組がデルタ−シグマ変換（４３０で）で処理されたか否かの判定がなされる。否定的な決定であれば、ブロック４６０へ進む。ブロック４６０では、次の入力サンプルを得て、ブロック４３０へ戻って、所望のデルタ−シグマ変換を入力サンプルに対して実行する。全ての出力サンプルが生成記憶されて、完全な組のルックアップテーブルが画定されると、ブロック４７０に進む。

ブロック４７０では、記憶したルックアップテーブルデータを圧縮する。データの圧縮は、出力データが高度に相関されることから、容易に実行できる。サンプルからサンプルへの出力は、時間が経過しても殆ど変化しない（例えば、１ビットの出力サンプルでは、出力はたった１ビットしか変化しない）ため、相関は出力に於いて生じる。追加の相関は、ルックアップテーブルのアドレス、デルタ−シグマ変換器の状態、入力サンプルまたはそれらの組合わせに存在することができる。本発明の一態様によれば、ブロック４７０での圧縮は、デルタ−シグマ変換により生成されたルックアップテーブルに対して追加のデルタ−シグマ変換を行うことを含む。ブロック４７０でのデルタ−シグマ変換は、高度の圧縮を提供する。当業者であれば、様々なタイプの圧縮技術またはアルゴリズムを利用してルックアップテーブルデータを圧縮できることは理解できるであろう。

ブロック４７０からブロック４８０へ進み、圧縮したルックアップテーブルデータを記憶する。記憶したデータを利用して、従来のデルタ−シグマ変換器に代わって使用できるルックアップテーブルデータを備えた適切な記憶装置（例えば、ＳＲＡＭまたはＤＲＡＭ）プログラムして、所定の組の入力サンプルに対応する出力を供給することができる。結果として、記憶装置は、ルックアップテーブルデータをプログラムするのに使用する入力サンプルの各々を受信すると、出力サンプルからなる対応するベクトルを提供することでデルタ−シグマ変換をエミュレートする。対応するデルタ−シグマ変換器ハードウェアを作動させて、リアルタイムで匹敵する出力を生成するのに必要となる典型的な速度より低い速度で作動する廉価のメモリ技術を利用して、ルックアップテーブルを製作できる効果がある。

上記に説明したものは、本発明の実施例である。勿論、本発明を説明する目的上あらゆる考え得る要素及び方法の組合わせを記載することは不可能であるが、当業者であれば、本発明を更に多くの組合わせで実施したり変形できることは自明である。従って、本発明は、添付の特許請求の趣旨及び範囲から逸脱しない斯かるすべての変更、修正及び変形は本発明に包含されるものである。

本発明の一態様により実現される変換システムを示すブロック図である。 本発明の一態様によるルックアップテーブルをプログラムするのに使用することができるデルタ−シグマ変換の状態を表す図である。 本発明の一態様により実施される２ステージの変換システムを図示するブロック図である。 本発明の一態様によるI−Q成分の分離路を用いて実現される２ステージ変換システムのブロック図である。 本発明の一態様によるルックアップテーブルを生成するのに使用することができる装置の一例を示す図である。 本発明の一態様により実施することができるルックアップテーブルの１例を示す図である。 本発明の一態様による変換システムを組み込んだ通信装置の一部を図示するブロック図である。 本発明の一態様による変換システムを組み込んだ別の通信装置の一部を図示するブロック図である。 本発明の一態様によるルックアップテーブルを生成する方法を示すフローチャートである。

Claims (10)

1. 信号変換システムにおいて、
   デジタルの所定の入力サンプルと、少なくとも１つの前の出力サンプル及び既に生成されたアドレス・データの少なくとも一方とに基づいて、アドレス・データを生成して出力するアドレス生成装置と、
   該生成されたアドレス・データに応答して１組のデジタル出力サンプルを供給するようにプログラムされた記憶装置であって、複数の可能な入力サンプルの各々が複数のデジタル出力サンプルからなる対応する組に関係している記憶装置と、
   デジタル出力サンプルを集合して、デジタル入力サンプル速度とは異なる出力サンプル速度の、集合された出力ストリーム信号を供給するアグリゲータ装置と
   を備えたことを特徴とする信号変換システム。
2. 請求項１記載の信号変換システムにおいて、記憶装置が、所定のデジタル入力サンプルに応答して、デルタ−シグマ変換されたデータを表すＮ個の出力サンプルを供給するようにプログラムされていることを特徴とする変換システム。
3. 請求項１記載の変換システムにおいて、記憶装置が、出力サンプル速度より低い速度で動作することを特徴とする変換システム。
4. 請求項１記載の変換システムにおいて、記憶装置は更に、可能な入力サンプル及び少なくとも１つの出力サンプルの関数として規定されるアドレスデータにより指定される出力データを記憶するようにプログラムされたルックアップテーブルを備え、アドレスデータが、ルックアップテーブルにより表されるデルタ−シグマ変換の状態情報及び出力の少なくとも一方に関連付けられており、該ルックアップテーブルが、所定の入力サンプルに応答して出力ベクトルとして１組の出力サンプルを提供し、これにより、ルックアップテーブルが、該テーブルにより表されるデルタ−シグマ変換に必要とされる速度より低い速度でリアルタイムに動作できるようにしたことを特徴とする変換システム。
5. 請求項４記載の変換システムにおいて、記憶装置は更に、入力サンプル速度でデジタル入力信号を受信し、アドレス生成装置に所定の入力サンプルを提供するバッファ記憶装置であって、該提供される所定の入力サンプルがデジタル入力信号の２つ以上のサンプルを含むように、デジタル入力信号の選択した部分を記憶するバッファ記憶装置を備えていることを特徴とする変換システム。
6. 請求項１記載の変換システムにおいて、記憶装置に記憶されたデータの少なくとも一部が、圧縮データであり、該圧縮データの少なくとも一部がデルタ−シグマ変換によって圧縮されていることを特徴とする変換システム。
7. 請求項１記載の変換システムにおいて、該システムは更に、少なくとも１つのデジタル入力信号を受信し、かつ出力サンプル速度より低い入力サンプル速度で記憶装置へ供給される複数の入力サンプルを画定する、対応する量子化出力データを供給するデルタ−シグマ変換システムを備えていることを特徴とする変換システム。
8. 請求項７記載の変換システムにおいて、量子化出力データは、記憶装置をアドレス指定するために、Ｓ個の入力サンプルに基づいて生成され、該記憶装置がデルタ−シグマ変換器より１／Ｓ倍遅い速度で動作することを特徴とする変換システム。
9. 請求項１記載の変換システムにおいて、該システムはさらに、集合された出力ストリーム信号を、所望の出力速度の関数である中心周波数を有するアナログ信号に変換するアナログ／デジタル変換器を備えていることを特徴とする変換システム。
10. 請求項１記載の変換システムにおいて、該システムは更に、入力サンプルを同相及び直交成分に分離するセパレータを備え、記憶装置が、更に、
    入力サンプルの同相成分に基づいて出力サンプルの同相成分を提供するように指定されたデルタ−シグマ変換された出力を表すルックアップテーブルデータを記憶する第１の記憶装置と、
    入力サンプルの直交成分に基づいて出力サンプルの直交成分を供給するように指定されたデルタ−シグマ変換された出力を表すルックアップテーブルデータを記憶する第２の記憶装置と、
    出力サンプルの同相及び直交成分を集合させて、出力サンプル速度の集合された出力ストリームを提供するアグリゲータ装置
    とを備えていることを特徴とする変換システム。

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