JP2002064383A - Δς変調器 - Google Patents
Δς変調器Info
- Publication number
- JP2002064383A JP2002064383A JP2000248864A JP2000248864A JP2002064383A JP 2002064383 A JP2002064383 A JP 2002064383A JP 2000248864 A JP2000248864 A JP 2000248864A JP 2000248864 A JP2000248864 A JP 2000248864A JP 2002064383 A JP2002064383 A JP 2002064383A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- bit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002401 inhibitory effect Effects 0.000 claims abstract description 39
- 230000010354 integration Effects 0.000 claims abstract description 21
- 230000001934 delay Effects 0.000 claims abstract description 9
- 239000003990 capacitor Substances 0.000 claims description 31
- 238000001514 detection method Methods 0.000 claims description 29
- 238000005070 sampling Methods 0.000 abstract description 10
- 238000006243 chemical reaction Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 241000284466 Antarctothoa delta Species 0.000 description 2
- 102100024522 Bladder cancer-associated protein Human genes 0.000 description 1
- 101150110835 Blcap gene Proteins 0.000 description 1
- 101100493740 Oryza sativa subsp. japonica BC10 gene Proteins 0.000 description 1
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 サンプリング周波数を高くし、かつ１ビット
量子化器の１ビット出力の反転周波数を高くしないよう
にしたΔΣ変調器を提供する。 【解決手段】 アナログ信号とインバータ１４の出力信
号とを加算する加算器１６と、加算器１６の加算出力を
積分する積分回路１０と、該積分出力を量子化し、１ビ
ットのディジタル信号を出力する１ビット量子化器１２
と、該１ビット量子化器の出力信号が反転した際にその
時点から出力されるクロック数が予め設定したＮ（Ｎ≧
２）以内は、前記出力信号が再反転するのを禁止する出
力反転禁止回路２０とを有し、インバータ１４は、出力
反転禁止回路２０から出力されるディジタル信号を１サ
ンプル分、遅延させて入力側に帰還する。
量子化器の１ビット出力の反転周波数を高くしないよう
にしたΔΣ変調器を提供する。 【解決手段】 アナログ信号とインバータ１４の出力信
号とを加算する加算器１６と、加算器１６の加算出力を
積分する積分回路１０と、該積分出力を量子化し、１ビ
ットのディジタル信号を出力する１ビット量子化器１２
と、該１ビット量子化器の出力信号が反転した際にその
時点から出力されるクロック数が予め設定したＮ（Ｎ≧
２）以内は、前記出力信号が再反転するのを禁止する出
力反転禁止回路２０とを有し、インバータ１４は、出力
反転禁止回路２０から出力されるディジタル信号を１サ
ンプル分、遅延させて入力側に帰還する。
Description
【０００１】
【発明の属する技術分野】本発明は、ΔΣ変調器に係
り、特にオーディオ用の電力増幅回路における出力段の
回路に使用するに好適なΔΣ変調器に関する。
り、特にオーディオ用の電力増幅回路における出力段の
回路に使用するに好適なΔΣ変調器に関する。
【０００２】
【従来の技術】オーディオ用の電力増幅器にあっては、
その出力段に電力増幅の高能率化を図るために、ＰＷＭ
変調を行うことにより電力増幅を行うようにしたものが
ある。一方、オーディオ用の電力増幅器の入力段にΔΣ
変調器を用いてその出力によりスイッチングを行うこと
により電力増幅することが考えられる。従来の一般的な
ΔΣ変調器の構成の一例を図７に示す。
その出力段に電力増幅の高能率化を図るために、ＰＷＭ
変調を行うことにより電力増幅を行うようにしたものが
ある。一方、オーディオ用の電力増幅器の入力段にΔΣ
変調器を用いてその出力によりスイッチングを行うこと
により電力増幅することが考えられる。従来の一般的な
ΔΣ変調器の構成の一例を図７に示す。
【０００３】同図において、ΔΣ変調器は、信号入力端
子１１０から入力されるアナログ信号とインバータ６２
の出力との加算値を積分する積分器６０と、積分器６０
の積分出力をクロック周波数ｆCLKに同期して基準電圧
と比較することにより量子化し、１ビットのディジタル
信号を出力するクロックト・コンパレータ６１と、クロ
ックト・コンパレータ６１の出力を１サンプル分、遅延
させて入力側に帰還する遅延回路として機能するインバ
ータ６２と、インバータ６２の出力と信号入力端子１１
０から入力されるアナログ信号とを加算する加算回路６
３とを有している。クロックト・コンパレータ６１の出
力が１ビットのディジタル信号である。
子１１０から入力されるアナログ信号とインバータ６２
の出力との加算値を積分する積分器６０と、積分器６０
の積分出力をクロック周波数ｆCLKに同期して基準電圧
と比較することにより量子化し、１ビットのディジタル
信号を出力するクロックト・コンパレータ６１と、クロ
ックト・コンパレータ６１の出力を１サンプル分、遅延
させて入力側に帰還する遅延回路として機能するインバ
ータ６２と、インバータ６２の出力と信号入力端子１１
０から入力されるアナログ信号とを加算する加算回路６
３とを有している。クロックト・コンパレータ６１の出
力が１ビットのディジタル信号である。
【０００４】上記構成からなる従来のΔΣ変調器では、
入力されるアナログ信号をＡ／Ｄ変換する際に、図８に
示すように、クロックト・コンパレータ６１の比較結果
に応じてクロック周波数ｆCLKのパルス幅単位で「０」
または「１」のレベルの信号を離散的に出力するように
ディジタル信号が出力される。ここで、クロックト・コ
ンパレータ６１に入力されるクロック周波数ｆCLKは固
定されているために、高精度のＡ／Ｄ変換を行うために
は、オーバサンプリングを行う必要があり、それ故、ク
ロック周波数を高くする必要がある。
入力されるアナログ信号をＡ／Ｄ変換する際に、図８に
示すように、クロックト・コンパレータ６１の比較結果
に応じてクロック周波数ｆCLKのパルス幅単位で「０」
または「１」のレベルの信号を離散的に出力するように
ディジタル信号が出力される。ここで、クロックト・コ
ンパレータ６１に入力されるクロック周波数ｆCLKは固
定されているために、高精度のＡ／Ｄ変換を行うために
は、オーバサンプリングを行う必要があり、それ故、ク
ロック周波数を高くする必要がある。
【０００５】
【発明が解決しようとする課題】上記構成のΔΣ変調器
を用いて例えば、サンプリング周波数ｆｓを４８ＫHzと
するディジタル信号を出力する場合に、高精度でＡ／Ｄ
変換を行うためにはクロック周波数ｆCLKを通常６４ｆ
ｓ程度、すなわち、３ＭHz程度にする必要がある。そし
て、ΔΣ変調器をクロック周波数ｆCLKで動作させる場
合、クロックト・コンパレータ６１から出力される１ビ
ット出力の最大反転周波数は、１／２・ｆCLKとなる。
ここで、最大反転周波数とは、クロックト・コンパレー
タ６１の出力が反転する周期の逆数の最大値をいう。
を用いて例えば、サンプリング周波数ｆｓを４８ＫHzと
するディジタル信号を出力する場合に、高精度でＡ／Ｄ
変換を行うためにはクロック周波数ｆCLKを通常６４ｆ
ｓ程度、すなわち、３ＭHz程度にする必要がある。そし
て、ΔΣ変調器をクロック周波数ｆCLKで動作させる場
合、クロックト・コンパレータ６１から出力される１ビ
ット出力の最大反転周波数は、１／２・ｆCLKとなる。
ここで、最大反転周波数とは、クロックト・コンパレー
タ６１の出力が反転する周期の逆数の最大値をいう。
【０００６】この１ビット出力で大電力のスイッチング
を行う場合に、最大反転周波数が高いと、スイッチング
ロスが大きくなり、スイッチング素子の発熱が問題とな
り、また電波の放射が発生するという問題も有る。した
がって、オーディオ用の電力増幅器にΔΣ変調器を使用
するより、ＰＷＭ変調により電力増幅を行う方が合理的
であると言える。
を行う場合に、最大反転周波数が高いと、スイッチング
ロスが大きくなり、スイッチング素子の発熱が問題とな
り、また電波の放射が発生するという問題も有る。した
がって、オーディオ用の電力増幅器にΔΣ変調器を使用
するより、ＰＷＭ変調により電力増幅を行う方が合理的
であると言える。
【０００７】しかしながら、システム全体をディジタル
信号だけで処理しようとする場合に、オーディオ信号を
電力増幅器で電力増幅する際に、一旦、Ｄ／Ａ変換し
て、ＰＷＭ変調するのは処理が複雑になるという問題が
有る。本発明はこのような事情に鑑みてなされたもので
あり、Ａ／Ｄ変換するにあたって、サンプリング周波数
を高くし、かつ１ビット量子化器としてのクロックト・
コンパレータにおける１ビット出力の反転周波数を高く
しないようにしたΔΣ変調器を提供することを目的とす
る。
信号だけで処理しようとする場合に、オーディオ信号を
電力増幅器で電力増幅する際に、一旦、Ｄ／Ａ変換し
て、ＰＷＭ変調するのは処理が複雑になるという問題が
有る。本発明はこのような事情に鑑みてなされたもので
あり、Ａ／Ｄ変換するにあたって、サンプリング周波数
を高くし、かつ１ビット量子化器としてのクロックト・
コンパレータにおける１ビット出力の反転周波数を高く
しないようにしたΔΣ変調器を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、信号を積分する積分回路
と、該積分回路の積分出力を量子化し、１ビットのディ
ジタル信号を出力する１ビット量子化器と、該１ビット
量子化器から出力される１ビットのディジタル信号を１
サンプル分、遅延させて入力側に帰還する遅延回路と、
該遅延回路の出力と信号入力端子から入力されるアナロ
グ信号とを加算し、該加算出力を前記積分回路に入力す
る加算器とを有するΔΣ変調器において、前記１ビット
量子化器の出力信号が反転した際にその時点から出力さ
れるクロック数が予め設定したＮ（Ｎ≧２）以内は、前
記出力信号が再反転するのを禁止する機能を有する出力
反転禁止回路を、前記１ビット量子化器の出力端とディ
ジタル信号出力端との間に設け、前記出力反転禁止回路
の出力を前記遅延回路の入力端および前記ディジタル信
号出力端へ接続することを特徴とする。
に請求項１に記載の発明は、信号を積分する積分回路
と、該積分回路の積分出力を量子化し、１ビットのディ
ジタル信号を出力する１ビット量子化器と、該１ビット
量子化器から出力される１ビットのディジタル信号を１
サンプル分、遅延させて入力側に帰還する遅延回路と、
該遅延回路の出力と信号入力端子から入力されるアナロ
グ信号とを加算し、該加算出力を前記積分回路に入力す
る加算器とを有するΔΣ変調器において、前記１ビット
量子化器の出力信号が反転した際にその時点から出力さ
れるクロック数が予め設定したＮ（Ｎ≧２）以内は、前
記出力信号が再反転するのを禁止する機能を有する出力
反転禁止回路を、前記１ビット量子化器の出力端とディ
ジタル信号出力端との間に設け、前記出力反転禁止回路
の出力を前記遅延回路の入力端および前記ディジタル信
号出力端へ接続することを特徴とする。
【０００９】請求項１に記載のΔΣ変調器では、信号入
力端子から入力されるアナログ信号が積分回路により積
分され、該積分回路の積分出力が１ビット量子化器によ
り量子化され、１ビットのディジタル信号が出力され
る。前記１ビット量子化器の出力側に設けられた出力反
転禁止回路により、前記１ビット量子化器の出力信号が
反転した際にその時点から出力されるクロック数が予め
設定したＮ（Ｎ≧２）以内は、前記出力信号が再反転す
るのを禁止される。この出力反転禁止回路の出力が信号
出力端子に出力され、また遅延回路で１サンプル分、遅
延させられ、入力側に帰還される。
力端子から入力されるアナログ信号が積分回路により積
分され、該積分回路の積分出力が１ビット量子化器によ
り量子化され、１ビットのディジタル信号が出力され
る。前記１ビット量子化器の出力側に設けられた出力反
転禁止回路により、前記１ビット量子化器の出力信号が
反転した際にその時点から出力されるクロック数が予め
設定したＮ（Ｎ≧２）以内は、前記出力信号が再反転す
るのを禁止される。この出力反転禁止回路の出力が信号
出力端子に出力され、また遅延回路で１サンプル分、遅
延させられ、入力側に帰還される。
【００１０】また、請求項２に記載の発明は、信号を積
分するスイッチト・キャパシタ積分器と、該スイッチト・
キャパシタ積分器の積分出力を量子化し、１ビットのデ
ィジタル信号を出力する１ビット量子化器と、該１ビッ
ト量子化器から出力される１ビットのディジタル信号を
１サンプル分、遅延させて入力側に帰還する遅延回路
と、該遅延回路の出力と信号入力端子から入力されるア
ナログ信号とを加算し、該加算出力を前記積分回路に入
力する加算器とを有するΔΣ変調器において、前記１ビ
ット量子化器の出力信号が反転した際にその時点から出
力されるクロック数が予め設定したＮ（Ｎ≧２）以内
は、前記出力信号が再反転するのを禁止する機能を有す
る出力反転禁止回路を前記１ビット量子化器の出力端と
前記遅延回路の入力端との間に設けたことを特徴とす
る。
分するスイッチト・キャパシタ積分器と、該スイッチト・
キャパシタ積分器の積分出力を量子化し、１ビットのデ
ィジタル信号を出力する１ビット量子化器と、該１ビッ
ト量子化器から出力される１ビットのディジタル信号を
１サンプル分、遅延させて入力側に帰還する遅延回路
と、該遅延回路の出力と信号入力端子から入力されるア
ナログ信号とを加算し、該加算出力を前記積分回路に入
力する加算器とを有するΔΣ変調器において、前記１ビ
ット量子化器の出力信号が反転した際にその時点から出
力されるクロック数が予め設定したＮ（Ｎ≧２）以内
は、前記出力信号が再反転するのを禁止する機能を有す
る出力反転禁止回路を前記１ビット量子化器の出力端と
前記遅延回路の入力端との間に設けたことを特徴とす
る。
【００１１】請求項２に記載のΔΣ変調器では、アナロ
グ信号が入力される信号入力端子に入力端が接続された
スイッチト・キャパシタ積分器により前記アナログ信号
が積分され、該スイッチト・キャパシタ積分器の積分出
力が１ビット量子化器により量子化され、１ビットのデ
ィジタル信号が出力される。前記１ビット量子化器の出
力側に設けられた出力反転禁止回路により、前記１ビッ
ト量子化器の出力信号が反転した際にその時点から出力
されるクロック数が予め設定したＮ（Ｎ≧２）以内は、
前記出力信号が再反転するのを禁止される。この出力反
転禁止回路の出力が信号出力端子に出力され、また遅延
回路で１サンプル分、遅延させられ、入力側に帰還され
る。
グ信号が入力される信号入力端子に入力端が接続された
スイッチト・キャパシタ積分器により前記アナログ信号
が積分され、該スイッチト・キャパシタ積分器の積分出
力が１ビット量子化器により量子化され、１ビットのデ
ィジタル信号が出力される。前記１ビット量子化器の出
力側に設けられた出力反転禁止回路により、前記１ビッ
ト量子化器の出力信号が反転した際にその時点から出力
されるクロック数が予め設定したＮ（Ｎ≧２）以内は、
前記出力信号が再反転するのを禁止される。この出力反
転禁止回路の出力が信号出力端子に出力され、また遅延
回路で１サンプル分、遅延させられ、入力側に帰還され
る。
【００１２】また、請求項３に記載の発明は、請求項１
または２のいずれかに記載のΔΣ変調器において、前記
出力反転禁止回路は、前記１ビット量子化器の出力を入
力信号として一時的に保持するラッチ回路と、前記ラッ
チ回路の出力の変化状態を検出し、前記ラッチ回路の出
力が変化した場合にリセット信号を出力する出力状態検
出回路と、前記リセット信号によりリセットされ計数値
が前記設定されたクロック数Ｎに達した時点で、前記ラ
ッチ回路に入力された前記１ビット量子化器の出力をそ
のまま出力するように前記ラッチ回路を制御する制御信
号を前記ラッチ回路の制御端子に出力する計数回路とを
有することを特徴とする。
または２のいずれかに記載のΔΣ変調器において、前記
出力反転禁止回路は、前記１ビット量子化器の出力を入
力信号として一時的に保持するラッチ回路と、前記ラッ
チ回路の出力の変化状態を検出し、前記ラッチ回路の出
力が変化した場合にリセット信号を出力する出力状態検
出回路と、前記リセット信号によりリセットされ計数値
が前記設定されたクロック数Ｎに達した時点で、前記ラ
ッチ回路に入力された前記１ビット量子化器の出力をそ
のまま出力するように前記ラッチ回路を制御する制御信
号を前記ラッチ回路の制御端子に出力する計数回路とを
有することを特徴とする。
【００１３】請求項３に記載のΔΣ変調器では、ラッチ
回路により、前記１ビット量子化器の出力が入力信号と
して一時的に保持され、前記ラッチ回路の出力の変化状
態を検出する出力状態検出回路により、前記ラッチ回路
の出力が変化した場合にリセット信号が出力される。前
記リセット信号によりリセットされ計数値が前記設定さ
れたクロック数Ｎに達した時点で、前記ラッチ回路に入
力された前記１ビット量子化器の出力をそのまま出力す
るように前記ラッチ回路を制御する制御信号が計数回路
により前記ラッチ回路の制御端子に出力される。
回路により、前記１ビット量子化器の出力が入力信号と
して一時的に保持され、前記ラッチ回路の出力の変化状
態を検出する出力状態検出回路により、前記ラッチ回路
の出力が変化した場合にリセット信号が出力される。前
記リセット信号によりリセットされ計数値が前記設定さ
れたクロック数Ｎに達した時点で、前記ラッチ回路に入
力された前記１ビット量子化器の出力をそのまま出力す
るように前記ラッチ回路を制御する制御信号が計数回路
により前記ラッチ回路の制御端子に出力される。
【００１４】また、請求項４に記載の発明は、請求項１
または２のいずれかに記載のΔΣ変調器において、前記
出力反転禁止回路は、前記１ビット量子化器の出力を入
力信号として一時的に保持するラッチ回路と、前記ラッ
チ回路の出力の変化状態を検出し、前記ラッチ回路の出
力が変化した場合に前記ラッチ回路の出力が変化したこ
とを示す状態検出信号を出力する出力状態検出回路と、
前記状態検出信号が入力され、クロックが入力される毎
に、１ビットづつ入力データをシフトさせる（Ｎ−１）
ビットのシフトレジスタと、前記シフトレジスタの各ビ
ットの出力の論理演算を行う論理回路とを有し、前記論
理回路は、前記状態検出信号が前記シフトレジスタに入
力された時点から前記シフトレジスタに前記設定された
クロック数Ｎだけ出力された時点で、前記ラッチ回路に
入力された前記１ビット量子化器の出力をそのまま出力
するように前記ラッチ回路を制御する制御信号を前記ラ
ッチ回路の制御端子に出力することを特徴とする。
または２のいずれかに記載のΔΣ変調器において、前記
出力反転禁止回路は、前記１ビット量子化器の出力を入
力信号として一時的に保持するラッチ回路と、前記ラッ
チ回路の出力の変化状態を検出し、前記ラッチ回路の出
力が変化した場合に前記ラッチ回路の出力が変化したこ
とを示す状態検出信号を出力する出力状態検出回路と、
前記状態検出信号が入力され、クロックが入力される毎
に、１ビットづつ入力データをシフトさせる（Ｎ−１）
ビットのシフトレジスタと、前記シフトレジスタの各ビ
ットの出力の論理演算を行う論理回路とを有し、前記論
理回路は、前記状態検出信号が前記シフトレジスタに入
力された時点から前記シフトレジスタに前記設定された
クロック数Ｎだけ出力された時点で、前記ラッチ回路に
入力された前記１ビット量子化器の出力をそのまま出力
するように前記ラッチ回路を制御する制御信号を前記ラ
ッチ回路の制御端子に出力することを特徴とする。
【００１５】請求項４に記載のΔΣ変調器では、 ラッ
チ回路により、前記１ビット量子化器の出力が入力信号
として一時的に保持され、前記ラッチ回路の出力の変化
状態を検出する出力状態検出回路により、前記ラッチ回
路の出力が変化した場合に前記ラッチ回路の出力が変化
したことを示す状態検出信号が出力される。前記状態検
出信号が入力される（Ｎ−１）ビットのシフトレジスタ
により、クロックが入力される毎に、１ビットづつ入力
データがシフトさせられ、論理回路により前記シフトレ
ジスタの各ビットにおける出力の論理演算が行われる。
チ回路により、前記１ビット量子化器の出力が入力信号
として一時的に保持され、前記ラッチ回路の出力の変化
状態を検出する出力状態検出回路により、前記ラッチ回
路の出力が変化した場合に前記ラッチ回路の出力が変化
したことを示す状態検出信号が出力される。前記状態検
出信号が入力される（Ｎ−１）ビットのシフトレジスタ
により、クロックが入力される毎に、１ビットづつ入力
データがシフトさせられ、論理回路により前記シフトレ
ジスタの各ビットにおける出力の論理演算が行われる。
【００１６】前記論理回路により、前記状態検出信号が
前記シフトレジスタに入力された時点から前記シフトレ
ジスタに前記設定されたクロック数Ｎだけ出力された時
点で、前記ラッチ回路に入力された前記１ビット量子化
器の出力をそのまま出力するように前記ラッチ回路を制
御する制御信号が前記ラッチ回路の制御端子に出力され
る。
前記シフトレジスタに入力された時点から前記シフトレ
ジスタに前記設定されたクロック数Ｎだけ出力された時
点で、前記ラッチ回路に入力された前記１ビット量子化
器の出力をそのまま出力するように前記ラッチ回路を制
御する制御信号が前記ラッチ回路の制御端子に出力され
る。
【００１７】請求項１、３、４に記載のΔΣ変調器によ
れば、信号を積分する積分回路と、該積分回路の積分出
力を量子化し、１ビットのディジタル信号を出力する１
ビット量子化器と、該１ビット量子化器から出力される
１ビットのディジタル信号を１サンプル分、遅延させて
入力側に帰還する遅延回路と、該遅延回路の出力と信号
入力端子から入力されるアナログ信号とを加算し、該加
算出力を前記積分回路に入力する加算器とを有するΔΣ
変調器において、前記１ビット量子化器の出力信号が反
転した際にその時点から出力されるクロック数が予め設
定したＮ（Ｎ≧２）以内は、前記出力信号が再反転する
のを禁止する機能を有する出力反転禁止回路を、前記１
ビット量子化器の出力端とディジタル信号出力端との間
に設け、前記出力反転禁止回路の出力を前記遅延回路の
入力端および前記ディジタル信号出力端へ接続するよう
にしたので、Ａ／Ｄ変換するにあたって、サンプリング
周波数を高くし、かつ１ビット量子化器としてのクロッ
クト・コンパレータの１ビット出力の反転周波数を高く
しないようにすることができる。
れば、信号を積分する積分回路と、該積分回路の積分出
力を量子化し、１ビットのディジタル信号を出力する１
ビット量子化器と、該１ビット量子化器から出力される
１ビットのディジタル信号を１サンプル分、遅延させて
入力側に帰還する遅延回路と、該遅延回路の出力と信号
入力端子から入力されるアナログ信号とを加算し、該加
算出力を前記積分回路に入力する加算器とを有するΔΣ
変調器において、前記１ビット量子化器の出力信号が反
転した際にその時点から出力されるクロック数が予め設
定したＮ（Ｎ≧２）以内は、前記出力信号が再反転する
のを禁止する機能を有する出力反転禁止回路を、前記１
ビット量子化器の出力端とディジタル信号出力端との間
に設け、前記出力反転禁止回路の出力を前記遅延回路の
入力端および前記ディジタル信号出力端へ接続するよう
にしたので、Ａ／Ｄ変換するにあたって、サンプリング
周波数を高くし、かつ１ビット量子化器としてのクロッ
クト・コンパレータの１ビット出力の反転周波数を高く
しないようにすることができる。
【００１８】請求項２、３、４に記載のΔΣ変調器によ
れば、信号を積分するスイッチト・キャパシタ積分器
と、該スイッチト・キャパシタ積分器の積分出力を量子
化し、１ビットのディジタル信号を出力する１ビット量
子化器と、該１ビット量子化器から出力される１ビット
のディジタル信号を１サンプル分、遅延させて入力側に
帰還する遅延回路と、該遅延回路の出力と信号入力端子
から入力されるアナログ信号とを加算し、該加算出力を
前記積分回路に入力する加算器とを有するΔΣ変調器に
おいて、前記１ビット量子化器の出力信号が反転した際
にその時点から出力されるクロック数が予め設定したＮ
（Ｎ≧２）以内は、前記出力信号が再反転するのを禁止
する機能を有する出力反転禁止回路を前記１ビット量子
化器の出力端と前記遅延回路の入力端との間に設けたの
で、Ａ／Ｄ変換するにあたって、サンプリング周波数を
高くし、かつ１ビット量子化器としてのクロックト・コ
ンパレータの１ビット出力の反転周波数を高くしないよ
うにすることができる。
れば、信号を積分するスイッチト・キャパシタ積分器
と、該スイッチト・キャパシタ積分器の積分出力を量子
化し、１ビットのディジタル信号を出力する１ビット量
子化器と、該１ビット量子化器から出力される１ビット
のディジタル信号を１サンプル分、遅延させて入力側に
帰還する遅延回路と、該遅延回路の出力と信号入力端子
から入力されるアナログ信号とを加算し、該加算出力を
前記積分回路に入力する加算器とを有するΔΣ変調器に
おいて、前記１ビット量子化器の出力信号が反転した際
にその時点から出力されるクロック数が予め設定したＮ
（Ｎ≧２）以内は、前記出力信号が再反転するのを禁止
する機能を有する出力反転禁止回路を前記１ビット量子
化器の出力端と前記遅延回路の入力端との間に設けたの
で、Ａ／Ｄ変換するにあたって、サンプリング周波数を
高くし、かつ１ビット量子化器としてのクロックト・コ
ンパレータの１ビット出力の反転周波数を高くしないよ
うにすることができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。本発明の第１の実施の形態
に係るΔΣ変調器の構成を図１に示す。同図において、
本実施の形態に係るΔΣ変調器は、信号入力端子１００
から入力されるアナログ信号と遅延回路として機能する
インバータ１４の出力信号とを加算する加算器１６と、
加算器１６の加算出力を積分する積分回路１０と、積分
回路１０の積分出力を量子化し、１ビットのディジタル
信号を出力する１ビット量子化器１２と、１ビット量子
化器１２の出力信号の再反転を所定期間、禁止する機能
を有する出力反転禁止回路２０とを有している。インバ
ータ１４は、出力反転禁止回路２０から出力される１ビ
ットのディジタル信号を１サンプル分、遅延させて入力
側に、すなわち加算器１６に符号を反転させて入力する
ように帰還する。
を参照して詳細に説明する。本発明の第１の実施の形態
に係るΔΣ変調器の構成を図１に示す。同図において、
本実施の形態に係るΔΣ変調器は、信号入力端子１００
から入力されるアナログ信号と遅延回路として機能する
インバータ１４の出力信号とを加算する加算器１６と、
加算器１６の加算出力を積分する積分回路１０と、積分
回路１０の積分出力を量子化し、１ビットのディジタル
信号を出力する１ビット量子化器１２と、１ビット量子
化器１２の出力信号の再反転を所定期間、禁止する機能
を有する出力反転禁止回路２０とを有している。インバ
ータ１４は、出力反転禁止回路２０から出力される１ビ
ットのディジタル信号を１サンプル分、遅延させて入力
側に、すなわち加算器１６に符号を反転させて入力する
ように帰還する。
【００２０】出力反転禁止回路２０は、１ビット量子化
器１２の出力信号が反転した際にその時点から出力され
るクロック数が予め設定したＮ（Ｎ≧２）以内は、１ビ
ット量子化器１２の出力信号が再反転するのを禁止する
機能を有している。積分回路１０は、演算増幅器１１０
と、積分用コンデンサＣ１、Ｃ２、抵抗Ｒ４から構成さ
れている。
器１２の出力信号が反転した際にその時点から出力され
るクロック数が予め設定したＮ（Ｎ≧２）以内は、１ビ
ット量子化器１２の出力信号が再反転するのを禁止する
機能を有している。積分回路１０は、演算増幅器１１０
と、積分用コンデンサＣ１、Ｃ２、抵抗Ｒ４から構成さ
れている。
【００２１】また、１ビット量子化器１２は、コンパレ
ータ１２１と、ラッチ回路１２２とからなるクロックト
・コンパレータにより構成されている。ここで、ラッチ
回路１２２に入力されるクロックは、本実施の形態で
は、例えば、本ΔΣ変調器の後段に接続されるデシメー
ション回路でマルチビットディジタル信号に変換される
ディジタル信号のサンプリング周波数ｆｓを４８ＫHzと
して、クロック周波数ｆCLKは、約６ＭHz（１２８ｆ
ｓ）であるとする。１０１は信号出力端子であり、Ｒ
２、Ｒ３は信号レベル調整用の抵抗であり、抵抗Ｒ１、
コンデンサＣ３は、ノイズを除去するためのフィルタを
構成している。
ータ１２１と、ラッチ回路１２２とからなるクロックト
・コンパレータにより構成されている。ここで、ラッチ
回路１２２に入力されるクロックは、本実施の形態で
は、例えば、本ΔΣ変調器の後段に接続されるデシメー
ション回路でマルチビットディジタル信号に変換される
ディジタル信号のサンプリング周波数ｆｓを４８ＫHzと
して、クロック周波数ｆCLKは、約６ＭHz（１２８ｆ
ｓ）であるとする。１０１は信号出力端子であり、Ｒ
２、Ｒ３は信号レベル調整用の抵抗であり、抵抗Ｒ１、
コンデンサＣ３は、ノイズを除去するためのフィルタを
構成している。
【００２２】上記構成において、信号入力端子１００か
ら入力されるアナログ信号は、抵抗Ｒ１、コンデンサＣ
３よりなるフィルタによりノイズ成分が除去され、加算
器１６に入力される。加算器１６では上記アナログ信号
と１サンプル前の１ビットの極性を反転したディジタル
信号とを加算し、積分回路１０に出力する。積分回路１
０では、入力された加算回路１６の出力を積分し、１ビ
ット量子化器１２内のコンパレータ１２１における非反
転入力端子に出力する。
ら入力されるアナログ信号は、抵抗Ｒ１、コンデンサＣ
３よりなるフィルタによりノイズ成分が除去され、加算
器１６に入力される。加算器１６では上記アナログ信号
と１サンプル前の１ビットの極性を反転したディジタル
信号とを加算し、積分回路１０に出力する。積分回路１
０では、入力された加算回路１６の出力を積分し、１ビ
ット量子化器１２内のコンパレータ１２１における非反
転入力端子に出力する。
【００２３】１ビット量子化器１２では、積分回路１０
の積分出力を量子化し、クロックに同期して１ビットの
ディジタル信号に変換する。すなわち、コンパレータ１
２１では、積分回路１０の積分出力と予め設定されてい
る基準電圧ＶREFとを比較し、積分回路１０の出力レベ
ルが、基準電圧ＶREF以上である場合には「１」、基準
電圧ＶREF未満である場合には、「０」の２値信号をラ
ッチ回路１２２のデータ端子ＤＡＴに出力する。ラッチ
回路１２２では、クロック端子ＣＫに入力されるクロッ
クパルスＣＬＫに同期してデータ端子ＤＡＴに入力され
る１ビットのデータをラッチする。ラッチされた１ビッ
トのデータは、次のクロックが入力されるまで保持さ
れ、出力端子ＯＵＴより出力反転禁止回路２０に出力さ
れる。
の積分出力を量子化し、クロックに同期して１ビットの
ディジタル信号に変換する。すなわち、コンパレータ１
２１では、積分回路１０の積分出力と予め設定されてい
る基準電圧ＶREFとを比較し、積分回路１０の出力レベ
ルが、基準電圧ＶREF以上である場合には「１」、基準
電圧ＶREF未満である場合には、「０」の２値信号をラ
ッチ回路１２２のデータ端子ＤＡＴに出力する。ラッチ
回路１２２では、クロック端子ＣＫに入力されるクロッ
クパルスＣＬＫに同期してデータ端子ＤＡＴに入力され
る１ビットのデータをラッチする。ラッチされた１ビッ
トのデータは、次のクロックが入力されるまで保持さ
れ、出力端子ＯＵＴより出力反転禁止回路２０に出力さ
れる。
【００２４】出力反転禁止回路２０から出力される１ビ
ットのディジタル信号はインバータ１４により、１サン
プル分、遅延させられ、かつ極性が反転されてΔΣ変調
器の入力側の加算回路１６に帰還される。加算器１６で
はインバータ１４の出力と信号入力端子１００から入力
されるアナログ信号とが加算され、該加算出力が積分回
路１０に入力される。
ットのディジタル信号はインバータ１４により、１サン
プル分、遅延させられ、かつ極性が反転されてΔΣ変調
器の入力側の加算回路１６に帰還される。加算器１６で
はインバータ１４の出力と信号入力端子１００から入力
されるアナログ信号とが加算され、該加算出力が積分回
路１０に入力される。
【００２５】一方、１ビット量子化器１２の出力側に設
けられた出力反転禁止回路２０は、１ビット量子化器１
２の出力信号が反転した際にその時点から出力されるク
ロック数が予め設定したＮ（Ｎ≧２）以内は、１ビット
量子化器１２の出力信号、すなわちΔΣ変調器の出力信
号が再反転するのを禁止する。次に、出力反転禁止回路
２０の具体的構成及び動作を図２及び図３を参照して説
明する。図２は出力反転禁止回路２０の具体的構成を示
し、図３は出力反転禁止回路２０の動作状態を示すタイ
ミングチャートである。
けられた出力反転禁止回路２０は、１ビット量子化器１
２の出力信号が反転した際にその時点から出力されるク
ロック数が予め設定したＮ（Ｎ≧２）以内は、１ビット
量子化器１２の出力信号、すなわちΔΣ変調器の出力信
号が再反転するのを禁止する。次に、出力反転禁止回路
２０の具体的構成及び動作を図２及び図３を参照して説
明する。図２は出力反転禁止回路２０の具体的構成を示
し、図３は出力反転禁止回路２０の動作状態を示すタイ
ミングチャートである。
【００２６】図２において、出力反転禁止回路２０は、
１ビット量子化器１２の出力、すなわちラッチ回路１２
２の出力を入力信号としてクロックＣＬＫに同期して一
時的に保持するラッチ回路２００と、ラッチ回路２００
の出力の変化状態を検出する出力状態検出回路２０２
と、クロックＣＬＫに同期して計数する計数回路２０３
と、計数回路２０３の起動、停止を行うインバータ２０
４とを有している。
１ビット量子化器１２の出力、すなわちラッチ回路１２
２の出力を入力信号としてクロックＣＬＫに同期して一
時的に保持するラッチ回路２００と、ラッチ回路２００
の出力の変化状態を検出する出力状態検出回路２０２
と、クロックＣＬＫに同期して計数する計数回路２０３
と、計数回路２０３の起動、停止を行うインバータ２０
４とを有している。
【００２７】出力状態検出回路２０２は、ラッチ回路２
００の出力する１ビットデータをクロックＣＬＫに同期
して一時的に保持するラッチ回路２０２Ａと、ラッチ回
路２００の出力とラッチ回路２０２Ａの出力との排他的
論理和演算を行う排他的論理和回路２０２Ｂとから構成
されている。出力状態検出回路２０２はラッチ回路２０
０の出力が変化した場合にリセット信号を計数回路２０
３のリセット端子Ｒに出力する。
００の出力する１ビットデータをクロックＣＬＫに同期
して一時的に保持するラッチ回路２０２Ａと、ラッチ回
路２００の出力とラッチ回路２０２Ａの出力との排他的
論理和演算を行う排他的論理和回路２０２Ｂとから構成
されている。出力状態検出回路２０２はラッチ回路２０
０の出力が変化した場合にリセット信号を計数回路２０
３のリセット端子Ｒに出力する。
【００２８】計数回路（ＣＮＴ）２０３は、３ビットの
計数回路であり、出力状態検出回路２０２から出力され
るリセット信号によりリセットされ計数値が予め設定さ
れたクロック数Ｎ（Ｎ≧２）に達した時点で、ラッチ回
路２００に入力された１ビット量子化器１２の出力をそ
のまま出力するようにラッチ回路２００を制御する制御
信号をラッチ回路２００の制御端子Ｇに出力する。ラッ
チ回路２００の制御端子Ｇにローレベルの信号が入力さ
れている状態ではラッチ回路２００の出力端子Ｑにおけ
る出力に変化がなく、すなわちデータが保持されたまま
の状態にあり、制御端子Ｇにハイレベルの信号が入力さ
れると、ラッチ回路２００の入力端子Ｄに入力されたデ
ータがそのまま出力端子Ｑに出力されるようになってい
る。
計数回路であり、出力状態検出回路２０２から出力され
るリセット信号によりリセットされ計数値が予め設定さ
れたクロック数Ｎ（Ｎ≧２）に達した時点で、ラッチ回
路２００に入力された１ビット量子化器１２の出力をそ
のまま出力するようにラッチ回路２００を制御する制御
信号をラッチ回路２００の制御端子Ｇに出力する。ラッ
チ回路２００の制御端子Ｇにローレベルの信号が入力さ
れている状態ではラッチ回路２００の出力端子Ｑにおけ
る出力に変化がなく、すなわちデータが保持されたまま
の状態にあり、制御端子Ｇにハイレベルの信号が入力さ
れると、ラッチ回路２００の入力端子Ｄに入力されたデ
ータがそのまま出力端子Ｑに出力されるようになってい
る。
【００２９】次に、上記構成からなる出力反転禁止回路
２０の動作を図３のタイミングチャートを参照して説明
する。出力反転禁止回路２０が、１ビット量子化器１２
の出力信号が反転した際にその時点から１ビット量子化
器１２の出力信号が再反転するのを禁止する期間を規定
するクロック（ＣＬＫ）数Ｎは、本発明の実施の形態で
は、例えばＮ＝５として説明する。また、図３におい
て、図３（Ａ）はクロックＣＬＫの出力タイミングを示
し、図３（Ｂ−１）、（Ｃ−１）、（Ｄ−１）、（Ｅ−
１）は、１ビット量子化器１２の出力、すなわち出力反
転禁止回路２０の入力信号を示し、図３（Ｂ−２）、
（Ｃ−２）、（Ｄ−２）、（Ｅ−２）は、出力反転禁止
回路２０の出力信号を示している。
２０の動作を図３のタイミングチャートを参照して説明
する。出力反転禁止回路２０が、１ビット量子化器１２
の出力信号が反転した際にその時点から１ビット量子化
器１２の出力信号が再反転するのを禁止する期間を規定
するクロック（ＣＬＫ）数Ｎは、本発明の実施の形態で
は、例えばＮ＝５として説明する。また、図３におい
て、図３（Ａ）はクロックＣＬＫの出力タイミングを示
し、図３（Ｂ−１）、（Ｃ−１）、（Ｄ−１）、（Ｅ−
１）は、１ビット量子化器１２の出力、すなわち出力反
転禁止回路２０の入力信号を示し、図３（Ｂ−２）、
（Ｃ−２）、（Ｄ−２）、（Ｅ−２）は、出力反転禁止
回路２０の出力信号を示している。
【００３０】また、図３において、「Ｉｎｈ」は、１ビ
ット量子化器１２の出力信号が反転した後、再反転する
のを禁止される期間を示しており、「Ｒ」はリセットの
タイミング、各数字（１、２、３、４）は計数回路２０
３がリセットされてから計数されるクロックパルスの個
数を示している。図３（Ｂ−１）は、１ビット量子化器
１２の出力信号、すなわちラッチ回路１２２から出力さ
れる信号がクロックパルス単位で５個以上、論理「１」
または論理「０」が連続する状態を示している。
ット量子化器１２の出力信号が反転した後、再反転する
のを禁止される期間を示しており、「Ｒ」はリセットの
タイミング、各数字（１、２、３、４）は計数回路２０
３がリセットされてから計数されるクロックパルスの個
数を示している。図３（Ｂ−１）は、１ビット量子化器
１２の出力信号、すなわちラッチ回路１２２から出力さ
れる信号がクロックパルス単位で５個以上、論理「１」
または論理「０」が連続する状態を示している。
【００３１】この場合における出力反転禁止回路２０の
出力信号は図３（Ｂ−１）に示すようになる。すなわ
ち、時刻ｔ１でラッチ回路２００の出力が反転し、この
結果、ラッチ回路２００の出力端子Ｑから出力される信
号と、出力が反転するまでのラッチ回路２００の出力状
態を保持しているラッチ回路２０２Ａの出力との排他的
論理和が排他的論理和回路２０２Ｂにより演算され、２
つの入力が不一致であるので排他的論理和回路２０２Ｂ
からリセット信号（ハイレベル）が計数回路２０３のリ
セット端子Ｒに出力される。この結果、計数回路２０３
では、計数内容がクリアされ、このとき計数出力端子Ｑ
２から出力されるローレベルの信号はインバータ２０４
で反転され、トリガー端子Ｔにハイレベルの信号が入力
されるので、計数動作が開始される。
出力信号は図３（Ｂ−１）に示すようになる。すなわ
ち、時刻ｔ１でラッチ回路２００の出力が反転し、この
結果、ラッチ回路２００の出力端子Ｑから出力される信
号と、出力が反転するまでのラッチ回路２００の出力状
態を保持しているラッチ回路２０２Ａの出力との排他的
論理和が排他的論理和回路２０２Ｂにより演算され、２
つの入力が不一致であるので排他的論理和回路２０２Ｂ
からリセット信号（ハイレベル）が計数回路２０３のリ
セット端子Ｒに出力される。この結果、計数回路２０３
では、計数内容がクリアされ、このとき計数出力端子Ｑ
２から出力されるローレベルの信号はインバータ２０４
で反転され、トリガー端子Ｔにハイレベルの信号が入力
されるので、計数動作が開始される。
【００３２】そして、計数回路２０３がリセットされた
時点から５個目のクロックパルスＣＬＫが出力された時
点ｔ２で計数出力端子Ｑ２からハイレベルの信号がラッ
チ回路２００の制御端子Ｇに、また計数出力端子Ｑ２か
らハイレベルの信号がインバータ２０４を介して計数回
路２０３のトリガー端子Ｔに出力される。この結果、計
数回路２０３は計数動作を停止し、ラッチ回路２００の
制御端子Ｇにはハイレベルの信号が出力された状態が継
続する。このため時刻ｔ２ではラッチ回路２００の入力
端子Ｄの入力信号が出力端子Ｑにそのまま出力される
が、この時点ではラッチ回路２００の入力信号はハイレ
ベルのまま変化していないので、出力端子Ｑにもそのハ
イレベルの信号がそのまま出力される。
時点から５個目のクロックパルスＣＬＫが出力された時
点ｔ２で計数出力端子Ｑ２からハイレベルの信号がラッ
チ回路２００の制御端子Ｇに、また計数出力端子Ｑ２か
らハイレベルの信号がインバータ２０４を介して計数回
路２０３のトリガー端子Ｔに出力される。この結果、計
数回路２０３は計数動作を停止し、ラッチ回路２００の
制御端子Ｇにはハイレベルの信号が出力された状態が継
続する。このため時刻ｔ２ではラッチ回路２００の入力
端子Ｄの入力信号が出力端子Ｑにそのまま出力される
が、この時点ではラッチ回路２００の入力信号はハイレ
ベルのまま変化していないので、出力端子Ｑにもそのハ
イレベルの信号がそのまま出力される。
【００３３】そして、時刻ｔ４でラッチ回路２００の入
力信号が反転し、ハイレベルからローレベルに変化する
と、この時点ではラッチ回路２００の制御端子にはハイ
レベルの制御信号が計数回路２０３より供給されている
ので、ラッチ回路２００の入力端子Ｄに入力される入力
信号の変化がそのまま出力端子Ｑから出力されることと
なり、出力端子Ｑから出力される信号はハイレベルから
ローレベルに変化する。これと同時に時刻ｔ４で排他的
論理和回路２０２Ｂの出力信号がハイレベルとなるの
で、計数回路２０３の計数内容がリセットされ、計数動
作が開始される。
力信号が反転し、ハイレベルからローレベルに変化する
と、この時点ではラッチ回路２００の制御端子にはハイ
レベルの制御信号が計数回路２０３より供給されている
ので、ラッチ回路２００の入力端子Ｄに入力される入力
信号の変化がそのまま出力端子Ｑから出力されることと
なり、出力端子Ｑから出力される信号はハイレベルから
ローレベルに変化する。これと同時に時刻ｔ４で排他的
論理和回路２０２Ｂの出力信号がハイレベルとなるの
で、計数回路２０３の計数内容がリセットされ、計数動
作が開始される。
【００３４】また、時刻ｔ４で計数回路２０３がリセッ
トされた後、５個目のクロックパルスが計数された時点
ｔ５でラッチ回路２００の制御端子Ｇにハイレベルの制
御信号が供給されるので、ラッチ回路２００の入力端子
Ｄに入力される信号が出力端子Ｑにそのま出力される
が、この時、入力端子Ｄにはローレベルの信号が入力さ
れているので、出力端子Ｑにおける出力信号のレベルは
ローレベルのままである。この時、計数回路２０３のト
リガー端子Ｔにはローレベルの信号が入力されるため
に、計数動作は停止され、ラッチ回路２００の制御端子
Ｇにはハイレベルの制御信号が出力された状態が継続す
る。そして、時刻ｔ６でラッチ回路２００の入力端子Ｄ
に入力される信号が反転し、ローレベルからハイレベル
に変化すると、入力信号の変化がそのまま出力端子Ｑの
出力に現れ、出力端子Ｑの出力が反転し、ローレベルか
らハイレベルに変化する。
トされた後、５個目のクロックパルスが計数された時点
ｔ５でラッチ回路２００の制御端子Ｇにハイレベルの制
御信号が供給されるので、ラッチ回路２００の入力端子
Ｄに入力される信号が出力端子Ｑにそのま出力される
が、この時、入力端子Ｄにはローレベルの信号が入力さ
れているので、出力端子Ｑにおける出力信号のレベルは
ローレベルのままである。この時、計数回路２０３のト
リガー端子Ｔにはローレベルの信号が入力されるため
に、計数動作は停止され、ラッチ回路２００の制御端子
Ｇにはハイレベルの制御信号が出力された状態が継続す
る。そして、時刻ｔ６でラッチ回路２００の入力端子Ｄ
に入力される信号が反転し、ローレベルからハイレベル
に変化すると、入力信号の変化がそのまま出力端子Ｑの
出力に現れ、出力端子Ｑの出力が反転し、ローレベルか
らハイレベルに変化する。
【００３５】また、図３（Ｃ−１）は、１ビット量子化
器１２の出力信号、すなわちラッチ回路１２２から出力
される信号がクロックパルス単位で論理「１」の状態が
５個以下で連続し、論理「０」の状態が５以上、連続す
る状態を示している。このときの出力反転禁止回路２０
の出力信号は図３（Ｃ−２）のようになる。出力反転禁
止回路２０の各部の動作は図３（Ｂ−１）、（Ｂ−２）
の場合と同様であるので、詳細は省略する（図３（Ｄ−
１）、（Ｄ−２）、（Ｅ−１）、（Ｅ−２）についても
動作は同様である。）。
器１２の出力信号、すなわちラッチ回路１２２から出力
される信号がクロックパルス単位で論理「１」の状態が
５個以下で連続し、論理「０」の状態が５以上、連続す
る状態を示している。このときの出力反転禁止回路２０
の出力信号は図３（Ｃ−２）のようになる。出力反転禁
止回路２０の各部の動作は図３（Ｂ−１）、（Ｂ−２）
の場合と同様であるので、詳細は省略する（図３（Ｄ−
１）、（Ｄ−２）、（Ｅ−１）、（Ｅ−２）についても
動作は同様である。）。
【００３６】図３（Ｃ−１）において、時刻ｔ７で１ビ
ット量子化器１２の出力信号が反転し、信号レベルがハ
イレベルからローレベルに変化しても、計数回路２０３
がリセットされた時点ｔ１から時刻ｔ７までではクロッ
クパルスＣＬＫが２個しか計数されていないので、時刻
ｔ７ではラッチ回路２００の出力信号は変化せず、ハイ
レベルの状態を継続し、計数回路２０３がリセットされ
た時点ｔ１から５個目のクロックパルスＣＬＫが計数さ
れた時刻ｔ２の時点でラッチ回路２００の出力信号が反
転し、ハイレベルからローレベルに変化すると共に、計
数回路２０３はリセットされる。
ット量子化器１２の出力信号が反転し、信号レベルがハ
イレベルからローレベルに変化しても、計数回路２０３
がリセットされた時点ｔ１から時刻ｔ７までではクロッ
クパルスＣＬＫが２個しか計数されていないので、時刻
ｔ７ではラッチ回路２００の出力信号は変化せず、ハイ
レベルの状態を継続し、計数回路２０３がリセットされ
た時点ｔ１から５個目のクロックパルスＣＬＫが計数さ
れた時刻ｔ２の時点でラッチ回路２００の出力信号が反
転し、ハイレベルからローレベルに変化すると共に、計
数回路２０３はリセットされる。
【００３７】次いで、時刻ｔ２から５個目のクロックパ
ルスＣＬＫが計数された時刻ｔ８では１ビット量子化器
１２の出力信号がローレベルのまま、変化していないの
で、この時点ではラッチ回路２００の出力信号も変化せ
ず、ローレベルのままの状態となる。次に、図３（Ｄ−
１）は、１ビット量子化器１２の出力信号、すなわちラ
ッチ回路１２２から出力される信号がクロックパルス単
位で論理「１」、または論理「０」の状態が５個以下で
連続する状態を示し、これに対して図３（Ｄ−２）は、
出力反転禁止回路２０の信号が、１ビット量子化器１２
の出力信号の変化、すなわち反転動作に追従している状
態を示している。
ルスＣＬＫが計数された時刻ｔ８では１ビット量子化器
１２の出力信号がローレベルのまま、変化していないの
で、この時点ではラッチ回路２００の出力信号も変化せ
ず、ローレベルのままの状態となる。次に、図３（Ｄ−
１）は、１ビット量子化器１２の出力信号、すなわちラ
ッチ回路１２２から出力される信号がクロックパルス単
位で論理「１」、または論理「０」の状態が５個以下で
連続する状態を示し、これに対して図３（Ｄ−２）は、
出力反転禁止回路２０の信号が、１ビット量子化器１２
の出力信号の変化、すなわち反転動作に追従している状
態を示している。
【００３８】図３（Ｄ−１）において、１ビット量子化
器１２の出力信号は、時刻ｔ１において計数回路２０３
がリセットされた後、時刻ｔ７で反転し、ハイレベルか
らローレベルに変化するが、この時点では時刻ｔ１から
計数されたクロックパルスの数は、２個であるから、ラ
ッチ回路２００の出力信号は変化せず、ハイレベルのま
まである。そして、時刻ｔ１から計数されたクロックパ
ルスの数が５個となる時刻ｔ２では、ラッチ回路２００
の入力信号である１ビット量子化器１２の出力信号がそ
のままラッチ回路２００の出力端子Ｑから出力される状
態になり、この時点では１ビット量子化器１２の出力信
号がローレベルの状態にあるので、ラッチ回路２００の
出力信号は反転し、ハイレベルからローレベルに変化す
ると共に、計数回路２０３はリセットされる。
器１２の出力信号は、時刻ｔ１において計数回路２０３
がリセットされた後、時刻ｔ７で反転し、ハイレベルか
らローレベルに変化するが、この時点では時刻ｔ１から
計数されたクロックパルスの数は、２個であるから、ラ
ッチ回路２００の出力信号は変化せず、ハイレベルのま
まである。そして、時刻ｔ１から計数されたクロックパ
ルスの数が５個となる時刻ｔ２では、ラッチ回路２００
の入力信号である１ビット量子化器１２の出力信号がそ
のままラッチ回路２００の出力端子Ｑから出力される状
態になり、この時点では１ビット量子化器１２の出力信
号がローレベルの状態にあるので、ラッチ回路２００の
出力信号は反転し、ハイレベルからローレベルに変化す
ると共に、計数回路２０３はリセットされる。
【００３９】次いで、時刻ｔ９で１ビット量子化器１２
の出力信号が反転し、ローレベルからハイレベルに変化
するが、この時点では計数回路２０３がリセットされて
からクロックパルスが１個、計数された状態であるの
で、ラッチ回路２００の出力信号は変化せず、ローレベ
ルのままである。そして、時刻ｔ２から計数されたクロ
ックパルスの数が５個となる時刻ｔ８でラッチ回路２０
０の出力信号は反転し、ローレベルからハイレベルに変
化すると共に、計数回路２０３はリセットされる。
の出力信号が反転し、ローレベルからハイレベルに変化
するが、この時点では計数回路２０３がリセットされて
からクロックパルスが１個、計数された状態であるの
で、ラッチ回路２００の出力信号は変化せず、ローレベ
ルのままである。そして、時刻ｔ２から計数されたクロ
ックパルスの数が５個となる時刻ｔ８でラッチ回路２０
０の出力信号は反転し、ローレベルからハイレベルに変
化すると共に、計数回路２０３はリセットされる。
【００４０】さらに、時刻ｔ８で計数回路２０３がリセ
ットされた後、計数されたクロックパルスの数が５個と
なる時刻ｔ１０では、ラッチ回路２００の入力信号であ
る１ビット量子化器１２の出力信号がそのままラッチ回
路２００の出力端子Ｑから出力される状態になり、この
時点では１ビット量子化器１２の出力信号がハイレベル
の状態にあるので、ラッチ回路２００の出力信号は変化
せず、ハイレベルのままである。そして、その後、時刻
ｔ１１で１ビット量子化器１２の出力信号が反転し、ハ
イレベルからローレベルに変化すると、ラッチ回路２０
０の出力信号も反転し、ハイレベルからローレベルに変
化する。
ットされた後、計数されたクロックパルスの数が５個と
なる時刻ｔ１０では、ラッチ回路２００の入力信号であ
る１ビット量子化器１２の出力信号がそのままラッチ回
路２００の出力端子Ｑから出力される状態になり、この
時点では１ビット量子化器１２の出力信号がハイレベル
の状態にあるので、ラッチ回路２００の出力信号は変化
せず、ハイレベルのままである。そして、その後、時刻
ｔ１１で１ビット量子化器１２の出力信号が反転し、ハ
イレベルからローレベルに変化すると、ラッチ回路２０
０の出力信号も反転し、ハイレベルからローレベルに変
化する。
【００４１】次に、図３（Ｅ−１）は、１ビット量子化
器１２の出力信号がクロックパルス単位で論理「１」、
または論理「０」の状態が５個以下で連続する状態を示
し、これに対して図３（Ｅ−２）は、１ビット量子化器
１２の出力信号において、クロックパルス単位で論理
「１」、または論理「０」の状態が５個以下での変化、
すなわち反転動作が無視されるラッチ回路２００の出力
状態を示している。
器１２の出力信号がクロックパルス単位で論理「１」、
または論理「０」の状態が５個以下で連続する状態を示
し、これに対して図３（Ｅ−２）は、１ビット量子化器
１２の出力信号において、クロックパルス単位で論理
「１」、または論理「０」の状態が５個以下での変化、
すなわち反転動作が無視されるラッチ回路２００の出力
状態を示している。
【００４２】図３（Ｅ−１）において、時刻ｔ１で計数
回路２０３がリセットされた後、計数されたクロックパ
ルスの数が２個となる時刻ｔ２０で１ビット量子化器１
２の出力信号が反転し、ハイレベルからローレベルに変
化し、さらに時刻ｔ２１で１ビット量子化器１２の出力
信号が反転し、ローレベルからハイレベルに変化する
が、時刻ｔ２０、時刻ｔ２１は、いずれも、時刻ｔ１で
計数回路２０３がリセットされた後、計数されたクロッ
クパルスの数が５個になっていない反転動作が禁止され
ている期間内にあるので、時刻ｔ２０、時刻ｔ２１にお
ける１ビット量子化器１２の出力信号の反転動作はラッ
チ回路２００では、無視され、ラッチ回路２００の出力
端子Ｑから出力される信号は、時刻ｔ１から時刻ｔ２１
に至る期間はハイレベルのまま変化しない。
回路２０３がリセットされた後、計数されたクロックパ
ルスの数が２個となる時刻ｔ２０で１ビット量子化器１
２の出力信号が反転し、ハイレベルからローレベルに変
化し、さらに時刻ｔ２１で１ビット量子化器１２の出力
信号が反転し、ローレベルからハイレベルに変化する
が、時刻ｔ２０、時刻ｔ２１は、いずれも、時刻ｔ１で
計数回路２０３がリセットされた後、計数されたクロッ
クパルスの数が５個になっていない反転動作が禁止され
ている期間内にあるので、時刻ｔ２０、時刻ｔ２１にお
ける１ビット量子化器１２の出力信号の反転動作はラッ
チ回路２００では、無視され、ラッチ回路２００の出力
端子Ｑから出力される信号は、時刻ｔ１から時刻ｔ２１
に至る期間はハイレベルのまま変化しない。
【００４３】そして、時刻ｔ１で計数回路２０３がリセ
ットされた後、計数されたクロックパルスの数が５個と
なる時刻ｔ２２でラッチ回路２００の入力信号である１
ビット量子化器１２の出力信号がそのままラッチ回路２
００の出力端子Ｑから出力される状態になり、この時点
では１ビット量子化器１２の出力信号がハイレベルの状
態にあるので、ラッチ回路２００の出力信号は変化せ
ず、ハイレベルのままである。そして、その後、時刻ｔ
２３で１ビット量子化器１２の出力信号が反転し、ハイ
レベルからローレベルに変化すると共に、計数回路２０
３はリセットされる。
ットされた後、計数されたクロックパルスの数が５個と
なる時刻ｔ２２でラッチ回路２００の入力信号である１
ビット量子化器１２の出力信号がそのままラッチ回路２
００の出力端子Ｑから出力される状態になり、この時点
では１ビット量子化器１２の出力信号がハイレベルの状
態にあるので、ラッチ回路２００の出力信号は変化せ
ず、ハイレベルのままである。そして、その後、時刻ｔ
２３で１ビット量子化器１２の出力信号が反転し、ハイ
レベルからローレベルに変化すると共に、計数回路２０
３はリセットされる。
【００４４】この時点でラッチ回路２００の出力信号は
ハイレベルからローレベルに変化する。次いで、時刻ｔ
２３で計数回路２０３がリセットされた後、計数された
クロックパルスの数が１個となる時刻ｔ２４で１ビット
量子化器１２の出力信号が反転し、ローレベルからハイ
レベルに変化するが、時刻ｔ２３からｔ２４に至る期間
は、反転動作が禁止される期間内にあるので、時刻ｔ２
４における１ビット量子化器１２の出力信号の反転状態
はラッチ回路２００において無視され、この時点ではラ
ッチ回路２００の出力信号はローレベルのままである。
ハイレベルからローレベルに変化する。次いで、時刻ｔ
２３で計数回路２０３がリセットされた後、計数された
クロックパルスの数が１個となる時刻ｔ２４で１ビット
量子化器１２の出力信号が反転し、ローレベルからハイ
レベルに変化するが、時刻ｔ２３からｔ２４に至る期間
は、反転動作が禁止される期間内にあるので、時刻ｔ２
４における１ビット量子化器１２の出力信号の反転状態
はラッチ回路２００において無視され、この時点ではラ
ッチ回路２００の出力信号はローレベルのままである。
【００４５】そして時刻ｔ２３で計数回路２０３がリセ
ットされた後、計数されたクロックパルスの数が５個と
なる時刻ｔ２５でラッチ回路２００の入力信号である１
ビット量子化器１２の出力信号がそのままラッチ回路２
００の出力端子Ｑから出力される状態になり、この時点
では１ビット量子化器１２の出力信号がハイレベルの状
態にあるので、ラッチ回路２００の出力信号は反転し、
ローレベルからハイレベルに変化する。この時刻ｔ２５
において計数回路はリセットされ、計数動作が開始され
る。
ットされた後、計数されたクロックパルスの数が５個と
なる時刻ｔ２５でラッチ回路２００の入力信号である１
ビット量子化器１２の出力信号がそのままラッチ回路２
００の出力端子Ｑから出力される状態になり、この時点
では１ビット量子化器１２の出力信号がハイレベルの状
態にあるので、ラッチ回路２００の出力信号は反転し、
ローレベルからハイレベルに変化する。この時刻ｔ２５
において計数回路はリセットされ、計数動作が開始され
る。
【００４６】次いで、時刻ｔ２６で１ビット量子化器１
２の出力信号が反転し、ハイレベルからローレベルに変
化するが、この時刻ｔ２５から時刻ｔ２６に至る期間
は、反転動作が禁止される期間内にあるので、時刻ｔ２
６における１ビット量子化器１２の出力信号の反転状態
はラッチ回路２００において無視され、この時点ではラ
ッチ回路２００の出力信号はハイレベルのままである。
２の出力信号が反転し、ハイレベルからローレベルに変
化するが、この時刻ｔ２５から時刻ｔ２６に至る期間
は、反転動作が禁止される期間内にあるので、時刻ｔ２
６における１ビット量子化器１２の出力信号の反転状態
はラッチ回路２００において無視され、この時点ではラ
ッチ回路２００の出力信号はハイレベルのままである。
【００４７】このように、１ビット量子化器１２の出力
側に出力反転禁止回路２０を設け、１ビット量子化器１
２の出力が反転した時点から、少なくとも５クロック分
の時間が経過するまでは外部に出力する１ビットのディ
ジタル信号を再反転させないようにしたので、クロック
周波数が高いにもかかわらず、最大反転周波数を高くし
なくて済み、１ビット量子化器１２の出力で大電力のス
イッチングを行なってもスイッチングロスを小さくする
ことができ、高速スイッチングに起因する電波放射の問
題も解消される。
側に出力反転禁止回路２０を設け、１ビット量子化器１
２の出力が反転した時点から、少なくとも５クロック分
の時間が経過するまでは外部に出力する１ビットのディ
ジタル信号を再反転させないようにしたので、クロック
周波数が高いにもかかわらず、最大反転周波数を高くし
なくて済み、１ビット量子化器１２の出力で大電力のス
イッチングを行なってもスイッチングロスを小さくする
ことができ、高速スイッチングに起因する電波放射の問
題も解消される。
【００４８】出力反転禁止回路２０の他の構成例を図４
に示す。図４に示す出力反転禁止回路２０Ａが図２に示
した出力反転禁止回路２０と構成上、異なるのは、１ビ
ット量子化器１２の出力が反転してから再反転するまで
のタイミングを規定する制御信号をラッチ回路２００の
制御端子Ｇに出力する計数回路２０３の代わりにシフト
レジスタ２１０及び論理回路（ＮＯＲ回路）２１１を用
いて、同じ機能を有する制御信号を生成するようにした
点であり、その他の構成は同一であるので、重複する説
明は省略する。
に示す。図４に示す出力反転禁止回路２０Ａが図２に示
した出力反転禁止回路２０と構成上、異なるのは、１ビ
ット量子化器１２の出力が反転してから再反転するまで
のタイミングを規定する制御信号をラッチ回路２００の
制御端子Ｇに出力する計数回路２０３の代わりにシフト
レジスタ２１０及び論理回路（ＮＯＲ回路）２１１を用
いて、同じ機能を有する制御信号を生成するようにした
点であり、その他の構成は同一であるので、重複する説
明は省略する。
【００４９】図４において、出力反転禁止回路２０Ａ
は、１ビット量子化器１２の出力を入力信号として一時
的に保持するラッチ回路２００と、ラッチ回路２００の
出力の変化状態を検出し、ラッチ回路２００の出力が変
化した場合にラッチ回路２００の出力が変化したことを
示す状態検出信号を出力する出力状態検出回路２０２
と、前記状態検出信号が入力され、クロックが入力され
る毎に、１ビットづつ入力データをシフトさせる（Ｎ−
１）ビット（本実施の形態ではＮ＝５）のシフトレジス
タ２１０と、シフトレジスタ２１０の各ビットの出力の
論理演算を行う論理回路２１１とを有している。
は、１ビット量子化器１２の出力を入力信号として一時
的に保持するラッチ回路２００と、ラッチ回路２００の
出力の変化状態を検出し、ラッチ回路２００の出力が変
化した場合にラッチ回路２００の出力が変化したことを
示す状態検出信号を出力する出力状態検出回路２０２
と、前記状態検出信号が入力され、クロックが入力され
る毎に、１ビットづつ入力データをシフトさせる（Ｎ−
１）ビット（本実施の形態ではＮ＝５）のシフトレジス
タ２１０と、シフトレジスタ２１０の各ビットの出力の
論理演算を行う論理回路２１１とを有している。
【００５０】出力状態検出回路２０２は、ラッチ回路２
００の出力する１ビットデータをクロックＣＬＫに同期
して一時的に保持するラッチ回路２０２Ａと、ラッチ回
路２００の出力とラッチ回路２０２Ａの出力との排他的
論理和演算を行う排他的論理和回路２０２Ｂとから構成
されている。論理回路２１１は、ＮＯＲ回路であり、出
力状態検出回路２０２から出力される状態検出信号がシ
フトレジスタ２１０に入力された時点からシフトレジス
タ２１０に設定されたクロック数Ｎだけ出力された時点
で、ラッチ回路２００に入力された１ビット量子化器１
２の出力をそのまま出力するようにラッチ回路２００を
制御する制御信号をラッチ回路２００の制御端子に出力
する機能を有している。
００の出力する１ビットデータをクロックＣＬＫに同期
して一時的に保持するラッチ回路２０２Ａと、ラッチ回
路２００の出力とラッチ回路２０２Ａの出力との排他的
論理和演算を行う排他的論理和回路２０２Ｂとから構成
されている。論理回路２１１は、ＮＯＲ回路であり、出
力状態検出回路２０２から出力される状態検出信号がシ
フトレジスタ２１０に入力された時点からシフトレジス
タ２１０に設定されたクロック数Ｎだけ出力された時点
で、ラッチ回路２００に入力された１ビット量子化器１
２の出力をそのまま出力するようにラッチ回路２００を
制御する制御信号をラッチ回路２００の制御端子に出力
する機能を有している。
【００５１】上記構成において、１ビット量子化器１２
の出力がラッチ回路２００により、その入力信号として
一時的に保持され、ラッチ回路２００の出力が変化した
場合にラッチ回路２００の出力の変化状態を検出する出
力状態検出回路２０２により、ラッチ回路２００の出力
が変化したことを示す状態検出信号が出力される。この
状態検出信号が入力される（Ｎ−１）ビットのシフトレ
ジスタにより、クロックが入力される毎に、１ビットづ
つ入力データがシフトさせられ、状態検出信号がシフト
レジスタ２１０に入力された時点から５個のクロックが
シフトレジスタ２１０の各ビットに入力された時点で、
各ビットの出力信号はすべてローレベルとなり、論理回
路２１１によりシフトレジスタ２１０の各ビットにおけ
る出力の論理演算が行われる。
の出力がラッチ回路２００により、その入力信号として
一時的に保持され、ラッチ回路２００の出力が変化した
場合にラッチ回路２００の出力の変化状態を検出する出
力状態検出回路２０２により、ラッチ回路２００の出力
が変化したことを示す状態検出信号が出力される。この
状態検出信号が入力される（Ｎ−１）ビットのシフトレ
ジスタにより、クロックが入力される毎に、１ビットづ
つ入力データがシフトさせられ、状態検出信号がシフト
レジスタ２１０に入力された時点から５個のクロックが
シフトレジスタ２１０の各ビットに入力された時点で、
各ビットの出力信号はすべてローレベルとなり、論理回
路２１１によりシフトレジスタ２１０の各ビットにおけ
る出力の論理演算が行われる。
【００５２】この結果、論理回路２１１の出力はハイレ
ベルとなり、このハイレベルの制御信号がラッチ回路２
００の制御端子Ｇに出力され、上記状態検出信号がシフ
トレジスタ２１０に入力された時点からシフトレジスタ
２１０の各ビットにクロックがＮ個（Ｎ＝５）だけ出力
された時点で、前記ラッチ回路２００に入力された１ビ
ット量子化器１２の出力がそのまま出力されることとな
る。
ベルとなり、このハイレベルの制御信号がラッチ回路２
００の制御端子Ｇに出力され、上記状態検出信号がシフ
トレジスタ２１０に入力された時点からシフトレジスタ
２１０の各ビットにクロックがＮ個（Ｎ＝５）だけ出力
された時点で、前記ラッチ回路２００に入力された１ビ
ット量子化器１２の出力がそのまま出力されることとな
る。
【００５３】以上に説明したように本発明の第１の実施
の形態に係るΔΣ変調器によれば、加算器１６の加算出
力を積分する積分回路１０と、積分回路１０の積分出力
を量子化し、１ビットのディジタル信号を出力する１ビ
ット量子化器１２と、１ビット量子化器１２から出力さ
れる１ビットのディジタル信号を１サンプル分、遅延さ
せ、かつ極性を反転させて加算器１６に入力するインバ
ータ１４と、インバータ１４の出力と信号入力端子１０
０から入力されるアナログ信号とを加算し、該加算出力
を積分回路１０に入力する加算器１６とを有するΔΣ変
調器において、１ビット量子化器１２の出力信号が反転
した際にその時点から出力されるクロック数が予め設定
したＮ（Ｎ≧２）以内は、前記出力信号が再反転するの
を禁止する機能を有する出力反転禁止回路２０を、１ビ
ット量子化器１２の出力端とディジタル信号出力端１０
１との間に設け、出力反転禁止回路２０の出力をインバ
ータ１４の入力端およびディジタル信号出力端１０１へ
接続するようにしたので、Ａ／Ｄ変換するにあたって、
サンプリング周波数を高くし、かつ１ビット量子化器と
してのクロックト・コンパレータの１ビット出力の反転
周波数を高くしないようにすることができる。
の形態に係るΔΣ変調器によれば、加算器１６の加算出
力を積分する積分回路１０と、積分回路１０の積分出力
を量子化し、１ビットのディジタル信号を出力する１ビ
ット量子化器１２と、１ビット量子化器１２から出力さ
れる１ビットのディジタル信号を１サンプル分、遅延さ
せ、かつ極性を反転させて加算器１６に入力するインバ
ータ１４と、インバータ１４の出力と信号入力端子１０
０から入力されるアナログ信号とを加算し、該加算出力
を積分回路１０に入力する加算器１６とを有するΔΣ変
調器において、１ビット量子化器１２の出力信号が反転
した際にその時点から出力されるクロック数が予め設定
したＮ（Ｎ≧２）以内は、前記出力信号が再反転するの
を禁止する機能を有する出力反転禁止回路２０を、１ビ
ット量子化器１２の出力端とディジタル信号出力端１０
１との間に設け、出力反転禁止回路２０の出力をインバ
ータ１４の入力端およびディジタル信号出力端１０１へ
接続するようにしたので、Ａ／Ｄ変換するにあたって、
サンプリング周波数を高くし、かつ１ビット量子化器と
してのクロックト・コンパレータの１ビット出力の反転
周波数を高くしないようにすることができる。
【００５４】次に、本発明の第２の実施の形態に係るΔ
Σ変調器の構成を図５に示す。同図に示す本実施の形態
に係るΔΣ変調器は、３つのスイッチトキャパシタ積分
器を有しているが、これに限らず、スイッチトキャパシ
タ積分器は１つでもよい。図５において、本実施の形態
に係るΔΣ変調器は、アナログ信号が入力される信号入
力端子１０２に入力端が接続され上記アナログ信号を積
分するスイッチト・キャパシタ積分器３２、３４、３６
と、３段目のスイッチト・キャパシタ積分器３６の積分
出力を量子化し、１ビットのディジタル信号を出力する
１ビット量子化器３７と、１ビット量子化器３７の出力
信号が反転した際にその時点から出力されるクロック数
が予め設定したＮ（Ｎ≧２）以内は、前記出力信号が再
反転するのを禁止する機能を有する出力反転禁止回路１
２０と、該出力反転禁止回路１２０から出力される１ビ
ットのディジタル信号を１サンプル分、遅延させて加算
器３１の入力端に帰還する遅延回路３８と、加算器３
１、３３、３５とを有している。
Σ変調器の構成を図５に示す。同図に示す本実施の形態
に係るΔΣ変調器は、３つのスイッチトキャパシタ積分
器を有しているが、これに限らず、スイッチトキャパシ
タ積分器は１つでもよい。図５において、本実施の形態
に係るΔΣ変調器は、アナログ信号が入力される信号入
力端子１０２に入力端が接続され上記アナログ信号を積
分するスイッチト・キャパシタ積分器３２、３４、３６
と、３段目のスイッチト・キャパシタ積分器３６の積分
出力を量子化し、１ビットのディジタル信号を出力する
１ビット量子化器３７と、１ビット量子化器３７の出力
信号が反転した際にその時点から出力されるクロック数
が予め設定したＮ（Ｎ≧２）以内は、前記出力信号が再
反転するのを禁止する機能を有する出力反転禁止回路１
２０と、該出力反転禁止回路１２０から出力される１ビ
ットのディジタル信号を１サンプル分、遅延させて加算
器３１の入力端に帰還する遅延回路３８と、加算器３
１、３３、３５とを有している。
【００５５】上記構成において、信号入力端子１０２か
ら入力されたアナログ信号は加算器３１において遅延回
路３８からの帰還データとの差がとられて、その差分が
初段のスイッチト・キャパシタ積分器３２で積分され
る。スイッチト・キャパシタ積分器３２の積分出力は、
同様に加算器３３で遅延回路３８からの帰還データとの
差がとられ、その差分は２段目のスイッチト・キャパシ
タ積分器３４で積分される。スイッチト・キャパシタ積
分器３４の積分出力は、更に加算器３５で遅延回路３８
からの帰還データとの差がとられ、その差分は３段目の
スイッチト・キャパシタ積分器３６で積分される。スイ
ッチト・キャパシタ積分器３６の積分出力は、クロック
ト・コンパレータにより構成された１ビット量子化器３
７に入力され、１ビット量子化器３７からシリアルビッ
ト信号列として出力反転禁止回路１２０に出力される。
ら入力されたアナログ信号は加算器３１において遅延回
路３８からの帰還データとの差がとられて、その差分が
初段のスイッチト・キャパシタ積分器３２で積分され
る。スイッチト・キャパシタ積分器３２の積分出力は、
同様に加算器３３で遅延回路３８からの帰還データとの
差がとられ、その差分は２段目のスイッチト・キャパシ
タ積分器３４で積分される。スイッチト・キャパシタ積
分器３４の積分出力は、更に加算器３５で遅延回路３８
からの帰還データとの差がとられ、その差分は３段目の
スイッチト・キャパシタ積分器３６で積分される。スイ
ッチト・キャパシタ積分器３６の積分出力は、クロック
ト・コンパレータにより構成された１ビット量子化器３
７に入力され、１ビット量子化器３７からシリアルビッ
ト信号列として出力反転禁止回路１２０に出力される。
【００５６】出力反転禁止回路１２０では、１ビット量
子化器３７の出力信号が反転した際にその時点から出力
されるクロック数が予め設定したＮ（Ｎ≧２）以内は、
１ビット量子化器１２の出力信号、すなわちΔΣ変調器
の出力信号が再反転するのを禁止する。出力反転禁止回
路１２０から出力される１ビットのディジタル信号は遅
延回路３８により１サンプル分、遅延させられ、各加算
器３１，３３、３５に出力される。
子化器３７の出力信号が反転した際にその時点から出力
されるクロック数が予め設定したＮ（Ｎ≧２）以内は、
１ビット量子化器１２の出力信号、すなわちΔΣ変調器
の出力信号が再反転するのを禁止する。出力反転禁止回
路１２０から出力される１ビットのディジタル信号は遅
延回路３８により１サンプル分、遅延させられ、各加算
器３１，３３、３５に出力される。
【００５７】図６に、図５における３段目のスイッチト
・キャパシタ積分器３６の具体的構成を示す。同図に示
すスイッチト・キャパシタ積分器３６は、ＣＭＯＳ演算
増幅器５０を用いて差動出力型のスイッチト・キャパシ
タ積分器として構成されている。スイッチト・キャパシ
タ積分器３６は、ＣＭＯＳ演算増幅器５０の非反転入力
端子側に、スイッチ素子Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１
４とキャパシタＣ１１、Ｃ１２とが配置されて構成され
ている。５１、５２は振幅制限回路である。このスイッ
チト・キャパシタ積分器３６の動作は周知であるので説
明を省略する。本実施の形態に係るΔΣ変調器における
出力反転禁止回路１２０の具体的構成は、第１の実施の
形態に係るΔΣ変調器と同様に図２及び図４に示す通り
であるので、重複する説明は省略する。
・キャパシタ積分器３６の具体的構成を示す。同図に示
すスイッチト・キャパシタ積分器３６は、ＣＭＯＳ演算
増幅器５０を用いて差動出力型のスイッチト・キャパシ
タ積分器として構成されている。スイッチト・キャパシ
タ積分器３６は、ＣＭＯＳ演算増幅器５０の非反転入力
端子側に、スイッチ素子Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１
４とキャパシタＣ１１、Ｃ１２とが配置されて構成され
ている。５１、５２は振幅制限回路である。このスイッ
チト・キャパシタ積分器３６の動作は周知であるので説
明を省略する。本実施の形態に係るΔΣ変調器における
出力反転禁止回路１２０の具体的構成は、第１の実施の
形態に係るΔΣ変調器と同様に図２及び図４に示す通り
であるので、重複する説明は省略する。
【００５８】以上に説明したように、本発明の第２の実
施の形態に係るΔΣ変調器によれば、信号を積分するス
イッチト・キャパシタ積分器３２、３４、３６と、スイ
ッチト・キャパシタ積分器の積分出力を量子化し、１ビ
ットのディジタル信号を出力する１ビット量子化器３７
と、１ビット量子化器から出力される１ビットのディジ
タル信号を１サンプル分、遅延させて入力側に帰還する
遅延回路３８と、該遅延回路の出力と信号入力端子１０
２から入力されるアナログ信号とを加算し、該加算出力
を前記積分回路に入力する加算器３１、３３，３５とを
有するΔΣ変調器において、前記１ビット量子化器の出
力信号が反転した際にその時点から出力されるクロック
数が予め設定したＮ（Ｎ≧２）以内は、前記出力信号が
再反転するのを禁止する機能を有する出力反転禁止回路
１２０を１ビット量子化器３７の出力端と遅延回路３８
の入力端との間に設けたので、Ａ／Ｄ変換するにあたっ
て、サンプリング周波数を高くし、かつ１ビット量子化
器としてのクロックト・コンパレータにおける１ビット
出力の反転周波数を高くしないようにすることができ
る。
施の形態に係るΔΣ変調器によれば、信号を積分するス
イッチト・キャパシタ積分器３２、３４、３６と、スイ
ッチト・キャパシタ積分器の積分出力を量子化し、１ビ
ットのディジタル信号を出力する１ビット量子化器３７
と、１ビット量子化器から出力される１ビットのディジ
タル信号を１サンプル分、遅延させて入力側に帰還する
遅延回路３８と、該遅延回路の出力と信号入力端子１０
２から入力されるアナログ信号とを加算し、該加算出力
を前記積分回路に入力する加算器３１、３３，３５とを
有するΔΣ変調器において、前記１ビット量子化器の出
力信号が反転した際にその時点から出力されるクロック
数が予め設定したＮ（Ｎ≧２）以内は、前記出力信号が
再反転するのを禁止する機能を有する出力反転禁止回路
１２０を１ビット量子化器３７の出力端と遅延回路３８
の入力端との間に設けたので、Ａ／Ｄ変換するにあたっ
て、サンプリング周波数を高くし、かつ１ビット量子化
器としてのクロックト・コンパレータにおける１ビット
出力の反転周波数を高くしないようにすることができ
る。
【００５９】
【発明の効果】以上に説明したように、 請求項１、
３、４に記載のΔΣ変調器によれば、信号を積分する積
分回路と、該積分回路の積分出力を量子化し、１ビット
のディジタル信号を出力する１ビット量子化器と、該１
ビット量子化器から出力される１ビットのディジタル信
号を１サンプル分、遅延させて入力側に帰還する遅延回
路と、該遅延回路の出力と信号入力端子から入力される
アナログ信号とを加算し、該加算出力を前記積分回路に
入力する加算器とを有するΔΣ変調器において、前記１
ビット量子化器の出力信号が反転した際にその時点から
出力されるクロック数が予め設定したＮ（Ｎ≧２）以内
は、前記出力信号が再反転するのを禁止する機能を有す
る出力反転禁止回路を、前記１ビット量子化器の出力端
とディジタル信号出力端との間に設け、前記出力反転禁
止回路の出力を前記遅延回路の入力端および前記ディジ
タル信号出力端へ接続するようにしたので、Ａ／Ｄ変換
するにあたって、サンプリング周波数を高くし、かつ１
ビット量子化器としてのクロックト・コンパレータの１
ビット出力の反転周波数を高くしないようにすることが
できる。
３、４に記載のΔΣ変調器によれば、信号を積分する積
分回路と、該積分回路の積分出力を量子化し、１ビット
のディジタル信号を出力する１ビット量子化器と、該１
ビット量子化器から出力される１ビットのディジタル信
号を１サンプル分、遅延させて入力側に帰還する遅延回
路と、該遅延回路の出力と信号入力端子から入力される
アナログ信号とを加算し、該加算出力を前記積分回路に
入力する加算器とを有するΔΣ変調器において、前記１
ビット量子化器の出力信号が反転した際にその時点から
出力されるクロック数が予め設定したＮ（Ｎ≧２）以内
は、前記出力信号が再反転するのを禁止する機能を有す
る出力反転禁止回路を、前記１ビット量子化器の出力端
とディジタル信号出力端との間に設け、前記出力反転禁
止回路の出力を前記遅延回路の入力端および前記ディジ
タル信号出力端へ接続するようにしたので、Ａ／Ｄ変換
するにあたって、サンプリング周波数を高くし、かつ１
ビット量子化器としてのクロックト・コンパレータの１
ビット出力の反転周波数を高くしないようにすることが
できる。
【００６０】また、請求項２、３、４に記載のΔΣ変調
器によれば、信号を積分するスイッチト・キャパシタ積
分器と、該スイッチト・キャパシタ積分器の積分出力を
量子化し、１ビットのディジタル信号を出力する１ビッ
ト量子化器と、該１ビット量子化器から出力される１ビ
ットのディジタル信号を１サンプル分、遅延させて入力
側に帰還する遅延回路と、該遅延回路の出力と信号入力
端子から入力されるアナログ信号とを加算し、該加算出
力を前記積分回路に入力する加算器とを有するΔΣ変調
器において、前記１ビット量子化器の出力信号が反転し
た際にその時点から出力されるクロック数が予め設定し
たＮ（Ｎ≧２）以内は、前記出力信号が再反転するのを
禁止する機能を有する出力反転禁止回路を前記１ビット
量子化器の出力端と前記遅延回路の入力端との間に設け
たので、Ａ／Ｄ変換するにあたって、サンプリング周波
数を高くし、かつ１ビット量子化器としてのクロックト
・コンパレータの１ビット出力の反転周波数を高くしな
いようにすることができる。
器によれば、信号を積分するスイッチト・キャパシタ積
分器と、該スイッチト・キャパシタ積分器の積分出力を
量子化し、１ビットのディジタル信号を出力する１ビッ
ト量子化器と、該１ビット量子化器から出力される１ビ
ットのディジタル信号を１サンプル分、遅延させて入力
側に帰還する遅延回路と、該遅延回路の出力と信号入力
端子から入力されるアナログ信号とを加算し、該加算出
力を前記積分回路に入力する加算器とを有するΔΣ変調
器において、前記１ビット量子化器の出力信号が反転し
た際にその時点から出力されるクロック数が予め設定し
たＮ（Ｎ≧２）以内は、前記出力信号が再反転するのを
禁止する機能を有する出力反転禁止回路を前記１ビット
量子化器の出力端と前記遅延回路の入力端との間に設け
たので、Ａ／Ｄ変換するにあたって、サンプリング周波
数を高くし、かつ１ビット量子化器としてのクロックト
・コンパレータの１ビット出力の反転周波数を高くしな
いようにすることができる。
【図１】 本発明の第１の実施の形態に係るΔΣ変調器
の構成を示すブロック図。
の構成を示すブロック図。
【図２】 図１に示したΔΣ変調器における出力反転禁
止回路の構成例を示すブロック図。
止回路の構成例を示すブロック図。
【図３】 図２に示した出力反転禁止回路の動作状態を
示すタイミングチャート。
示すタイミングチャート。
【図４】 図１に示したΔΣ変調器における出力反転禁
止回路の他の構成例を示すブロック図。
止回路の他の構成例を示すブロック図。
【図５】 本発明の第２の実施の形態に係るΔΣ変調器
の構成を示すブロック図。
の構成を示すブロック図。
【図６】 図５に示したΔΣ変調器の積分器の構成例を
示す回路図。
示す回路図。
【図７】 従来のΔΣ変調器の構成例を示すブロック
図。
図。
【図８】 図７に示すΔΣ変調器の出力信号を示す波形
図。
図。
１０ 積分回路 １２ １ビット量子化器 １４ インバータ １６ 加算器 ２０、２０Ａ 出力反転禁止回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 AA16 BA00 CA07 CB06 CD04 CD05 CE04 CE05 CE08 CE09 CF01 CF03 5J064 AA00 AA04 BA03 BB02 BC00 BC03 BC04 BC05 BC06 BC08 BC10 BC11 BC13 BC14 BC16 BC19 BD00
Claims (4)
- 【請求項１】 信号を積分する積分回路と、 該積分回路の積分出力を量子化し、１ビットのディジタ
ル信号を出力する１ビット量子化器と、 該１ビット量子化器から出力される１ビットのディジタ
ル信号を１サンプル分、遅延させて入力側に帰還する遅
延回路と、 該遅延回路の出力と信号入力端子から入力されるアナロ
グ信号とを加算し、該加算出力を前記積分回路に入力す
る加算器とを有するΔΣ変調器において、 前記１ビット量子化器の出力信号が反転した際にその時
点から出力されるクロック数が予め設定したＮ（Ｎ≧
２）以内は、前記出力信号が再反転するのを禁止する機
能を有する出力反転禁止回路を、前記１ビット量子化器
の出力端とディジタル信号出力端との間に設け、前記出
力反転禁止回路の出力を前記遅延回路の入力端および前
記ディジタル信号出力端へ接続することを特徴とするΔ
Σ変調器。 - 【請求項２】 信号を積分するスイッチト・キャパシタ
積分器と、 該スイッチト・キャパシタ積分器の積分出力を量子化
し、１ビットのディジタル信号を出力する１ビット量子
化器と、 該１ビット量子化器から出力される１ビットのディジタ
ル信号を１サンプル分、遅延させて入力側に帰還する遅
延回路と、 該遅延回路の出力と信号入力端子から入力されるアナロ
グ信号とを加算し、該加算出力を前記積分回路に入力す
る加算器とを有するΔΣ変調器において、 前記１ビット量子化器の出力信号が反転した際にその時
点から出力されるクロック数が予め設定したＮ（Ｎ≧
２）以内は、前記出力信号が再反転するのを禁止する機
能を有する出力反転禁止回路を前記１ビット量子化器の
出力端と前記遅延回路の入力端との間に設けたことを特
徴とするΔΣ変調器。 - 【請求項３】 前記出力反転禁止回路は、前記１ビット
量子化器の出力を入力信号として一時的に保持するラッ
チ回路と、前記ラッチ回路の出力の変化状態を検出し、
前記ラッチ回路の出力が変化した場合にリセット信号を
出力する出力状態検出回路と、前記リセット信号により
リセットされ計数値が前記設定されたクロック数Ｎに達
した時点で、前記ラッチ回路に入力された前記１ビット
量子化器の出力をそのまま出力するように前記ラッチ回
路を制御する制御信号を前記ラッチ回路の制御端子に出
力する計数回路と、を有することを特徴とする請求項１
または２のいずれかに記載のΔΣ変調器。 - 【請求項４】 前記出力反転禁止回路は、前記１ビット
量子化器の出力を入力信号として一時的に保持するラッ
チ回路と、前記ラッチ回路の出力の変化状態を検出し、
前記ラッチ回路の出力が変化した場合に前記ラッチ回路
の出力が変化したことを示す状態検出信号を出力する出
力状態検出回路と、前記状態検出信号が入力され、クロ
ックが入力される毎に、１ビットづつ入力データをシフ
トさせる（Ｎ−１）ビットのシフトレジスタと、前記シ
フトレジスタの各ビットの出力の論理演算を行う論理回
路と、を有し、前記論理回路は、前記状態検出信号が前
記シフトレジスタに入力された時点から前記シフトレジ
スタに前記設定されたクロック数Ｎだけ出力された時点
で、前記ラッチ回路に入力された前記１ビット量子化器
の出力をそのまま出力するように前記ラッチ回路を制御
する制御信号を前記ラッチ回路の制御端子に出力するこ
とを特徴とする請求項１または２のいずれかに記載のΔ
Σ変調器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000248864A JP2002064383A (ja) | 2000-08-18 | 2000-08-18 | Δς変調器 |
| TW090120127A TW548928B (en) | 2000-08-18 | 2001-08-16 | Delta-sigma modulator for power amplification of audio signals |
| US09/931,369 US6437719B1 (en) | 2000-08-18 | 2001-08-16 | Delta-sigma modulator for power amplification of audio signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000248864A JP2002064383A (ja) | 2000-08-18 | 2000-08-18 | Δς変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002064383A true JP2002064383A (ja) | 2002-02-28 |
Family
ID=18738693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000248864A Pending JP2002064383A (ja) | 2000-08-18 | 2000-08-18 | Δς変調器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6437719B1 (ja) |
| JP (1) | JP2002064383A (ja) |
| TW (1) | TW548928B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183757B2 (en) | 2005-02-17 | 2007-02-27 | Canon Kabushiki Kaisha | Switching power source, switching power source control method, electric apparatus having the switching power source, and printing apparatus having the switching power source |
| JP2019103100A (ja) * | 2017-12-08 | 2019-06-24 | 日本電気株式会社 | 信号生成装置、及び信号生成方法 |
| CN110868214A (zh) * | 2018-08-27 | 2020-03-06 | 大众汽车有限公司 | 用于模拟-数字转换的方法和设备、电网 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003243988A (ja) * | 2002-02-20 | 2003-08-29 | Tadahiro Omi | データ処理装置 |
| US6696999B2 (en) * | 2002-07-16 | 2004-02-24 | Raytheon Company | Sigma delta modulator |
| US6873280B2 (en) | 2003-06-12 | 2005-03-29 | Northrop Grumman Corporation | Conversion employing delta-sigma modulation |
| US7130327B2 (en) | 2003-06-27 | 2006-10-31 | Northrop Grumman Corporation | Digital frequency synthesis |
| US7190288B2 (en) | 2003-06-27 | 2007-03-13 | Northrop Grumman Corp. | Look-up table delta-sigma conversion |
| US7818632B2 (en) * | 2005-06-30 | 2010-10-19 | Motorola Mobility, Inc. | Code-word list algorithm |
| US7352311B2 (en) * | 2006-08-22 | 2008-04-01 | Freescale Semiconductor, Inc. | Continuous time noise shaping analog-to-digital converter |
| US7423567B2 (en) * | 2006-09-12 | 2008-09-09 | Cirrus Logic, Inc. | Analog-to-digital converter (ADC) having a reduced number of quantizer output levels |
| US7375666B2 (en) * | 2006-09-12 | 2008-05-20 | Cirrus Logic, Inc. | Feedback topology delta-sigma modulator having an AC-coupled feedback path |
| US7903010B1 (en) * | 2009-08-31 | 2011-03-08 | Cirrus Logic, Inc. | Delta-sigma analog-to-digital converter (ADC) having a serialized quantizer output |
| EP2421157A1 (de) * | 2010-07-29 | 2012-02-22 | SEMIKRON Elektronik GmbH & Co. KG | Verfahren zum Betreiben eines Delta-Sigma-Wandlers |
| US8643524B1 (en) | 2012-09-27 | 2014-02-04 | Cirrus Logic, Inc. | Feed-forward analog-to-digital converter (ADC) with a reduced number of amplifiers and feed-forward signal paths |
| JP5846225B2 (ja) * | 2014-01-22 | 2016-01-20 | オンキヨー株式会社 | 信号変調回路 |
| JP2021036656A (ja) * | 2019-08-30 | 2021-03-04 | セイコーエプソン株式会社 | 周波数比計測装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4264974A (en) | 1979-12-17 | 1981-04-28 | International Business Machines Corporation | Optimized digital delta modulation compander having truncation effect error recovery |
| JP3112605B2 (ja) | 1993-07-21 | 2000-11-27 | 株式会社東芝 | Ｄ／ａ変換回路 |
| US5757299A (en) * | 1994-09-30 | 1998-05-26 | Yamaha Corporation | Analog-Digital converter using delta sigma modulation digital filtering, and gain-scaling |
| JP3282510B2 (ja) * | 1996-08-01 | 2002-05-13 | ヤマハ株式会社 | Ｄ／ａコンバータ回路 |
| EP0909067A4 (en) | 1997-02-27 | 2005-06-22 | Matsushita Electric Ind Co Ltd | MODULATOR AND MODULATION PROCESS |
| US5974089A (en) * | 1997-07-22 | 1999-10-26 | Tripath Technology, Inc. | Method and apparatus for performance improvement by qualifying pulses in an oversampled noise-shaping signal processor |
-
2000
- 2000-08-18 JP JP2000248864A patent/JP2002064383A/ja active Pending
-
2001
- 2001-08-16 US US09/931,369 patent/US6437719B1/en not_active Expired - Lifetime
- 2001-08-16 TW TW090120127A patent/TW548928B/zh not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183757B2 (en) | 2005-02-17 | 2007-02-27 | Canon Kabushiki Kaisha | Switching power source, switching power source control method, electric apparatus having the switching power source, and printing apparatus having the switching power source |
| JP2019103100A (ja) * | 2017-12-08 | 2019-06-24 | 日本電気株式会社 | 信号生成装置、及び信号生成方法 |
| JP7006214B2 (ja) | 2017-12-08 | 2022-01-24 | 日本電気株式会社 | 信号生成装置、及び信号生成方法 |
| CN110868214A (zh) * | 2018-08-27 | 2020-03-06 | 大众汽车有限公司 | 用于模拟-数字转换的方法和设备、电网 |
| CN110868214B (zh) * | 2018-08-27 | 2023-11-21 | 大众汽车有限公司 | 用于模拟-数字转换的方法和设备、电网 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6437719B1 (en) | 2002-08-20 |
| US20020021238A1 (en) | 2002-02-21 |
| TW548928B (en) | 2003-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002064383A (ja) | Δς変調器 | |
| US8085176B2 (en) | Method and apparatus for dithering in multi-bit sigma-delta digital-to-analog converters | |
| US5901176A (en) | Delta-sigma pulse width modulator control circuit | |
| US5933453A (en) | Delta-sigma pulse width modulator control circuit | |
| KR100958117B1 (ko) | 전류 모드 동적 요소 정합 및 동적 요소 정합 결정 로직을포함하는 멀티비트 양자화 시그마 델타 변조기 | |
| US20070013566A1 (en) | Oversampling analog-to-digital converter and method with reduced chopping residue noise | |
| JP2787445B2 (ja) | デルタ−シグマ変調を使用するアナログ−ディジタル変換器 | |
| JP3112605B2 (ja) | Ｄ／ａ変換回路 | |
| US7200187B2 (en) | Modulator for digital amplifier | |
| US20040036636A1 (en) | Tone-free dithering methods for sigma-delta DAC | |
| JP3371681B2 (ja) | 信号処理装置 | |
| JP2998551B2 (ja) | 回路領域の少ないディジタル積分器およびそれを用いたアナログ・ディジタル変換器 | |
| JPH04302222A (ja) | シグマデルタ型ｄ／ａ変換器システム | |
| JP3857412B2 (ja) | 高速デルタ・シグマａ／ｄ変換器 | |
| US6147634A (en) | Method and apparatus for digital to analog conversion with reduced noise | |
| US10790790B2 (en) | Amplifiers with delta-sigma modulators using pulse-density modulations and related processes | |
| JP3362718B2 (ja) | マルチビット−デルタシグマａｄ変換器 | |
| JP5219722B2 (ja) | 変調方法、変調器およびａ／ｄ変換器 | |
| US6307493B1 (en) | Non-linear function generating circuit and method | |
| JP2004165905A (ja) | 半導体集積回路 | |
| JP3232865B2 (ja) | デジタル／アナログ信号変換装置 | |
| Srivastava et al. | A programmable oversampling sigma-delta analog-to-digital converter | |
| US11967972B2 (en) | Spread spectrum chopping for sigma delta modulators | |
| JPH07106974A (ja) | Ｄａ変換器 | |
| JP2578651B2 (ja) | Σ△変調形ａ／ｄ変換器用ｄ／ａ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050808 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050823 |