TW548928B - Delta-sigma modulator for power amplification of audio signals - Google Patents
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Description
548928 A7
發明背景 發明領域 本發明係關於戴爾他-西格瑪（ΔΣ)調變器適用於A 號之功率放大電路。 耳、3 相關技藝之説明 傳統上，用於聲頻信號之功率放大電路係被設計用來實 現功率放大，其方法是在輸出級採用脈寬（ρ_谓丨她）調變 (PWM)，產生高效能的功率放大。另夕卜，在聲頻信號功率 放大電路的輸入級可以採用戴爾他_西格瑪調變器。其中， 使用功率放大器如同用戴爾他-西格瑪調變器的輸出實行 切換。圖7所示的係使用傳統的戴爾他_西格瑪調變器的簡 單電路結構。 9 如圖7所示，從信號輸入端11〇輸入一類比信號，與反相 。器62的輸出在加法器63處相加。加法器63的輸出透過積分 -60積刀，積分的結果送入時鐘控制的比較器6 1。時脈式 比較器（clocked Comparator) 61實現量化的方式是把積分 器61的積分結果與參考電壓相比較並於時鐘頻率同步 也就是，時脈式比較器6丨產生一個基於積分器6〇量化的 積分結果的1位元數位信號。時脈式比較器61的輸出延遲一 個取樣時間，並由反相器62反饋至加法器63。即，反相器 62用作戴爾他-西格瑪調變器的反饋延遲電路。如前所述， 圖7所示的戴爾他_西格瑪調變器的特點是時脈式比較器61 輸出一 _列的1位元數位信號。 戴爾他-西格瑪調變器實現類比到數位的轉換是透過輸 _____ _4_ Ϊ紙張尺度適财S B家標χ 297公董)----^ 五 548928 、發明説明（ 入類比信號產生基於時脈式屮 上、 K式比較态6 1比較結果的1位元戴 k信號，例子示於圖8。m 2 & 一， u ^ 固8所π的係脈衝寬度根據時脈式 比車父器6 1比較結果而改變的_ _ 夂7串脈衝。因此，時脈式比較 杂6 1以離散的方式輸出數位 _ ^ ^ ^ t號，彳5號在迷輯〇與邏輯1之 間變化，其參考脈衝寬度盥時 ^ 、 义/又兴呻I里頻率fcLK相同。其中， 脈式比較器6 1使用·’修正"的日♦於 > ^ 、 的時$里頻率fCLK。馬實現高精度的 力員比-數位轉換，採用所謂" 、 I Μ 過取樣（over-sampling)，，技術是 必要的。因此，有必要將時鐘頻率增加到足夠高。 例如，爲實現高精度的類比-數位轉換，時鐘頻率fc一 取樣頻率fs相比應大大的樺 a ” ， 曰力 馬使戴爾他-西格瑪調變器 產生取樣頻率fs爲48 kHz的數位信號，時鐘 : 加到fs的64倍，也就是3]^出。 ” 要使戴爾他-西格瑪調變器運作於上述的時鐘頻f ， 時脈j比較器61以最高反向頻率即fcLK的二分之一輸出工 =信號。其中’最高反向頻率定義爲時脈式比較器61輸 出仏號周期的倒數的最大値。 在大功率情況下通斷丨位元信號產生各種問題。即當最高 反向頻率變得很高時，通斷損耗會變得很大。因此，戴爾 西格瑪調變器必須解決開關元件的發熱問題。另外，這 遝會造成電磁ϋ射（eleetl•⑽agnetk __)(或電磁波輕 射）所引起的其他問題。 從上述的問題看，似乎利用脈寬調變便可以輕易地實現 功率放大，而不必使用戴爾他_西格瑪調變器來實現聲頻信 ^虎之功率放大-。 -5-
548928 五 、發明説明（ 然而’即使聲頻系統總體上的配置只基於數位信號運作 三=是必須立即實現數位-類比的轉換。因此，該功率放大 务電路將必須進行複雜處理以進行脈寬調變。 發明摘要 =明的目的是提供—戴爾他·西格瑪調變器，增加類比 時2 1取樣頻率，、而不增加從與1位元量化器對應的 ，t較态輸出的1位元數位信號的反向頻率。 根據本發明的第一觀點，戴.爾他，西格瑪調變器的配 路叫固積分電路、—個i位元量化器、—個輸出反向抑制電 仏積八=電路、及加法器。—類比信號經由加法器提供 旦化Z "，在此進行積分。積分結果的量化是透過1位元 :二產生1位元的數位信號實現的。輸出反向抑制電路防 =二量化器的輸出信號在重新反向期間被重新反向，該 脈衝二於輸出信號被反向之後的預設'Ν, _2)個時鐘 電路㈣路_透爾來延遲並由延遲 -=二爾他個 4, . , ^ 奋一個1位元量化器、一個輸 哭浐二二;：路、及一個延遲電路。-類比信號經由加法 嶋容積分器，在此進行積分。 ==量化器產生1位元的數位信號實現的。輸出 間被重P:: '止广凡！化器的輪出信號在重新反向期 間相當於輪出信號被反向之後的預設 Ν (Νδ2)個時鐘脈衝。輪出 ^ ^ 向抑制電路的輸出透過取樣 五、發明説明（4 來延遲並由延遲電路反饋到加法器。 上述預設的數目”N'，可假設爲五。因此，在1位元量化器 :輸出以反向之後出反向抑制電路忽略輸出信號的 重反向直到五個連續的時鐘脈衝過後。 。乂於輸出反向抑制電路的作用，這使得可以们位元量化 器輸出1位元數位信號的類比_數位轉換取樣頻率提高而不 必增加反向頻率，其操作類似基料鐘脈衝的時脈式比較 本發明的各種㈣、觀點及實例將參考以下圖 明，其中： 圖1所示的係一電路圖，其包含關於根據本發明第一實例 的戴爾他-西格瑪調變器的電路結構的功能方塊； 圖2所不的係一電路圖，其包含圖i中的輸出反向抑 制電路的内部結構實例的功能方塊； 圖3A所示的係時鐘脈衝（CLK)的時序圖； 圖:、輯，的係表示“立元量化器的輸出信號時序 θ ，该k 5虎作爲圖2中輸出反向抑制電路的輸入； 圖3C所示的係該輸出反向抑制電路的輸出信號卟”的 時序圖，它是圖3β中信號的回應； :圖3D所示的係該！位元量化器的輸出信號（c_⑽時序圖 圖3E所示的係該輸出反向抑制電路的輸出信號㈣的 時序圖，它是肩3〇中信號的回應； 、 548928 五、發明說明（ 圖3F所示的係該！位元量化器的 ; m出化號（〇 -1)的時序圖 圖3G所示的係該輸出反向抑制 時序圖，它是圖3F中信號的回應；、則出信號（D-2)的 圖3H所示的係該丨位元量化器的 ； 出k 5虎（E-1)的時序圖 圖31所示的係該輸出反向抑 床图—3㈤ 兒路的輸出信號（E-2)的時 序圖’匕疋圖3 Η中信號的回應； 圖4所示的係含有功能方塊 兒崎團，它表示的仿嗜 反向抑制電路内部結構的修正實例； ί ， 裝 圖5所示的係根據本發明第二實 口 瓦1 j的戴爾他-西格瑪調變 為的電路結構方塊圖； 圖6所示的係圖5中戴爾他-西 w〜馮p周交态所用的切換式 電容積分器的内部結構圖； 圖7所示的係聲頻信號之功率放大電路傳統使用的戴爾 他-西格瑪碉變器結構的實例的簡略方塊圖；及 圖8所示的係一脈衝波形，其脈衝寬度與時鐘頻率同 步改變。 較佳實例之細部説明 本發明將根據附圖的例子作更詳細-的說明。 圖1所示的係依照本發明第一實例的戴爾他-西格瑪調變 态的結構。在圖1中，加法器1 6將信號輸入端i 00輸入的類 比信號與用作延遲電路的反相器][.4的輸出信號相加。相加 結果透過積分電路1〇積分。1位元量化器透過積分電路1〇 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 548928 A7
果進行量化器12而產生1位元數位信號。另外，輸 出反向抑制電路2G在狀的時間内禁止i位元量化器 二 號被再次反向。1位元數位信號經由輸出反向抑 包茨20反饋到反相器14。這就是説，反相器μ使每一個1 =元數位信號延遲了 一個取樣時間。換言之，反相器⑷巴^ 值兀數位信號的符號反向，然後輸入加法器Μ。 。輸出反向抑制電路2〇實現回位元量化器咖輸出信 號邏，（電位）反向的計時。即，輸出反向抑制電路2〇防止ι 位元量化器12的輸出信號在重新反向期間被重新反向，該 期間相當於反向1十時之後預設的連續^出的規定數量的時 鐘脈衝，時鐘脈衝個數小於等於”N，，（"N，，是一預設的數位 且値不小於2，即Ν έ 2)。 積分電路1〇包含運算放大器110,用於積分的電容〇1及 C2，及電阻R4。 1位元I化為12是一時脈式比較器由比較器丨2丨及鎖存電
路122 (latch circuit)構成。鎖存電路122和時鐘頻率爲fCLK 的時鐘脈衝（CLK)同步。假設戴爾他_西格瑪調變器要處理 取樣頻率fs爲48 kHz的數位信號，該信號被戴爾他_西格瑪 #1變备之後的十進位電路轉換爲多位數字信號。在這種情 況下’時鐘頻率fCLK的値取接近6 MHz，即是fs的128倍。 順便ί疋及’數位10 1表示爲信號輸出端。另外電阻R2及R3 用作信號電位調整。還有，電阻R1及電容C3構成一濾波器 ，用來消除信號輸入端1 00的信號雜訊。 在圖1所示的戴爾他-西格瑪調變器中，由前述的電阻R i -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
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及電谷C3構成的濾波器將信號輸入端1〇〇的類比信號中的 雜2成分除去。濾波後的類比信號輸入加法器16。加法器 Μ還受到前述的極性已改變（即邏輯或電位）的丨位元數2 信號。因此，加法器16把濾波後的類比輸入信號極丨位元= :信號相加。其結果送入積分電路1〇。積分電路ι〇對加法 器輸出的相加結果進行積分，產生的積分結果送入1位元量 化益12内的比較器1 2 1的同相輸入端。
裝 訂 1位元量化為12對積分電路丨〇的積分結果進行量化。在此 ，、積分結果與時鐘脈衝（CLK)同步轉換爲一系列的丨位元數 位信號。特別的，比較器121將積分電路10的積分結果與參 考電壓VREF進行比較。當積分結果大於或等於參考電壓 VREF時輸出邏輯丨，反之輸出邏輯〇。這樣的二進位信號（戈 1位元資料）邏輯進入鎖存電路122的資料端DAT。1時 鐘端CK的時鐘脈衝同步，鎖存電路122把輸入資料端丁 的1位凡資料鎖存。鎖存的丨位元資料將保留到下一個輸入 C,的時鐘脈衝到來。這時，鎖存的丨位元資料才能心出 ‘ OUT輸出進入輸出反向抑制電路2〇。
輸出反向抑制電路20根據丨位元量化器12輸出的丨位元資 料輸出1位元數位信號。這個丨位元數位信號延遲一個取樣 時間並被反相器14改變極性。該”延遲並反相，，的i位元數位 k號反饋到加法器16。於是，加法器16把該丨位元數位信號 和類比輸入信號相加。相加的結果又送如積分電路1 〇。 正疋於上述的時鐘脈衝在一位元量化器丨2的輸出信號反 向的反向計睐後開始計數。只要脈衝的個數不超過預設的 -10- 五 發明説明（8 :’阶2)，輸出反向抑制電路2。 :出信號被重反向。這 ：-量化器12的 :輸出信號在給定的時間内被重反向戴=格瑪調變器 後的時鐘脈衝記述達到預設的數,N,。Μ時開始 接下來，圖2及圖3α_3ι 的内部結構及運作原理二：，.:了輸出反向抑制電路2 〇 抑制電路20的内部社構^ 圖2具體分析了輸出反向 卜J 4、，、口構，圖3Α-3Ι所示 出反向抑制電路2〇的運作狀態。 、"來解釋輸 圖2所不的輸出反向抑制電，^ 存電路122^1 器12的輸出信號(特別的，是鎖 ^ "J仏唬）。輸出狀態檢測電路202檢測閂電路 的輸出仏號的狀態的變化。計數電路（cn丁）2〇3透過同 步時鐘脈衝（CLK)實現計數。反相器2〇4控制計數電路2〇3 開始或結束計數。 在輸出狀悲檢測電路202中，閂電路2〇2 a與時鐘脈衝 (CLK)同步暫存來自閂電路200的1位元資料。互斥或 (exclusive，）電路2〇28對問電路2〇〇及2〇2A的輸出進行互 斥或運算。 當閃電路200的輸出狀態發生改變，輸出狀態檢測電路 202產生一重定信號，送入計數電路2〇3的r端。 計數電路203是3位元計數電路，它透過輸出狀態檢測電 路202的重定信號重定。然後，計數電路2〇3開始對脈衝計 數。當時鐘脈衝的個數達到預先設定値N (N 2 2)，計數電 路203產生並輸出一控制信號到閂電路20〇的控制端G。在 548928 五、發明説明（9 控制信號的作用下，閂電路200直接輸出1位元資料，該資 料從1位元量化器12輸出並由此輸入閂電路2〇〇。 f制信號在高電位與低電位之間變化。當閂電路2〇〇的控 制端G爲低電位，則輸出端Q不會發生變化。即閂電路2〇〇 目前保持内部的資料狀態。當控制端〇爲高電位，閂電路 直接輸出資料，該資料由輸入端D入，從輸出端Q出。 時序圖3A到31給出了輸出反向抑制電路2〇的具體工作過 程。輸出反向抑制電路2 〇防止丨位元量化器的輸出信號在重 新反向抑制時期内被重新反向，這段時期從丨位元量化器Η 的輸出信號被反向開始計數，並由預設的時鐘脈衝個數^ 來表示。本實例把N設爲5,即N=5。圖3A所示的係隨時間 周期出現的時鐘脈衝（CLK)的時序圖。圖3B、3D、31?及扭（ ^ 王B-1、C-l、D-1及E-1)所示的係！位元量化器12輸出 信號也就是輸出反向抑制電路2〇輸入信號的各種類型。另 外，圖3C、3E、3G及31(見標注Β·2、c_2、〇_2及匕2)所示 的係輸出反向抑制電路20輸出信號的各種類型。 在圖3B、3D、3F及3H中，參考標注” Inh”代表重反向抑 制時期，在這段時間内，1位元量化器12的輸出信號在一次 反向後不會被重新反向。另外，，，R”表示重定計時，數位，，〇,· 、”1”、”2”、”3”及”4”表示重定後計數電路2〇3所計的時鐘 脈衝個數。Η立元量化器的輸出信號與時鐘脈衝同步保持相 同的電位，見圖3Β、3D、3F及3Η,其中的信號只在兩個電 位間變化，即高電位對應邏輯！，.低電位對應邏輯〇。圖扣 所TF的係1位元量化咨12的輸出信號，也就是圖2中閂電路 -12- 本紙駄额用中S S家料(CNS) Α4規格(21()Χ29^$ 五、發明説明（1〇 ) 1220々輸出，該信號在連續5個或5個以上的時鐘脈衝内保 途輯1或邏輯〇。 ’ 1私路122的幸則出k號（B-1)的回應見圖3B，信號（b_2)的 回應見圖3C 時刻問電路綱的輸人信號被反向，使電位 由低變咼，閂電路200的輸出對應反向並從輸出端q輸出， 此時閂電路202A繼續保持閂電路2〇〇的原輸出狀態。互斥 或電路202B對閂電路2〇〇及2〇2八互不相同的的輸出進行互 斥或運异。在重定信號的作用下，計數電路2〇3重定使計數 内=清除。在這一時刻，計數電路2〇3從輸出端的輸出一 低電位信號，該信號隨後被反相器204反相。因此，反相器 2〇4產生的高電位信號輸入計數電路2〇3的的觸發㈦ 端丁開始計數。 到t2時刻，當計數電路2〇3完成重定時刻後的$個時鐘脈 衝（CLK)的計數時，從輸出端Q2輸出一高電位信號送入閃 電= 200的控制端G。另外該高電位也送入反相器2〇4,在 此電位翻轉並送入計數電路2〇3的觸發端T。在反相器2〇4 的低電位信號的作用下，計數電路2〇3停止計數，以便 ‘、”ί輸出鬲電位信號給閂電路2 〇 〇的控制端G。因此，在q 1刻，閂電路200直接輸出信號，該信號由輸入端〇入，從 輸出端Q出。此時，閂電路200的輸入信號保持高電位，使 輸出端Q直接輸出高電位。 =t4時刻，當問電路2〇〇的輸入信號翻轉，由高電位變成 氐％位，计數電路203仍輸出高電位控制信號給閂電路2〇〇 的制端〇。_因此，輸入端D的變化將直接影響閂電路2〇〇 -13- 紙張尺度適财g國家標準(CNS) M規格(⑽χ 297公爱)
、輸出端Q。即輸出信號的電位由高變 刻)，互斥或電路202B產生一高，二錢。同時(即“時 電路203重定使n Λ & %上σ唬，透過該信號計數 始對時鐘脈衝（CLK)計數。 數U各2 03重新開 在Μ時刻重定後，計數電路2〇3 =刻達到五個。也就是當計時重定後， 冗成五個時鐘脈衝的計數後，產生-高電二制=元成 ::電路2°°的控制端〇。因此，輸入端D的信」=二 電路2〇〇的輸出端輸出。此時，輸入 ^直接仗閃 電路200的輸……〜 泰…低電位’使閃 /號保持低笔位。由於輸出端Q2輸出高電 、工 “ 2〇4產生的低電位輸入計數電路203的觸發 二。二二Γ數電細停止計數，以便繼續輸出高電位 的輸入信號由低時刻，閃電路200 旦^ 低"^翻轉“電位。輸人端D的變化直接 路扇的輸出^。即閃電路2GG的輸出信號相應 的k低電位變成高電位。 圖3D所不的係i位元量化器12的輸出信號（㈡），它來自 圖2中所示的問電路122，它在連續5個時鐘脈衝内保持邏輯 γ並在5個時鐘脈衝後保持邏輯〇。和問電路122輸出的信 號（C-1)相對應，輸出反向抑制電路2〇輸出的信號（Q)示於 圖3E中。上述信號（c]及匕2)示於圖3〇及儿中，輸出反向 抑制電路20的類似運作過程已在圖邛及^的信號（b_〗及 B-2)中描逑了。因此，對輸出反向抑制電路2〇的詳細工作 過程就不再累-述了。順便提及，關於其他輸入信號，如d“ 548928 五、發明説明（12 二2-二及Μ ’輸出反向抑制電路20的類似工作過程的 描述不於圖3F、3G、3H及31。 關於圖3 D，1位元晋仆哭】 ^ ^ .. 。12的輸出信號（C-1)在t7時刻從 爲低電位。到t7時刻，計數電路2。3僅完成重定 c ^ 時鐘脈衝（CLK)的計數。因此，即使信號 (C-1)攸同黾位變爲低電位 並不會改變。也的輸出信號在t7時刻 丄、，广尤疋問電路200的輸出信號仍保持高電位。 和時刻，當計數電路加完成5個時鐘 路的輸出信號才從高電位變成低電位 ： 203在t2時刻重定。 | 丁敦私峪 料刻t8,此時計數電路203在12時刻之後完成了5個時 數，1位元量化器12的輸出信號仍保持低 =由於問電路122的輸出信號不變，所以問電路2〇〇的 輸出也不變。即問電路的輸出仍保持低電位。 來=斤::L係1二元量化器12的輸出信號⑴-1)，該信號 來自閃私路122 ’在5個時鐘脈衝内料邏輯e G狀餘。也 ΓΓ二號(D-1)對應，輸出反向抑制電路2°輸出的信號 ::圖祀表明輸出反向抑制電路20的輸出信號跟 思化咨12的輸出信號的變化，那就是以 1 2的反向運作。 I αα 圖3F，當計數電路203重定時㈣過後，i位元量化哭a 的輸出信號在π時刻從高電位翻轉爲低電位。在t7 ^ = = 時刻後計數3個時鐘脈衝。因此，問電路綱 輸出以在-t7時刻仍保持高電位。到t2時刻，計數電路2〇3 裝 訂 本紙張尺沒^目s家標準 -15 548928 五、發明説明（13 完成5個時鐘脈衝的計數，1位元量化哭 電路200的輸入端D輸入並直接 ：：輪出信號從閃 !化心的輸出信號在㈣刻是低電位， ：：… 輸出信號也由高電位變成低電位 h路2〇〇的 ϊ 守°十蹈"2 Ω 2舌*今 到t9時刻，此時丨位元量化器12的 疋。 成高電位，在重定時刻t2之後計數電路電位翻轉 :衝。因此，問電路的輸出信號仍保持:電位兩=: 完成5個時鐘脈衝的計數，閃電路心 “號由低⑨位翻轉爲高電位，計數電路2们重定。 到tl〇時刻，計數電路203完成5個時鐘脈衝 路200的控制方式是：i位元量化哭 Π私 的輸出信號從閂電路 2〇〇的輸入端D輸入並直接從輸出端Q輸出。在u〇時刻，^ 位元量化器12的輸出仍保持高電位，因此閃電路2〇〇的輸出 相應的也是高電位。到⑴時刻’ 1位元量化器的輸出從高 電位翻轉成低電位’問電路200的輸出信號也相應的從高電 位翻轉成低電位。 接下來的圖3H所示的係丨位元量化器12的輸出信號（e」） ，在5個連續的時鐘脈衝内保持邏輯丨或〇狀態。與圖3h中 的信號（E-1)相對應，閂電路2〇〇產生及輸出的信號（E_2)見 圖31。圖31表明閂電路2〇〇在5個時鐘脈衝内將忽略i位元量 化备12輸出信號的變化，保持相同的電位（邏輯1或〇)，此 即爲輸出反向抑制電路2〇的反向運作。 圖3H中，當計數電路203atl時刻重定後，到t2〇時刻計 數電路203計數兩個時鐘脈衝。在t2〇時刻，H立元量化器j 2 -16 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ297公釐） 548928 五、發明説明（！4 :::出從高電位翻轉成低電位。丁 21時刻，〗位元量化器i2 ..^ * 軲成同电位。因爲計數電路203所計的脈
衝個數不到5個，所以, 土、 T 1時刻都處於重反向抑制時期 0因此，閂電路2〇〇對w立元 ' 俨咕A 里化σσ 12在t2〇及t21時刻的輸出 4遽的變化不作處理。正由 輪屮閂私路2〇〇的輸出端Q的 ，】出仏唬（E-2)在tl到t2l期間保持高電位。 到⑵時刻，計數電路2〇3完成5個時 時刻閃電路200的控制方式是： ：广22 從閃電路200的輸入端阶入並亩^化咨12的輸出信號 彻碎D輸入並直接從輸出端Q輸出。在t22 :广由於丨位元量化器12的輸出信號是高電位，因此閃電 〇〇的輸出也保持高電位。到t23時刻，ι位元量化㈣的 =::㈣轉成低電位，閃電路_的輸出信號也由高 兒U翻軺成低電位，計數電路2〇3重定。 t23時刻重定計時之後，到m時刻計數電路加 脈衝，此時1位元量化器12的輸出信號由低電位翻轉 成^位。12 3到12 4這段時間内屬於重反向抑制期間。因此 ’閃屯路2 0 0對12 4時刻i位元量化器i 2輸出信號的變化 。因此閂電路200的輸出信號保持低電位。 〜、 t23時刻重定計時之後，到t25時刻計數電㈣ 時鐘脈衝的計數，閂電路2〇〇的控制方式是· κ 爆信號從閃電路2。。的輸入端。輸:並= 犠出。在t25時刻，i位元量化器12的輸 ，因此閃電路200的輸出信號由低電位傲 问私位 計數電路203在t25時刻重定，炊後計數％位。另外’ …後4數電路203又開始計數。 -17- 本紙張尺度適财國时標準(CNS) Μ規格(21GX297公爱) 裝 訂 548928 A7
到t26時刻，丨位元量化器12的輸出信號再次從 轉成低電位。在t25m26_屬於重反向抑 =翻 :電路對啊刻丨位元量化器12的輸出信號二二， 略、。因、此問電路200的輸出信號仍保持高電位，而不、 時刻1位7C量化器12的輸出信號是否有變化。 紅上所述，本發明戴爾他.西格瑪調變器的特點是、 元量化器12的後面接有輸出反向抑制電路20。在 ： 向抑制電路20對1位元量化器12的輸出的⑽元數位信號二 翻轉進仃允許或禁止的選擇操作。即在i位元量化器12的輪 出信號翻轉之後的5個時鐘脈衝内，輸出反向抑制電路^ 禁止1位^數位信號被重反向。正由於此，然時鐘頻率增加 但，爾他·西格瑪調變器不必增加最大反向頻率。另外:這 使仔在1位π f化器12輸出信號的高功率切換開關中有減 小切換開關損耗的可能。那麼，就可能解決高速切換所引 起的電磁波輻射的問題。 圖4所示的係第一實例的另_個例子，它對輸出反向抑制 電路20A内部電路加以修正。與圖2所示的輸出反向抑制電 路20相比較，輸出反向抑制電路2〇a的特點是用移位暫存 备（shift register) 210及邏輯電路（即反向或電路）211代替 计數電路203及反相器2〇4。和計數電路2〇3類似，移位暫存 咨2 1 0及反向或電路2丨丨產生閂電路2⑼控制端g的控制信 唬’來決疋1位兀量化器丨2輸出信號的反向計時之後重反向 時間。輸出反向抑制電路2〇A的其他電路成分與輸出反向 抑制電路20相-同·’因此，爲避免重復，在本次説明中就不
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描述了。
裝 固4所示的輸出反向抑制電路2 Ο A中，閃電路2 〇 〇暫存1位 一里化π 12輸出#號，該仏號從閂電路12 2輸出並從輸入端 入出狀悲檢測電路2 0 2產生一表示問電路2 〇 〇輸出 L唬變化的狀態檢測信號。輸出狀態檢測電路202的狀態檢 測化號作爲輸入資料進入移位暫存器21〇。每個時鐘脈衝 (CLK)進入移位暫存器210，移位暫存器210移動1位元的輸 入資料。圖4所示的移位暫存器210·是（N])位（其中
。即移位暫存器21〇是4位的，按預定的順序排列爲、A 、Q2及Q3。反向或電路2n對移位暫存器210的Qg到Q3四位 進行或運算。 ' 與輸出反向抑制電路20類似，輸出反向抑制電路2〇a經 由閂電路122收到1位元量化器12輸出的“立元數位（即“立 元資料）信號。閃電路2〇〇暫時閂元資料，隨後該資料輸 出到鈿出狀怨檢測電路2〇2。在輸出狀態檢測電路2〇2中， 閂電路202A與時鐘脈衝（CLK)同步暫存閂電路2〇〇輸出的i 位元資料。互斥或電路2〇2β對閂電路2〇〇及2〇2a的輸出進 行互斥或運算。 反向或電路2 1 1產生一控制信號，它是基於移位暫存器 2 1 0收到狀態檢測信號而按時鐘脈衝（CLK)移位的四位 Q0-Q3而產生的。反向或電路211向閃電路2〇〇的控制端〇輸 出控制信號。這樣，閂電路200的控制方式是：位元量 化器12輸出的並輸入輸入端〇的1位元資料，在特定的時刻 直接從閂電路_200的輸出端Q輸出，該特定時刻是指在輸出 -19-
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^態檢測電路2G2的狀態檢測信號輸人移位暫存器21〇之後 時鐘脈衝計數到預設的數，N，的時刻。 電元量化器12的輸出信號進入輸入端〇並透過閃 ^ 子，此時輸出狀態檢測電路202監測閂電路2〇〇 的輸出狀態。當i位元量化器12的輸出信號發生變化，^ 路2〇0的輸出變化鍊輸出狀態檢測電路202檢測到 ，輸出狀態檢測電路2G2產±出_&態檢測信號來表示問: 路20:的輸出發生改變，該信號送入位的移位暫存器 。狀怨檢測信號的第一位是位於移位暫存器2 i 〇的最低位 Qo位元，然後每個時鐘脈衝（CLK)向左移一位元。最初， Q3到Q〇四位的排列是0, i”，每隔一個時鐘脈衝數1 的位置依次向左移。只要移位暫存器2丨〇的Q3到四位含有 數1，反向或電路21 1的輸出一定是低電位。當狀態檢測信 號進入移位暫存器210之後完成5個時鐘脈衝的計數，…到
Qo所有的四位都是〇(對應爲低電位），使反向或電路211的 輸出變成高電位。 Q此反向或笔路211輸出一向電位（或邏輯1)的控制信 號，送入閂電路200的控制端G。因此，當狀態檢測電路輸 入私位暫存器2 1 0之後時鐘脈衝計數到預設的値’N，（其中n =5)時’閂電路2〇〇在控制信號的控制下以這樣的方式工作 :1位元量化器12的輸出信號進入輸-入端d直接從閂電路 200的輸出端Q輸出。 基本上，戴爾他-西格瑪調變器包含一積分電路1 〇、1位 元量化器12、反相器14及加法器16，見圖1。積分電路1〇 對加法器1 6輸出相加結果進行積分運算，1位元量化器j 2 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 瓢 548928 A7 B7 五、發明説明（18 ) 對積分電路H)的積分結|量化並輸出i位元數位信號。反相 器l4f=M位元數位信號延遲一個取樣時間並將其極性反向 。然後，加法器16把反相器14的輸出及㈣輸入端100的類 比輸入信號相加，產生相加結果並送入積分電路10。第二 實例的特點是在1位元量化器12及信號輸出端1〇1(數位产 號在此輸出）之間增加一輸出反向抑制電路20。特別的係: 輸出反向抑制電路20防止丨位元量化器12的輸出信號在重 新反向抑制期間被重新反向，該斯間相當於輸出信號被反 向之後的預設，N，（N2 2)個時鐘脈衝。這樣，i位元量化哭 12輸出的i位元數位信號透過輸出反向抑制電路“的輸= 反向抑制過程並送入反相器14及信號輸出端1〇1。根據圖工 所示的結構，第一實例的戴爾他-西格瑪調變器具有實現類 比到數位轉換的能力，並能增加取樣頻率而不增加與丨位元 量化器12相應的時脈式比較器的1位元資料的反向頻率。 接下來，第二實例的戴爾他_西格瑪調變器的描述見圖5 及圖6。圖5所示的係第二貫例的戴爾他_西格瑪調變器的整 體結構，它用了三個切換式電容積分器。戴爾他-西格瑪調 變器中所用的切換式電容積分器的數量並不局限於三個。 因此，第一貫例的戴爾他-西格瑪調變器也可以設計爲只用 一個切換式電容積分器。 在圖5所示的戴爾他-西格瑪調變器中，三個切換式電容 積分器32、34及3 6經由三個加法器31、33及35串列連接。 輸入仏號輸入端1 02的一類比信號經由加法器3 1送入切換 式電容積分器-32。也就是説，類比輸入信號被切換式電容 -21 本纸張尺度適财關家標準(CNS) A4規格(210X297公爱） 裝 訂 548928 A7 ------5L_______ 五、發明説明（19—) --- 積分器32、34及36依次積分。然後丨位元量化器37把切換式 電客積分器36的積分結果量化，依次產生1位元數位信號' 1位兀量化器37後面有一輸出反向抑制電路12〇，用來防止1 位兀量化器37的輸出信號在重新反向抑制期間被重新反向 ’ $亥期間相當於輸出信號被反向之後的預設，N，（n $ 2)個時 鐘脈衝。於是，輸出反向抑制電路12〇產生丨位元數位信號 ，經過輸出反向抑制過程從信號輸出端1〇3輸出。另外，延ϋ 遲電路38延遲一取樣時間後將輸出反向抑制電路12〇輸出 的1位元數位信號反饋。作爲反饋資料反饋到加法器3 ^。 特別的係，加法器3 1計算信號輸入端丨〇2輸入的類比信號 及從延遲電路38輸出的反饋資料之間的差値。該差値在切 換式電容積分器32處積分，積分結果送入加法器33。加法 器33計算切換式電容積分器32的積分結果與反饋資料之間 的差値。該差値在切換式電容積分器34處積分，積分結果 送入加法器35。加法器35計算切換式電容積分器34的積分 結果與反饋資料之間的純。該差値在㈣式電容積分器 36處積分，積分結果送入含有基於時鐘脈衝（clk)的時脈式 比㈣的m元量化器37。i位元量化器37對切換式電容積 分器36的積分結果量化以產生串列位元（sedai_bit)信號序 列，該信號繼續送入輸出反向抑制電路12〇。 如前所述，輸出反向抑制電路12〇防止丨位元量化器37的 輸出k號在重新反向抑制期間被重新反 輸出信號被反向之後的預設，N，(N—鐘脈；:：；： 輸出反向抑制-電路12〇連續產位元數位㈣，該信號經 22- x 295 釐） 國國家標準(CNS) A4規格(2$ 548928 A7
k輸出反向抑制過程’並且是以似量化器37輸出 位元信號序列爲基準。從輸出反向抑制電路12〇輸出的“立 讀位信號在延遲電路38内延遲_取樣時間並作爲反 料分別送入加法器3 1、3 3及3 5。 ' 圖6所示的係圖5中切換式電容積分器％的内部結構。且 體的説，圖6所示的切換式電容積分器％是採用cm〇s運算 放大器50的微分（differential)輸出型的切換式電容積分器。 在圖6中，四個切換式元件su、犯、⑴、su及兩°個 電容Cll、C12接在CMOS運算放大器的反相輸入端，而四 個切換式元件S21、S22、S23、S24及兩個電容C21、C22 接在CMOS運算放大器50的同相輸入端。標注51及52表示的 係運算放大器的限幅電路。圖6中所示的切換式電容積分器 3 6的結構是眾所周知的，因此就不累述了。 另外，第二實例的戴爾他_西格瑪調變器所用的輸出反向 抑制電路120與前述輸出反向抑制電路2〇類似，其内部結構 的例子分別示於在圖2及圖4。因此，輸出反向抑制電路 的内部結構就不累述了。 基本上，第二實例的戴爾他_西格瑪調變器使用經由三個 加法器31、33及35串列連接的三個切換式電容積分器32、 34及36,以便積分結果被1位元量化器量化從而依次產生 1位元數位信號。然後，延遲電路38延遲丨位元量化器37輸 出的1位元數位信號一個取樣時間，以便”延遲，，的數位信號 作爲反饋資料被反饋。加法器31將.信號輸入端1〇2的類 號及反饋信號相加，其結果送入切換式電容積分器32。加 -23- B7 五、發明説明（21 ) 去备33把反饋L 5虎與切換式電容積分器Μ的積分結果相加 一。果运人切換式電容積分器34。加法器35把反饋信號 與切換式電容積分器34的積分結果相加，其結果送入切換 式電容積分器36。第-每& ^ 、 弟一貝例的特點是在1位元量化器37後面 接有一輸出反向抑制雷& !。Α ^ , 到％路120，其中輸出反向抑制電路120 防止1位元量化器37的輸出信號在重新反向抑制期間被重 新反向，孩期間相當於輸出信號被反向之後的預設Ν ^ 2)個時鐘脈衝。於异 —曰 。 二 、 《 1位兀f化器3 7輸出的1位元數 背於：、二、輻出反向抑制過程後，送入延遲電路38及信 唬輸出端103。由於在1位元哥 m * 採用—輸出反向 P制书路120 ’弟-貫例的戴爾他_西格 ”獅轉換的能力，並能增加取樣頻率 ;…化器37對應的時脈式比較器的1位元資料的反向頻 2於本發明可在不脱離其基本特徵的精神下q種 ’因，本f明的實例是説明性的而非限定性的，因:： *明的la圍是透過所附的申請專利範圍而不、^ 的描述來定義的，在申請專利範圍的範圍内的=^先前 應包含在申請專利範圍内。 有改k都 紙張尺度A4規格(2脱挪公釐)
Claims (1)
- 548928申請專利範圍 2. 經濟部智慧財產局員工消費合作社印製 種戴爾他’格瑪調變器，包括： 疔刀私路，用來對輸入類比信號積分； :位兀里化器，用來對積分電路的積分結果量 屋生1位元數位信號； 化 =出反向抑制電路，用來防止i位元量化器的 新反向抑制期間被重新反向，該期間相去於： 量化器的輸出信號被反向之後的預 二： 時鐘脈衝； ViN = 2)個 一延遲電路，用來延遲該丨位 向抑制電路輪+ y 則自邊輸出反 ;及 ，—個取樣時間’使該延遲的信號反馈 ，：=:把反饋的延遲信號與輸入的類比信號相加 卫把、、、σ果运入該積分電路。 一種戴爾他**西格瑪調變器，包括： 分；刀換式％谷積分器’用來實現對輸入類比信號的積 果旦量化器，用來對該切換式電容積分器的積分結 里化以屋生1位元數位信號·， ::出反向抑制電路，用來防止i位元量化器的輸出信 ::在”抑制期間被重新反向，該期間相當於該丨 :兀！化器的輸出信號被反向之後的預設，N 時鐘脈衝； -延遲電路，用來延遲該m.元數位信號，由該輸出反 。巾制電路輸出’―個取樣時間，使延遲的信號反馈；及 以 (請先閱讀背面之注意事項再填寫本頁) r服—————— 訂---------線丨- 本紙張 -25 A4規格（210 X 297公爱） 548928申請專利範 經濟部智慧財產局員工消費合作社印製 ，並：：：、:把反饋的延遲信號與輸入的類比信號相加 3 〜果迗入切換式電容積分器。 該輸出弟1或2項之戴爾他-西格瑪調變器，其中 徇出反向抑制電路包括·· —Ζ %路二用來暫存1位元量化器的輸出信號； 使輸Hi態檢測電路，用來檢測閃電路輸出的變化， 怨檢測電路產生一狀態檢測信號來表于P + 的輸出發生變化，及 《表4电路 —計數器電路，用以f $舌 脈衝數目……计异#信號重置之後的時鐘 器電路4產Γ:ί達到預設的，Ν'値_2)時，該計數 位元量二Γ二 以控制該問電路直接輸出該1 兀里化态的輸出信號。 4·=Γ利範圍第1或2項之戴爾他-西格瑪調變器，-中 琢輛出反向抑制電路包括： /、甲 一閃電路’用來暫存i位元量化器的輸出信號； —輸出狀態檢測電路，用來檢測問電路輸出°的_化， =狀態檢測電路產生一狀態檢測信號來表示 的輛出發生變化； ^叫）位（其中NS2)的移位暫存器，用來在其最低位 =入减態檢測信號並在每到達—個時鐘脈 移動一位，及 一邏輯電路，用以當時鐘脈衝個數計數的預設値,N,計 數完成時，當該移位暫存器從該輸出狀態檢測^輸1 該狀態檢測信號時，基於該移位暫存器的該^進 __ -26- 本紙張尺度適用中國國家標準（CNS)A4規格（21Q χ 29? -------訂---------線！ (請先閱讀背面之注意事項再填寫本頁) 548928 A8 B8 C8 D8 六、申請專利範圍 行邏輯運算以產生控制信號，因此該控制信號會控制該 閂電路直接輸出1位元量化器的輸出信號。 5. 如申請專利範圍第1或2項之戴爾他-西格瑪調變器，其中 該預設數’Nt爲五。 6. 如申請專利範圍第4項之戴爾他-西格瑪調變器，其中該 邏輯電路是一反或電路，當對應數字1的該狀態檢測信號 依序移動經過從該移位暫存器的（N-1)位的最高位元時 ，當時鐘脈衝個數計數的預設値’Nj該狀態檢測信號輸 入至該移位暫存器的最低位元之後計數完成時，會輸出 邏輯1。 (請先閱讀背面之注意事項再填寫本頁) ----- 線—申 經濟部智慧財產局員工消費合作社印製 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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