CN110022157B - 信号处理装置和δ-σ调制器 - Google Patents

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Abstract

本发明提供一种信号处理装置和Δ‑Σ调制器,信号处理装置包括多位元量化器，用于量化模拟输入以产生包括多个码段的多位元输出码，多个码段包括第一码段和第二码段，其中，该多位元量化器在完成该第一码段的确定之前完成该第二码段的确定；和处理电路，用于根据该多个码段分别产生多个数字输出，该多个数字输出包括从该第一码段衍生出来的第一数字输出和从该第二码段衍生出来的第二数字输出，其中，该处理电路在接收来自该多位元量化器的该第一码段之前接收来自该多位元量化器的该第二码段，以及，该第一数字输出与该第一码段之间的第一传递函数不同于该第二数字输出与该第二码段之间的第二传递函数。采用本发明，具有低延迟且系统稳定性好的优点。

Description

信号处理装置和Δ-Σ调制器
技术领域
本发明涉及模拟至数字转换技术，以及更特别地，涉及一种用于将不同的传递函数(transfer functions)应用于多位元输出码的多个码段(code segments)的信号处理装置和Δ-Σ调制器，该多位元输出码的该多个码段被多位元量化器顺序地确定并输出。
背景技术
在典型的Δ-Σ调制器中，内部量化器的位数(bit number)通常与反馈数字至模拟转换器(digital-to-analog converter，DAC)的输入的位数相同。当内部量化器的位数增加时，完成电压至数字转换将消耗更多的延迟。在以顺序方式操作的典型多位元量化器中，最高有效位(most significant bits，MSB)将最先就绪，而最低有效位(leastsignificant bits，LSB)将以更长的等待时间完成。由于LSB信息会延长Δ-Σ调制器的环路延迟，因此，在使用多位反馈DAC的Δ-Σ调制器中实现高速过量环路延迟(excess loopdelay，ELD)补偿环路路径是迫切的。
发明内容
有鉴于此，本发明的目的之一在于提供一种用于将不同的传递函数应用于多位元输出码的多个码段的信号处理装置和相关的Δ-Σ调制器，具有低延迟、性能稳定性好的优点。
根据本发明的一些实施例,提供了一种信号处理装置,包括多位元量化器和处理电路。多位元量化器用于量化模拟输入以产生多位元输出码，该多位元输出码包括多个码段，该多个码段包括第一码段和第二码段，其中，该多位元量化器在完成该第一码段的确定之前完成该第二码段的确定。处理电路用于接收来自该多位元量化器的该多个码段，且根据该多个码段分别产生多个数字输出，该多个数字输出包括从该第一码段衍生出来的第一数字输出和从该第二码段衍生出来的第二数字输出，其中，该处理电路在接收来自该多位元量化器的该第一码段之前接收来自该多位元量化器的该第二码段，以及，该第一数字输出与该第一码段之间的第一传递函数不同于该第二数字输出与该第二码段之间的第二传递函数。
根据本发明的另一些实施例，提供了一种Δ-Σ调制器，其中，该Δ-Σ调制器包括如上所述的信号处理装置，以及，该信号处理装置的多位元量化器位于该Δ-Σ调制器的前馈路径上，该处理电路位于该Δ-Σ调制器的反馈路径上。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本发明。
图1是根据本发明实施例示出的第一信号处理装置的示意图。
图2是根据本发明实施例示出的用于根据输入的码段生成数字输出的一数字信号处理电路的示意图。
图3是根据本发明实施例示出的用于根据输入的码段生成数字输出的另一数字信号处理电路的示意图。
图4是根据本发明实施例示出的第二信号处理装置的示意图。
图5是根据本发明实施例示出的第三信号处理装置的示意图。
图6是根据本发明实施例示出的使用所提出的反馈设计的Δ-Σ调制器的示意图。
图7是根据本发明实施例示出的使用所提出的反馈设计的Δ-Σ调制器的示意图。
在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。
文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。
图1是根据本发明实施例示出的第一信号处理装置的示意图。信号处理装置100可被使用在各种应用中，包括Δ-Σ调制器，音频回放系统等。如图1所示，信号处理装置100包括多位元量化器(用“QTZ”表示)102，处理电路104，数字至模拟转换电路106，以及多个组合电路108和110。多位元量化器102用于(或被布置为)对模拟输入QIN(例如，电压电位)进行量化，以产生多位元输出码103(例如，该电压电位的数字码表示)。多位元输出码103包括多个码段CS1-CSN，其中，多个码段CS1-CSN中的每一个包括一个或多个位元。作为一种示例，多个码段CS1-CSN的数量可等于2(即，N＝2)，码段CS1由多位元输出码103的多位元最低有效位(LSBs，指多位元输出码的多个较低阶位，例如，假设多位元输出码共8位，则可将第0至3位视为多位元最低有效位)组成，以及，码段CS2由多位元输出码103的多位元最高有效位(MSBs，指多位元输出码的多个较高阶位，其中，多位元最高有效位中的每个位的阶数高于多位元最低有效位中的每个位的阶数，例如，假设多位元输出码共8位，则可将第4至7位视为多位元最高有效位)组成。在另一示例中，多个码段CS1-CSN的数量可等于3(即，N＝3)，码段CS1由多位元输出码103的多位元最低有效位(LSBs，例如，假设多位元输出码共9位，则可将第0至5位视为多位元最低有效位)的较低阶位(lower-order bit，如第0至2位)组成，码段CS2由多位元输出码103的该多位元最低有效位(LSBs)的较高阶位(higher-order bit，如第3至5位)组成，以及，码段CS3由多位元输出码103的多位元最高有效位(MSBs，例如，假设多位元输出码共9位，则可将第0至5位视为多位元最低有效位，第6至8位视为多位元最高有效位)组成。简而言之，本发明对多位元输出码103的分割(partitioning)没有限制。
在本实施例中，当对在当前的采样时钟周期中被采样的模拟输入QIN进行量化时，多位元量化器102以顺序方式确定并输出模拟输入QIN的多个码段CS1-CSN。更特别地，多位元量化器102逐个(one by one)解析(resolve)该多个码段CS1-CSN，并且逐个地解析相同码段中的位元。例如，多位元量化器102是基于逐次逼近寄存器(successive approximationregister，SAR)的量化器。在N＝2的情况下，多位元量化器102在完成码段CS1(其由多位元输出码103的LSB组成)的确定之前完成对码段CS2(其由多位元输出码103的MSB组成)的确定。在N＝3的情况下，多位元量化器102在完成码段CS2(其由多位元输出码103的多位元LSB的较高阶位组成)的确定之前完成对码段CS3(其由多位元输出码103的多位元MSB组成)的确定，并在完成码段CS1(其由多位元输出码103的多位元LSB的较低阶位组成)的确定之前完成对码段CS2(其由多位元输出码103的多位元LSB的较高阶位组成)的确定。由于多位元量化器(例如，基于SAR的量化器)102以顺序方式确定并输出码段CS1-CSN，因此组合电路110被配置为将前面的多位元量化器102顺序提供的码段CS1-CSN组合，并输出数字输出DOUT至后续的处理电路(未示出)，其中，该数字输出DOUT包含完整的(complete)多位元输出码103(即CSN，...，CS1)。
处理电路104被布置为接收来自多位元量化器102的码段CS1-CSN，并且还被布置为根据码段CS1-CSN分别生成多个数字输出D1-DN。在本实施例中，处理电路104通过在数字信号处理电路105_1-105_N上将不同的传递函数H1(z)-HN(z)应用于码段CS1-CSN来产生数字输出D1-DN。如图1所示，一数字输出D1是从码段CS1衍生出来的，以及，另一数字输出DN是从码段CSN衍生出来的，其中，处理电路104在接收来自多位元量化器102的码段CS1之前接收来自多位元量化器102的码段CSN，以及，数字输出D1与相关的码段CS1之间的传递函数H1(z)不同于数字输出DN与相关的码段CSN之间的传递函数HN(z)。
数字至模拟转换电路106包括多个数字至模拟转换器(DAC)107_1-107_N，其被布置为接收来自处理电路104的数字输出D1-DN，并将数字输出D1-DN分别转换为模拟输出A1-AN。组合电路108被布置为通过组合DAC 107_1-107_N的模拟输出A1-AN来产生并输出模拟输出AOUT。
如上所述，数字信号处理电路105_1-105_N被布置为分别具有传递函数H1(z)-HN(z)。根据实际的设计考虑，一数字信号处理电路可以是记忆系统(其在任意时间上的输出信号取决于其输入信号的一个或多个过去值)或无记忆系统(其在任意时间上的输出信号取决于其输入信号的当前值)，具体地，本发明不做限制。
图2是根据本发明实施例示出的用于根据码段输入生成数字输出的一数字信号处理电路的示意图。图1中所示的一个或多个数字信号处理电路105_1-105_N可利用图2中所示的数字信号处理电路200来实现。例如，数字信号处理电路200是记忆系统(其在任意时间上的输出信号取决于其输入信号的一个或多个过去值)。数字信号处理电路200包括多个基于延迟的电路202_1,202_2，...，202_n和组合电路204。相同的码段输入(例如，图1中所示的码段CS1-CSN中的其中一个)被输入到基于延迟的电路202_1-202_n的每一个中。基于延迟的电路202_1-202_n的每一个包括乘法电路(multiplier circuit)206和延迟电路(delaycircuit)208，其中，乘法电路206被设置为应用加权因子至码段输入，以及，延迟电路208被设置为应用延迟量至码段输入。例如，加权因子是从组{α1,α2,...,αn}中选出的。再例如，延迟量是从组{β1,β2,...,βn}中选出的。数字输出和码段输入之间的传递函数H(z)可以使用以下公式表示。H(z)＝α1·z-β1+α2·z-β2+...+αn·z-βn (1)
应当注意的是，根据实际的设计考虑，组{α1,α2,...,αn}中的加权因子αi(1≤i≤n)可以是正值，负值或零值；以及，组{β1,β2,...,βn}中的延迟量βi(1≤i≤n)可以是分数值(fractional value，亦称为小数值)或整数值(integer value)。本领域普通技术人员应该容易理解，数字信号处理电路200能被适当地修改为具有任何期望的传递函数H(z)，本发明实施例对此不做限制。
图3是根据本发明实施例示出的用于根据码段输入生成数字输出的另一数字信号处理电路的示意图。图1中所示的一个或多个数字信号处理电路105_1-105_N可利用图3中所示的数字信号处理电路300来实现。在本实施例中，数字信号处理电路300是无记忆系统(其在任意时间上的输出信号取决于其输入信号的当前值)，以及，数字信号处理电路300是使用直接通路(direct path)302实现的，该直接通路302被布置为将码段输入(例如，图1中所示的码段CS1-CSN中的其中一个)直接作为数字输出进行输出。因此，码段输入和数字输出之间的传递函数H(z)是常数(例如，H(z)＝1)。应当说明的是，本发明实施例并不限于常数为1的情形，其可以是其它任意整数或分数，具体地，本发明实施例不做限制。
图4是根据本发明实施例示出的第二信号处理装置的示意图。信号处理装置400基于图1中所示的电路架构。信号处理装置400包括多位元量化器402(用“QTZ”表示)，处理电路404，数字至模拟转换电路406，以及多个组合电路408和410。在本实施例中，多位元输出码403被划分为两个码段CSMSB和CSLSB，其中，码段CSMSB由多位元MSB组成，而码段CSLSB由多位元LSB组成。例如，多位元量化器402是基于6位SAR的量化器，其产生表示模拟输入QIN(在当前采样时钟周期中被采样的电压电位)的6位元输出码{b5，b4，b3，b2，b1，b0}，码段CSMSB是6位元输出码的较高阶部分{b5，b4，b3}，以及，码段CSLSB是6位元输出码的较低阶部分{b2，b1，b0}。多位元量化器402逐个地解析码段CSMSB和CSLSB，并且逐个地解析相同码段CSMSB/CSLSB中的多个位元。由多位元量化器402顺序确定并输出的码段CSMSB和CSLSB在组合电路410处被组合，然后同时从组合电路410处输出，使得完整的多位元输出码403(例如，{b5，b4，b3，b2，b1，b0})作为数字输出DOUT从组合电路410输出。
由于多位元输出码403被划分为两个码段CSMSB和CSLSB，因此，处理电路404具有两个数字信号处理电路405_1和405_2，数字信号处理电路405_1和405_2具有不同的传递函数HLSB(z)和HMSB(z)。在本实施例中，数字信号处理电路405_1和405_2是基于延迟的电路，每个电路可以是记忆系统，其在任意时间上的输出信号取决于其输入信号的一个或多个过去值。因此，传递函数HLSB(z)和HMSB(z)都不是常数。
由于多位元输出码403被划分为两个码段CSMSB和CSLSB，因此，数字至模拟转换电路406包括两个数字至模拟转换器(用“DACLSB”和“DACMSB”表示)407_1和407_2。组合电路408通过组合数字至模拟转换器407_1和407_2的模拟输出ALSB和AMSB来产生并输出模拟输出AOUT。
图5是根据本发明实施例示出的第三信号处理装置的示意图。信号处理装置500也是基于图1中所示的电路架构。信号处理装置400和500之间的主要区别在于：处理电路504包括直接通路505，该直接通路505被布置成直接将码段CSMSB传输到数字至模拟转换器407_2，使得相关的传递函数HMSB(z)是常数(例如，HMSB(z)＝1)。在本实施例中，从多位元量化器402输出的码段CSMSB被直接输入到数字至模拟转换器407_2，而没有施加额外的延迟量和/或附加的加权因子，而从多位元量化器402输出的码段CSLSB在通过附加的延迟量和/或附加的加权因子处理之后才被输入到数字至模拟转换器407_1。
信号处理装置100/400/500可以在各种应用中使用，包括Δ-Σ调制器，音频回放系统等。例如，以Δ-Σ调制器为例，多位元量化器102/402是位于前馈路径(feed-forwardpath)上的内部量化器，而处理电路104/404/504，数字至模拟转换电路106/406和组合电路108/408位于反馈路径(feedback path)上。使用所提出的信号处理装置100/400/500的Δ-Σ调制器的进一步细节将参考附图进行描述。
图6是根据本发明实施例示出的使用所提出的反馈设计的Δ-Σ调制器的示意图。Δ-Σ调制器600包括前馈电路(feed-forward circuit)602(也可称为前馈路径)和反馈电路(feedback circuit)604(也可称为反馈路径)。前馈电路602包括积分电路(integratorcircuit)611，多位元量化器(用“QTZ”表示)612和组合电路613。在本实施例中，积分电路611可以使用具有环路传递函数H(s)的一阶环路滤波器来实现；以及，多位元量化器612可以使用以顺序方式操作的基于SAR的量化器来实现。为了清楚和简单起见，假设模拟输入QIN(例如，在当前的采样时钟周期中被采样的电压电位)的多位元输出码被划分为两个码段，包括由多位元MSB组成的码段CSMSB和由多位元LSB组成的另一码段CSLSB，但本发明并不限于此示例情形。积分电路611用于根据模拟输入V1和环路传递函数H(s)产生模拟输出V2。多位元量化器612被配置为对模拟输入QIN进行量化以产生具有两个码段CSMSB和CSLSB的多位元输出码，其中，这两个码段被顺序地确定和输出。多位元量化器612逐个地解析码段CSMSB和CSLSB，并且逐个地解析相同码段CSMSB/CSLSB中的位元。组合电路613用于将前面的多位元量化器612顺序提供的码段CSMSB和CSLSB进行组合，并将包含完整的多位元输出码(CSMSB，CSLSB)的数字输出DOUT输出到后续的处理电路(未示出)。
反馈电路604包括多个处理电路614和615，多个数字至模拟转换电路616和617，以及多个组合电路618和619。由于模拟输入QIN的多位元输出码被划分为两个码段CSMSB和CSLSB，因此，处理电路614包括两个数字信号处理电路620_1和620_2，用于将传递函数H1,LSB(z)和H1,MSB(z)分别应用于码段CSLSB和CSMSB；处理电路615包括两个数字信号处理电路621_1和621_2，用于将传递函数H2,LSB(z)和H2,MSB(z)分别应用于码段CSLSB和CSMSB；数字至模拟转换电路616包括两个数字至模拟转换器(用“DAC1,LSB”和“DAC1,MSB”表示)622_1和622_2，用于将数字信号处理电路620_1和620_2的数字输出转换成模拟输出；以及，数字至模拟转换电路617包括两个数字至模拟转换器(用“DAC2,LSB”和“DAC2,MSB”表示)623_1和623_2，用于将数字信号处理电路621_1和621_2的数字输出转换成模拟输出。
作为示例而非限制，多位元量化器612可以由前面描述的多位元量化器102/402实现，处理电路614/615可以由前面描述的处理电路104/404/504实现，数字至模拟转换电路616/617可以由前面描述的数字至模拟转换电路106/406实现，以及，组合电路618/619可以由前面描述的组合电路108/408实现。
处理电路614和数字至模拟转换电路616位于外部回路(outer loop)上，使得数字至模拟转换器622_1和622_2的模拟输出在组合电路618处被组合。由于组合电路618位于积分电路611的输入端口处，因此，组合电路618通过从模拟输入VIN中减去数字至模拟转换器622_1和622_2的模拟输出来更新模拟输入V1，模拟输入VIN可以是采样和保持电路(未示出)的输出，该采样和保持电路根据具有采样时钟频率Fs(或采样时钟周期Ts，其中Ts＝1/Fs)的采样时钟CK_S操作。具体地，在组合电路618处，Δ-Σ调制器600的模拟输入VIN与数字至模拟转换器622_1和622_2的模拟输出相组合。
处理电路615和数字至模拟转换电路617位于内部回路(inner loop)处，使得数字至模拟转换器623_1和623_2的模拟输出在组合电路619处被组合。由于组合电路619位于多位元量化器612的输入端口和积分电路611的输出端口之间，因此，组合电路619通过从模拟输出V2中减去数字至模拟转换器623_1和623_2的模拟输出来更新模拟输入QIN。具体地，积分电路611的模拟输出V2在组合电路619处与数字至模拟转换器623_1和623_2的模拟输出相组合。
在第一示例性的Δ-Σ调制器设计中，位于内部回路处的数字至模拟转换电路617和处理电路615可以被配置为采用所提出的反馈设计，其将所有码段CSMSB和CSLSB(所有码段CSMSB和CSLSB是针对当前采样时钟周期中的相同模拟输入QIN确定的)反馈到Δ-Σ调制器600的前馈路径，其中，码段CSMSB被首先反馈，以保持系统稳定性，而码段CSLSB被随后反馈，以实现比直接丢弃码段CSLSB的情形要好的信号量化噪声比(Signal-to-Quantization-NoiseRatio，SQNR)。应当注意的是，传递函数H2,MSB(z)不同于传递函数H2,LSB(z)，以及，传递函数H2,MSB(z)和H2,LSB(z)被适当地设计以提供用于噪声整形的高通频率响应。由于多位元量化器612消耗更多的等待时间来解析LSB信息，因此，码段CSMSB和CSLSB被多位元量化器612顺序地确定和输出。在该示例性的Δ-Σ调制器设计中，多位元量化器612根据采样和保持电路(未示出)使用的相同采样时钟CK_S进行操作，以及，码段CSMSB和CSLSB在不同的采样时钟周期中被反馈，其中，码段CSMSB早于码段CSLSB反馈。用于产生一个多位元输出码的模拟输入QIN(例如，一个被采样的电压电位)的量化在当前采样时钟周期中开始，以及，表示该模拟输入QIN的MSB信息的码段CSMSB能够被多位元量化器612在当前采样时钟周期中全部解析，而表示该模拟输入QIN的LSB信息的码段CSLSB不需要在该当前采样时钟周期中反馈到前馈路径(例如，码段CSLSB可以在当前采样时钟周期解析出来但是比CSMSB慢且不反馈到前馈路径；或是在下一次采样周期时钟才解析出来)。例如，在用于生成一个多位元输出码的模拟输入QIN(例如，一个被采样的电压电位)的量化所开始的当前采样时钟周期中反馈码段CSMSB，而码段CSLSB在晚于该当前采样时钟周期的采样时钟周期中被反馈。换句话说，在数字信号处理电路621_1处，将非零延迟量应用于码段CSLSB确保了码段CSLSB不(或不需要)在当前采样时钟周期中提供给数字至模拟转换器623_1。
在当前采样时钟周期中没有被反馈的码段CSLSB所贡献的带内截断误差被环路传递函数H(s)所抑制，而且，还被传递函数H2,MSB(z)和H2,LSB(z)刻意增加的传递函数进一步抑制，其中，该附加的传递函数能够将截断误差整形到高频带。此外，由于通过该附加的传递函数抑制截断误差能够实现较低的带内噪声基底(in-band noise floor)，因此，内部回路中的速度要求不受内部量化器的LSBs的输出速率的限制。
在一内部回路反馈设计中，传递函数H2,MSB(z)和H2,LSB(z)之间的差异包括至少一个非零延迟量，其可以是采样时钟周期Ts的整数倍。例如，H2,MSB(z)＝1，H2,LSB(z)＝2·z-1-z-2。传递函数H2,MSB(z)不施加非零延迟量，而传递函数H2,LSB(z)施加的每个非零延迟量确保了输出码段CSLSB不(或不需要)在开始模拟输入QIN的量化的当前采样时钟周期中输出。再例如，H2,MSB(z)＝z-1/2，以及，H2,LSB(z)＝2·z-3/2-z-5/2。由传递函数H2,MSB(z)施加的非零延迟量确保了码段CSMSB仍然在开始模拟输入QIN的量化的当前采样时钟周期中输出。另外，由传递函数H2,LSB(z)施加的每个非零延迟量确保了不(或不需要)在开始模拟输入QIN的量化的当前采样时钟周期中输出码段CSLSB。当MSB DAC路径和LSB DAC路径之间的时间差等于1*Ts时，相关联的噪声传递函数(noise transfer function，NTF)可以表示为(1-z-1)2。
在另一内部回路反馈设计中，传递函数H2,MSB(z)和H2,LSB(z)之间的差异包括至少一个非零延迟量，其是采样时钟周期Ts的非整数倍(non-integer multiple，即小数倍)。以这种方式，由于更高的等效操作速度，可以增强整形能力，从而提高SQNR。特别地，由于在所实现的传递函数(该传递函数是通过MSB DAC路径和LSB DAC路径之间的分数采样时钟周期实现的)的较高等效操作速度下，由当前采样时钟周期中未反馈的码段CSLSB所贡献的截断误差可以被整形到更高的频带。例如，H2,MSB(z)＝z-1/2，以及，H2,LSB(z)＝2·z-1-z-2。传递函数H2,LSB(z)施加的非零延迟量确保码段CSMSB仍然在模拟输入QIN的量化开始的当前采样时钟周期中输出。另外，由传递函数H2,LSB(z)施加的每个非零延迟量确保码段CSLSB不需要在模拟输入QIN的量化开始的当前采样时钟周期中输出。当MSB DAC路径和LSB DAC路径之间的时间差异等于0.5*Ts时，相关的噪声传递函数(NTF)可以表示为(1-z-1/2)2，其提供了更好的噪声整形能力。传递函数H2,MSB(z)和H2,LSB(z)之间的差异包括至少一个非零延迟量，非零延迟量为整数倍TS或是半周期，在电路上具有易于实现的优点。
在第二示例性的Δ-Σ调制器设计中，位于外部回路的数字至模拟转换电路616和处理电路614可以被配置为采用所提出的反馈设计，其中，传递函数H1,MSB(z)不同于传递函数H1,LSB(z)，以及，传递函数H1,MSB(z)和H1,LSB(z)被适当地设计以提供用于噪声整形的高通频率响应。如上所述，码段CSMSB和CSLSB由多位元量化器612顺序地确定和输出，以及，多位元量化器612根据采样和保持电路(未示出)使用的相同采样时钟CK_S进行操作。码段CSMSB先于码段CSLSB反馈到前馈路径。例如，H1,MSB(z)＝z-1，H1,LSB(z)≠z-1。因此，由于H1,MSB(z)＝z-1，在当前采样时钟周期中获得的码段CSMSB于下一个采样时钟周期中被反馈到调制器环路，以及，由于H1,LSB(z)≠H1,MSB(z)，码段CSMSB和CSLSB不被同时反馈到调制器环路。在一外部回路反馈设计中，传递函数H1,MSB(z)和H1,LSB(z)之间的差异包括至少一个非零延迟量，该至少一个非零延迟量是采样时钟周期Ts的整数倍。在另一外部回路反馈设计中，传递函数H1,MSB(z)和H1,LSB(z)之间的差异包括至少一个非零延迟量，该非零延迟量是采样时钟周期Ts的非整数倍。
在第三示例性的Δ-Σ调制器设计中，位于内部回路处的数字至模拟转换电路617和处理电路615可以被配置为采用所提出的反馈设计，该反馈设计通过不同的传递函数H2,MSB(z)和H2,LSB(z)反馈码段CSMSB和CSLSB，以及，位于外部回路的数字至模拟转换电路616和处理电路614可以被配置为采用所提出的反馈设计，该反馈设计通过不同的传递函数H1,MSB(z)和H1,LSB(z)反馈码段CSMSB和CSLSB。
在图6中所示的Δ-Σ调制器600中，积分电路611可使用一阶环路滤波器实现。然而，本发明中提出的相同反馈设计也可以应用于使用高阶积分电路的Δ-Σ调制器，本发明实施例对积分电路611的具体实现不做限制。
图7是根据本发明实施例示出的使用所提出的反馈设计的Δ-Σ调制器的示意图。Δ-Σ调制器700包括前馈电路702和反馈电路704。前馈电路702包括积分电路710，多位元量化器(用“QTZ”表示)713和组合电路714。在本实施例中，积分电路710是N阶积分器，其中，N>1。例如，积分电路710包括级联的两个环路滤波器711和712，其中，环路滤波器711是Q阶滤波器，具有传递函数H1(s)，环路滤波器712是T阶滤波器，具有传递函数H2(s)，其中，Q+T＝N。例如，积分电路710是三阶积分电路，其包括作为二阶滤波器的环路滤波器711和作为一阶滤波器的环路滤波器712。环路滤波器711用于根据模拟输入V1和环路传递函数H1(s)产生模拟输出V2。环路滤波器712用于根据模拟输入V3和传递函数H2(s)产生模拟输出V4。由于内部量化器附近的截断误差将被前面的高阶环路滤波器抑制，因此环路传递函数H1(s)的阶数通常高于环路传递函数H2(s)的阶数。
多位元量化器713可以使用以顺序方式操作的基于SAR的量化器来实现。多位元量化器713用于对模拟输入QIN进行量化，以产生多位元输出码。为了清楚和简单起见，假设模拟输入QIN的多位元输出码被划分为两个码段，包括由多位元MSB组成的一码段CSMSB和由多位元LSB组成的另一码段CSLSB。码段CSMSB和CSLSB被顺序地确定并输出。更特别地，多位元量化器713逐个地解析码段CSMSB和CSLSB，并且逐个地解析相同码段CSMSB/CSLSB中的位元。
在该示例性的Δ-Σ调制器设计中，多位元量化器713根据具有采样时钟频率Fs(或采样时钟周期Ts，其中Ts＝1/Fs)的采样时钟CK_S进行操作。模拟输入QIN的量化在当前的采样时钟周期中开始，表示模拟输入QIN的MSB信息的码段CSMSB在当前的采样时钟周期中被多位元量化器713完全解析，以及，表示模拟输入QIN的LSB信息的码段CSLSB在当前的采样时钟周期中不被反馈到前馈路径。例如，码段CSMSB在模拟输入QIN的量化开始的当前采样时钟周期中被反馈，而码段CSLSB在晚于该当前采样时钟周期的采样时钟周期中被反馈。
组合电路714被配置为将前面的多位元量化器613顺序提供的码段CSMSB和CSLSB进行组合，并将包含完整多位元输出码(CSMSB，CSLSB)的数字输出DOUT输出到后续的处理电路(未示出)。
反馈电路704包括多个处理电路715,716和717，多个数字至模拟转换电路718,719和720，以及多个组合电路721,722和723。由于模拟输入QIN的多位元输出码被分成两个码段CSMSB和CSLSB，因此，处理电路715包括两个数字信号处理电路724_1和724_2，数字信号处理电路724_1和724_2用于将传递函数H1,LSB(z)和H1,MSB(z)分别应用于码段CSLSB和CSMSB；处理电路716包括两个数字信号处理电路725_1和725_2，用于将传递函数H2,LSB(z)和H2,MSB(z)分别应用于码段CSLSB和CSMSB；处理电路717包括两个数字信号处理电路726_1和726_2，用于将传输函数H3,LSB(z)和H3,MSB(z)分别应用于码段CSLSB和CSMSB；数字至模拟转换电路618包括两个数字至模拟转换器(用“DAC1,LSB”和“DAC1,MSB”表示)627_1和627_2，用于将数字信号处理电路724_1和724_2的数字输出转换成模拟输出；数字至模拟转换电路719包括两个数字至模拟转换器(用“DAC2,LSB”和“DAC2,MSB”表示)728_1和728_2，用于将数字信号处理电路725_1和725_2的数字输出转换成模拟输出，以及，数字至模拟转换电路720包括两个数字至模拟转换器(用“DAC3,LSB”和“DAC3,MSB”表示)729_1和729_2，用于将数字信号处理电路726_1和726_2的数字输出转换为模拟输出。
作为示例而非限制，多位元量化器713可以由前面描述的多位元量化器102/402实现，处理电路715/716/717可以由前面描述的处理电路104/404/504实现，数字至模拟转换电路718/719/720可以由前面描述的数字至模拟转换电路106/406实现，以及，组合电路721/722/723可以由前面描述的组合电路108/408实现。
处理电路715和数字至模拟转换电路718位于外部回路处，使得数字至模拟转换器727_1和727_2的模拟输出在组合电路721处被组合。由于组合电路721位于积分电路710的输入端口(特别地，环路滤波器711的输入端口)处，组合电路721通过从模拟输入VIN中减去数字至模拟转换器727_1和727_2的模拟输出来更新模拟输入V1，其中，该模拟输入VIN是根据相同采样时钟CK_S进行操作的采样和保持电路(未示出)的输出。具体地，Δ-Σ调制器700的模拟输入VIN在组合电路721处与数字至模拟转换器727_1和727_2的模拟输出相组合。
处理电路716和数字至模拟转换电路719位于一内部(或中间)回路处，使得数字至模拟转换器728_1和728_2的模拟输出在组合电路722处被组合。由于组合电路722位于环路滤波器711的输出端口和环路滤波器712的输入端口之间，因此，组合电路722通过从模拟输出V2中减去数字至模拟转换器728_1和728_2的模拟输出来更新模拟输入V3。具体地，环路滤波器711的模拟输出V2在组合电路722处与数字至模拟转换器728_1和728_2的模拟输出相组合。
处理电路717和数字至模拟转换电路720位于最靠近多位元量化器713的一内部回路处，使得数字至模拟转换器729_1和729_2的模拟输出在组合电路723处被组合。由于组合电路723位于多位元量化器713的输入端口(或积分电路710的输出端口)处，因此，组合电路723通过从模拟输出V4中减去数字至模拟转换器729_1和729_2的模拟输出来更新模拟输入QIN。具体地，环路滤波器712的模拟输出V4在组合电路723处与数字至模拟转换器729_1和729_2的模拟输出相组合。
在第一示例性的Δ-Σ调制器设计中，位于一内部回路处的数字至模拟转换电路720和处理电路717可以被配置为采用所提出的反馈设计，其中，传递函数H3,MSB(z)不同于传递函数H3,LSB(z)，以及，传递函数H3,MSB(z)和H3,LSB(z)被适当地设计以提供用于噪声整形的高通频率响应。由于多位元量化器713消耗更多等待时间来解析LSB信息，因此，码段CSMSB和CSLSB由多位元量化器713顺序地确定和输出。在该示例性的Δ-Σ调制器设计中，多位元量化器713根据采样时钟CK_S进行操作，并且码段CSMSB先于码段CSLSB反馈到前馈路径。
在一内部回路反馈设计中，传递函数H3,MSB(z)和H3,LSB(z)之间的差异包括至少一个非零延迟量，其是采样时钟周期Ts的整数倍。例如，H3,MSB(z)＝1，以及，H3,LSB(z)＝2·z-1-z-2。传递函数H3,MSB(z)不施加非零延迟量，而传递函数H3,LSB(z)施加的每个非零延迟量确保不需要在模拟输入QIN的量化开始的当前采样时钟周期中输出码段CSLSB。再例如，H3,MSB(z)＝z-1/2，以及，H3,LSB(z)＝2·z-3/2-z-5/2。由传递函数H3,LSB(z)施加的非零延迟量确保码段CSMSB仍然在模拟输入QIN的量化开始的当前采样时钟周期中输出。另外，由传递函数H3,LSB(z)施加的每个非零延迟量确保不需要在模拟输入QIN的量化开始的当前采样时钟周期中输出码段CSLSB。当MSB DAC路径和LSB DAC路径之间的时间差异等于1*Ts时，相关联的噪声传递函数(NTF)可以表示为(1-z-1)2。
在另一内部回路反馈设计中，传递函数H3,MSB(z)和H3,LSB(z)之间的差异包括至少一个非零延迟量，其是采样时钟周期Ts的非整数倍。以这种方式，由于更高的等效操作速度，可以增强整形能力，从而提高SQNR。具体地，由于所实现的传递函数(该传递函数是通过利用MSB反馈路径和LSB反馈路径之间的分数采样时钟周期实现的)的更高的等效操作速度，可以将在当前采样时钟周期中未反馈的码段CSLSB所贡献的截断误差整形至更高的频带。例如，H3,MSB(z)＝z-1/2，以及，H3,LSB(z)＝2·z-1-z-2。由传递函数H3,LSB(z)施加的非零延迟量确保码段CSMSB仍然在模拟输入QIN的量化开始的当前采样时钟周期中输出。另外，由传递函数H3,LSB(z)施加的每个非零延迟量确保不需要在模拟输入QIN的量化开始的当前采样时钟周期中输出码段CSLSB。当MSB DAC路径和LSB DAC路径之间的时间差异等于0.5*Ts时，相关的噪声传递函数(NTF)可以表示为(1-z-1/2)2。
在第二示例性的Δ-Σ调制器设计中，位于另一内部回路处的数字至模拟转换电路719和处理电路716可以被配置为采用所提出的反馈设计，其中，传递函数H2,MSB(z)不同于传递函数H2,LSB(z)，以及，传递函数H2,MSB(z)和H2,LSB(z)被适当地设计以提供用于噪声整形的高通频率响应。如上所述，多位元量化器713根据采样时钟CK_S进行操作，并且码段CSMSB先于码段CSLSB反馈到前馈路径。例如，H2,MSB(z)＝z-1(或z-1/2)，以及，H2,LSB(z)≠z-1(或z-1/2)。因此，由于H2,MSB(z)＝z-1(或z-1/2)，在当前采样时钟周期中获得的码段CSMSB于下一个采样时钟周期(或当前采样时钟周期)中被反馈到前馈路径，以及，由于H2,LSB(z)≠H2,MSB(z)，码段CSMSB和CSLSB不会同时反馈到前馈路径。在一内部回路反馈设计中，传递函数H2,MSB(z)和H2,LSB(z)之间的差异包括至少一个非零延迟量，其是采样时钟周期Ts的整数倍。在另一内部回路反馈设计中，传递函数H2,MSB(z)和H2,LSB(z)之间的差异包括至少一个非零延迟量，该非零延迟量是采样时钟周期Ts的非整数倍。
在第三示例性的Δ-Σ调制器设计中，位于外部回路处的数字至模拟转换电路718和处理电路715可以被配置为采用所提出的反馈设计，其中传递函数H1,MSB(z)不同于传递函数H1,LSB(z)，以及，传递函数H1,MSB(z)和H1,LSB(z)被适当地设计以提供用于噪声整形的高通频率响应。如上所述，多位元量化器713根据采样时钟CK_S进行操作，且码段CSMSB先于码段CSLSB反馈到前馈路径。例如，H1,MSB(z)＝z-1，H1,LSB(z)≠z-1。因此，由于H1,MSB(z)＝z-1，在当前采样时钟周期中获得的码段CSMSB于下一个采样时钟周期中被反馈到前馈路径，并且由于H1,LSB(z)≠H1,MSB(z)，因此码段CSMSB和CSLSB不会被同时反馈到前馈路径。在一外部回路反馈设计中，传递函数H1,MSB(z)和H1,LSB(z)之间的差异包括至少一个非零延迟量，其是采样时钟周期Ts的整数倍。在另一外部回路反馈设计中，传递函数H1,MSB(z)和H1,LSB(z)之间的差异包括至少一个非零延迟量，该非零延迟量是采样时钟周期Ts的非整数倍。
在第四示例性的Δ-Σ调制器设计中，包括位于一内部回路处的数字至模拟转换电路720和处理电路717，位于另一内部回路处的数字至模拟转换电路719和处理电路716，以及位于外部回路处的数字至模拟转换电路718和处理电路715的两个或所有反馈路径可以被配置为采用所提出的反馈设计，其通过不同的传递函数反馈码段CSMSB和CSLSB。例如，H1,MSB(z)≠H1,LSB(z)，H2,MSB(z)≠H2,LSB(z)和/或H3,MSB(z)≠H3,LSB(z)。应当说明的是，本发明实施例对反馈环路的数量不做任何限制。
虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)，例如，不同实施例中的不同特征的组合或替换。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

Claims (11)

1.一种信号处理装置，其特征在于，包括：
多位元量化器，用于量化模拟输入以产生多位元输出码，该多位元输出码包括多个码段，该多个码段包括第一码段和第二码段，其中，该第一码段和该第二码段分别包括该多位元输出码中的一个或多个位元，该多位元量化器在完成该第一码段的确定之前完成该第二码段的确定；
处理电路，用于接收来自该多位元量化器的该多个码段，且根据该多个码段分别产生多个数字输出，该多个数字输出包括从该第一码段衍生出来的第一数字输出和从该第二码段衍生出来的第二数字输出，其中，该处理电路在接收来自该多位元量化器的该第一码段之前接收来自该多位元量化器的该第二码段，以及，该第一数字输出与该第一码段之间的第一传递函数不同于该第二数字输出与该第二码段之间的第二传递函数；
以及，数字至模拟转换电路，用于接收来自该处理电路的该多个数字输出，并将该多个数字输出分别转换为多个第一模拟输出；
其中，该多位元量化器根据具有采样时钟周期的采样时钟进行操作，该第二码段在用于产生该多位元输出码的该模拟输入的量化开始的当前采样时钟周期中解析出且通过该处理电路后仍然在该当前采样时钟周期中提供给该数字至模拟转换电路，以及，该第一码段比该第二码段慢解析出且通过该处理电路后在晚于该当前采样时钟周期的采样时钟周期中提供给该数字至模拟转换电路而不会同该第二码段在该当前采样时钟周期中提供给该数字至模拟转换电路。
2.如权利要求1所述的信号处理装置，其特征在于，该信号处理装置还包括：
组合电路，用于通过组合该数字至模拟转换电路的该多个第一模拟输出来产生并输出第二模拟输出。
3.如权利要求1所述的信号处理装置，其特征在于，该第一传递函数和该第二传递函数之间的差异包括至少一个非零延迟量，该至少一个非零延迟量是该采样时钟周期的整数倍。
4.如权利要求1所述的信号处理装置，其特征在于，该第一传递函数和该第二传递函数之间的差异包括至少一个非零延迟量，该至少一个非零延迟量是该采样时钟周期的非整数倍。
5.如权利要求1所述的信号处理装置，其特征在于，该处理电路包括：
第一基于延迟的电路，用于接收该第一码段，并根据该第一码段输出该第一数字输出，其中，该第一基于延迟的电路包括：
第一延迟电路，用于将第一非零延迟量应用于该第一码段。
6.如权利要求5所述的信号处理装置，其特征在于，该第一基于延迟的电路还包括乘法电路，该乘法电路被配置为将加权因子应用于该第一码段。
7.如权利要求5所述的信号处理装置，其特征在于，该处理电路还包括：
直接通路，用于传输该第二码段，以直接将该第二码段作为该第二数字输出。
8.如权利要求5所述的信号处理装置，其特征在于，该处理电路还包括：
第二基于延迟的电路，用于接收该第二码段，并根据该第二码段输出该第二数字输出，其中，该第二基于延迟的电路包括：
第二延迟电路，用于将第二非零延迟量应用于该第二码段，其中，该第二非零延迟量不同于该第一非零延迟量。
9.如权利要求8所述的信号处理装置，其特征在于，该第二非零延迟量确保该第二码段仍然在用于产生该多位元输出码的该模拟输入的量化开始的当前采样时钟周期中输出给该数字至模拟转换电路。
10.如权利要求5或9所述的信号处理装置，其特征在于，该第一非零延迟量确保该第一码段不在用于产生该多位元输出码的该模拟输入的量化开始的该当前采样时钟周期中输出给该数字至模拟转换电路。
11.一种Δ-Σ调制器，其中，该Δ-Σ调制器包括如权利要求1至10中任意一项所述的信号处理装置，以及，该信号处理装置的多位元量化器位于该Δ-Σ调制器的前馈路径上，该处理电路位于该Δ-Σ调制器的反馈路径上。
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